JP4951632B2 - 集積回路を製造する方法 - Google Patents
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Description
第1面および第2面を有する半導体ウエハを設ける工程と、
第1面の領域の少なくとも一つの規定されたウエハ部の下方にウエハキャビティを生成する工程と、
規定されたウエハ部に回路構造を生成する工程と、
半導体ウエハから規定されたウエハ部を解除する工程であって、ウエハ部は、ウェブ状接続部を経てのみ残りの半導体ウエハ上に保持されるようにして、1工程シーケンスで解放され、かつウェブ状接続部は、第2工程シーケンスで分断される工程とを含む方法に関する。
より特定的には、本発明は、集積電子回路を備えるいわゆるチップを製造する方法に関し、チップおよびチップ材料は、それぞれ非常に薄い。本発明によるチップは、100μmよりかなり薄い厚さ、有利にはほぼ50μm以下の厚さ、かつさらにより好ましくはほぼ20μmの厚さを有してもよい。そのような薄型チップは、いわゆる3Dチップを製造するのによく適しており、各々集積回路を備える複数の薄型チップは、上下に積み重ねられる。さらに、そのような薄型チップは、例えばプラスチックフィルム等の可撓性キャリア材料上で用いることができるように、薄い材料厚さの結果としてある可撓性を有する。
下記特許文献5は、いわゆる擬似基板を用いてチップを除去することを記載している。
最後に、多孔質シリコンの生成および使用は、先行技術において公知である。下記特許文献6は、膜センサを製造する方法であって、炭化珪素または窒化珪素の薄層を、多孔質シリコンの領域上に被着する方法を開示している。多孔質結晶シリコンは、その後アンモニアを用いて犠牲材料として除去される。結果として、キャビティは、炭化珪素または窒化珪素の膜層の下方に生じ、該キャビティは、センサ膜を残りの基板から熱的に減結合する。
本発明の改良形態では、規定されたウエハ部の下方のウエハキャビティは、閉鎖ウエハキャビティとして生成される。
本改良形態では、ウエハキャビティは、規定されたウエハ部が半導体ウエハの残りの上方に「浮遊する」ような程度まで横方向に延びている規定されたウエハ部の下方に生成される。キャビティおよびウエハ部の面積範囲は、実質的に同一である。これに代わるものとして、その横方向の面積範囲が、規定されたウエハ部よりかなり大きいウエハキャビティを生成することもできる。好ましい改良形態は、比較すると、一層大きな安定性を有し、このことは歩留まりのさらなる向上の一因となる。
本改良形態は、nドープ領域が陽極エッチング工程の過程で攻撃されないので特に好ましい。したがって、ウエハキャビティの寸法およびウェブ状接続部の位置および寸法を、本改良形態において非常に正確に設定することができる。
帯状領域がキャビティ間の仕切りとして働くので、隠れたウエハキャビティの大きさを、これらの改良形態を用いて非常に正確に設定することができる。さらに、効率的な面積の利用を得るために利用可能なウエハ面を最適に細分することができるように、ウエハ部間の横方向距離を、そのような帯状n型領域を用いて設定することができる。より幅広い帯状領域により、隠れたキャビティにもかかわらず、例えばウエハ面の安定性を増すことができる。より狭い領域によって、面積の特に効率的な利用が可能になる。nドープ領域を、公知のマスキング法を用いて非常に正確に形成することができるので、本改良形態によって、ウエハを非常に正確に細分することができるようになる。
本改良形態によって、規定されたウエハ部の下側に非常に正確なウェブ状接続部を形成することが可能になる。下側のそのような垂直ウェブは、キャビティの上方の材料の著しいたわみを防ぎまたは少なくとも減じる。したがって、本改良形態によって、工程シーケンスの非常に柔軟な実施および回路構造の生成中のウエハ部の安定した懸垂も可能になる。
本改良形態によって、固定ファセットまたは細分を実施することなく、半導体ウエハの全面上に垂直ウェブ状接続部を準備することが可能になる。輪状nドープ領域内にあるウエハの全面を自由に懸垂させることができるので、ユーザには、フューチャチップのチップ面積を個々に決定する可能性が与えられる。したがって、異なるチップ面積を有するチップさえ、ウエハ上に個々に生成することができる。
本発明の好ましい改良形態では、エピタキシャル層は、半導体ウエハの全面上の全面積にわたって生成され、よってその結果、一方では隠れたキャビティを有する半導体ウエハが生じ、かつ他方では非常に均一な、好ましくは単結晶の面が生じる。そのような面は、高い歩留まりを持つ回路構造の実質的に故障のない生成を容易にするので有利である。ウエハの面での半導体材料の欠陥は、歩留まりを減じる工程故障の危険性を含む。発明の好ましい改良形態では、エピタキシャル層は、上記特許文献1の方法に対して著しい利点となる実質的な平面上に生成される。
横ウェブ状接続部には、規定されたウエハ部をせん断力を用いて残りの半導体ウエハから容易に破壊して取り外すことができるという利点がある。この場合、規定されたウエハ部の回路構造への損傷の危険性は比較的低い。さらに、ウェブ状接続部と回路構造が生成される面積領域との間の横方向距離の選択を通して、自由に選択可能な「安全マージン」を確立することができるが、このことは、簡単な方法で歩留まりのさらなる向上の一因となる。しかも、横ウェブ状接続部は、チップの下側を大部分均一に形成することができるように、チップの横周縁部へのブレイクポイントをずらすが、このことは薄型チップを積み重ねるのに有利である。
本改良形態は、半導体ウエハの破壊行動が結晶格子に対する破断端縁の位置によって異なるので好ましい。本改良形態によって、横ウェブ状接続部を分断するのに必要な力を最小にすることが可能になり、それによって望ましくない損傷の危険性がさらに最小にされる。
層の侵入深さおよび孔径を、例えば、陽極として用いられる基板ウエハまでフッ化水素酸溶液を流れるその電流の電流密度を変化させることによって、多孔質領域の生成中に変化させることができる。大孔下方層(より深部に位置する)および細孔上方層(より上層に位置する)を生成することによって、半導体ウエハの頂側面が完全に開かれる必要なく隠れたウエハキャビティを形成することが可能である。このことは、より高い材料品質を、このように半導体ウエハの面で生じさせることができるので有利である。したがって、歩留まりをさらに大きくすることができる。
改良形態は、ウエハキャビティの形成の結果として必然的に生じる材料応力を、異なるドープを用いて補償することができるので有利である。そのような材料応力による破断損傷を、異なるドーピングを用いて避けることができる。
本改良形態は、それによって半導体材料の効率的な利用が可能になるので特に有利である。したがって、本改良形態によって、集積回路を備える薄型チップの特に費用効率の高い製造がもたらされる。
図1では、半導体ウエハを、参照番号10で表記する。半導体ウエハ10は、第1面12および対向第2(下方)面14を有する。図1(a)に図示するように、半導体ウエハ10は、半導体材料内に隠れている複数のキャビティ16を有する。キャビティ16は、ウエハ部18が該キャビティ16の上方に「懸垂」形で支持されるように、第1面12の下方に配置される。
図2は、図1による半導体ウエハ10を製造するための好ましい実施形態を示す。図2(a)に従って、まず第一に、単結晶の、弱くpドープされたシリコンからなる基板ウエハ32が提供される。図2(b)に従って、基板ウエハ32には、その頂側面に、より高濃度のpドープシリコンからなる上方層34が設けられる。本実施形態では、このことは、公知の方法で基板ウエハ32の頂側面にさらなるドーピング原子を設けることによってなされ、該ドーピング密度はこの場合ほぼ1018であってもよい。基板ウエハ32は、より高いp型ドーピングを有する上方層34およびより弱いp型ドーピングを有する下方層36を有する。さらに、nドープ領域38,40は、上方層34に形成される。好ましくは、ここではn+ドープ領域が含まれ、すなわち領域38,40には高濃度のn型ドーピング原子が与えられる。領域38,40を、例えばイオン注入または従来のマスク技術を用いる他の方法等の公知の方法によって形成することができる。
図4は、チップ26を解除するための好ましい実施形態を示す。この場合、チップ26は、チップ26(より正確には、ウェブ状接続部24上にまだ懸垂されているウエハ部18)を真空によって吸い上げる把持具52を用いて把持される。上方からの圧力を通して(矢印54)、ウェブ状接続部24は、個々のチップ26がキャビティ内に下方に押し付けられることによって破壊される。チップ26を、その後把持具52を用いて上方に取り除くことができ、かつさらに処理することができる。あるいはまたはさらに、チップ26は、引張力および/またはねじり力によってウエハ10から破壊して取り外されてもよい。把持具は、好ましくは、SMD部品の取り扱いのために用いられるようなピックアンドプレース器具である。
図6は、集積回路構造を備えるチップ26からの部分抜粋を示し、該チップは新規方法にしたがって生成された。図5との比較でわかるように、チップ26は、局所ウェブ状接続部40を破壊することによって下にある基板材料32から分離された。チップ26は、結果として、本質的にエピタキシャル層48によって形成される第1上方材料層を有する。好ましい実施形態では、回路構造20は、この材料層で実施される。第2下方材料層42’が下に配置され、該層42は、材料濃縮によって再び実質的に閉鎖されたようなそれより前の細孔層42によって本質的に形成される。層42’の下側には、まず第一にnドープ領域38,40の領域の破壊点に生じるある起伏または粗さがある。
Claims (15)
- 集積回路(26)を製造する方法であって、
第1面および第2面(12,14)を有する半導体ウエハ(10)を設ける工程と、
前記第1面(12)の領域の少なくとも一つの規定されたウエハ部(18)の下方にウエハキャビティ(16;44’)を生成する工程と、
前記ウエハ部(18)に回路構造(20)を生成する工程と、
前記半導体ウエハ(10)から前記ウエハ部(18)を解除する工程であって、前記ウエハ部(18)は、ウェブ状接続部(24)を介して、前記半導体ウエハ(10)上に保持されるようにして、第1工程シーケンスで解放され、かつ前記ウェブ状接続部(24)は、第2工程シーケンスで分断される工程とを含み、
前記第1面(12)には、格子の交点を除いて格子状の溝部(22)が形成され、該格子の交点には前記ウェブ状接続部(24)が配置され、前記ウエハ部(18)は、前記格子状の溝部(22)によって区画され、
前記ウエハキャビティ(16;44’)は、まず前記第1面(12)の前記領域にpドープシリコン(34)からなる基板ウエハ(32)を設けることによって生成され、前記pドープシリコン(34)は、前記ウエハ部(18)の領域では、陽極エッチング工程を用いて、複数の孔を有する多孔質シリコン(42,44)に変換され、かつ前記多孔質シリコン(42,44)は、その後熱処理(45)され、その過程で前記複数の孔は、前記第1面(12)で再び少なくとも実質的に閉じ、このために必要とされる材料は、前記多孔質シリコンのより深部に位置する層(44)から供給される、方法。 - 前記ウエハ部(18)の下方の前記ウエハキャビティは、閉鎖ウエハキャビティ(16;44)として生成される、請求項1に記載の方法。
- 前記多孔質シリコンは、前記ウエハ部(18)の面積範囲に対応する面積範囲(W)を有する、請求項1または請求項2に記載の方法。
- 前記基板ウエハ(32)の前記pドープシリコン(34)に、複数のnドープ領域(38,40)が、前記pドープシリコン(34)が前記陽極エッチング工程を用いて多孔質シリコン(42,44)に変換される前に生成される、請求項1〜請求項3のいずれか1項に記載の方法。
- 第1グループの帯状nドープ領域(38)が生成され、該領域は、前記第1面でpドープファセット(50)を取り囲むnドープ格子構造(38,38’)を形成する、請求項4に記載の方法。
- 前記回路構造(20)が生成された後、前記ウエハ部(18)は、前記ウェブ状接続部(24)が前記ウエハ部(18)の横周縁部に残るようにして解放される、請求項1〜請求項5のいずれか1項に記載の方法。
- 前記ウエハ部(18)は、前記半導体ウエハ(10)の[100]方向または[110]方向に配置され、かつ前記ウェブ状接続部(24)は、前記ウエハ部(18)の角部または横端縁に配置される、請求項1〜請求項6のいずれか1項に記載の方法。
- 集積回路(26)を製造する方法であって、
第1面および第2面(12,14)を有する半導体ウエハ(10)を設ける工程と、
前記第1面(12)の領域の少なくとも一つの規定されたウエハ部(18)の下方にウエハキャビティ(16;44’)を生成する工程と、
前記ウエハ部(18)に回路構造(20)を生成する工程と、
前記半導体ウエハ(10)から前記ウエハ部(18)を解除する工程であって、前記ウエハ部(18)は、前記ウエハキャビティ(16;44’)の中に形成された点状ウェブ状接続部(40)を介して、前記半導体ウエハ(10)上に保持されるようにして、第1工程シーケンスで解放され、かつ前記点状ウェブ状接続部(40)は第2工程シーケンスで分断される工程とを含み、
前記ウエハキャビティ(16;44’)は、まず前記第1面(12)の前記領域にpドープシリコン(34)からなる基板ウエハ(32)を設けることによって生成され、前記pドープシリコン(34)は、前記ウエハ部(18)の領域では、陽極エッチング工程を用いて、複数の孔を有する多孔質シリコン(42,44)に変換され、かつ前記多孔質シリコン(42,44)は、その後熱処理(45)され、その過程で前記複数の孔は、前記第1面(12)で再び少なくとも実質的に閉じ、このために必要とされる材料は、前記多孔質シリコンのより深部に位置する層(44)から供給されることを特徴とする方法。 - 前記基板ウエハ(32)の前記pドープシリコン(34)に、複数のnドープ領域(40)が、前記pドープシリコン(34)が前記陽極エッチング工程を用いて多孔質シリコン(42,44)に変換される前に生成されることを特徴とする、請求項8に記載の方法。
- 第2グループの点状nドープ領域(40)が生成され、少なくとも一つの点状nドープ領域は、前記ウエハ部(18)の前記点状ウェブ状接続部(40)に配置されることを特徴とする、請求項8または請求項9に記載の方法。
- 前記基板ウエハ(32)に対して同心円状に配置される輪状nドープ領域(62)が生成され、前記点状nドープ領域(40)は、前記輪状nドープ領域(62)内に実質的に均一に分布されることを特徴とする、請求項8に記載の方法。
- エピタキシャル層(48)が、前記熱処理(45)の後、前記多孔質シリコン(46)に堆積され、前記回路構造(20)は、その大部分が前記エピタキシャル層(48)に生成されることを特徴とする、請求項1〜請求項11のいずれか1項に記載の方法。
- 前記pドープシリコン(34)は、前記ウエハ部(18)の前記領域では、前記陽極エッチング工程を用いて、複数の細孔を有する多孔質シリコンからなる上方層(42)および複数の大孔を有する下方層(44)に変換されることを特徴とする、請求項1〜請求項12のいずれか1項に記載の方法。
- 前記基板ウエハ(32)は、前記第1面(12)で、上方層(34)および下にある下方層(36)を有し、前記上方層(34)は、前記下方層(36)より高濃度のpドープシリコンであることを特徴とする、請求項1〜請求項13のいずれか1項に記載の方法。
- 前記ウエハ部(18)が解除された後、前記残りの半導体ウエハ(10)は、研削され、かつさらなる集積回路(26)の製造のための基板ウエハ(32)として設けられることを特徴とする、請求項1〜請求項14のいずれか1項に記載の方法。
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