JP4951606B2 - Mis型半導体装置の製造方法 - Google Patents
Mis型半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4951606B2 JP4951606B2 JP2008271819A JP2008271819A JP4951606B2 JP 4951606 B2 JP4951606 B2 JP 4951606B2 JP 2008271819 A JP2008271819 A JP 2008271819A JP 2008271819 A JP2008271819 A JP 2008271819A JP 4951606 B2 JP4951606 B2 JP 4951606B2
- Authority
- JP
- Japan
- Prior art keywords
- mis transistor
- type mis
- region
- gate electrode
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
Claims (15)
- 半導体基板の第1領域にN型MISトランジスタを有し、前記半導体基板の第2領域にP型MISトランジスタとを有する半導体装置の製造方法であって、
(a)前記第1領域上に前記N型MISトランジスタのゲート電極を形成する工程と、
(b)前記第2領域上に前記P型MISトランジスタのゲート電極を形成する工程と、
(c)前記(a)及び(b)工程後に、前記第1及び第2領域上に、前記N型MISトランジスタ及び前記P型MISトランジスタを覆うように、酸化シリコン膜よりも高い誘電率からなる第1絶縁膜を堆積する工程、
(d)前記(c)工程後に、前記第1絶縁膜をエッチバックすることで、前記N型MISトランジスタのゲート電極の側壁及び前記P型MISトランジスタのゲート電極の側壁に、前記N型MISトランジスタ及び前記P型MISトランジスタのゲート長方向における幅が5〜15nmとなるように前記第1絶縁膜を残す工程、
(e)前記(d)工程後に、前記第1領域にイオン注入することで、前記N型MISトランジスタのソース領域またはドレイン領域の一部となり、且つ、N型の導電性を有する第1不純物領域を形成する工程、
(f)前記(e)工程後に、前記第1及び第2領域上に、前記N型MISトランジスタ及び前記P型MISトランジスタを覆うように、前記第1絶縁膜よりも低い誘電率から誘電率からなる第2絶縁膜を堆積する工程、
(g)前記(f)工程後に、前記第2絶縁膜をエッチバックすることで、前記N型MISトランジスタのゲート電極の側壁及び前記P型MISトランジスタのゲート電極の側壁に、前記第1絶縁膜を介して、前記第2絶縁膜を残す工程、
(h)前記(g)工程後に、前記第2領域にイオン注入することで、前記P型MISトランジスタのソース領域またはドレイン領域の一部となり、且つ、P型の導電性を有する第2不純物領域を形成する工程、
(i)前記(h)工程後に、前記第1及び第2領域上に、前記N型MISトランジスタ及び前記P型MISトランジスタを覆うように、前記第1絶縁膜よりも低い誘電率からなる第3絶縁膜を堆積する工程、
(j)前記(i)工程後に、前記第3絶縁膜をエッチバックすることで、前記N型MISトランジスタのゲート電極の側壁及び前記P型MISトランジスタのゲート電極の側壁に、前記第1及び第2絶縁膜を介して、前記第3絶縁膜を残す工程、
(k)前記(j)工程後に、前記第1領域にイオン注入することで、前記N型MISトランジスタのソース領域またはドレイン領域の一部となり、N型の導電性を有し、且つ、前記第1不純物領域よりも不純物濃度の高い第3不純物領域を形成する工程、
(l)前記(j)工程後に、前記第2領域にイオン注入することで、前記P型MISトランジスタのソース領域またはドレイン領域の一部となり、P型の導電性を有し、且つ、前記第2不純物領域よりも不純物濃度の高い第4不純物領域を形成する工程、
を有することを特徴とする半導体装置の製造方法。 - 前記第1絶縁膜は、窒化シリコン、酸化アルミニウム、酸化タンタル、酸化チタン、酸化ジルコニウムまたは酸化ハフニウムからなることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第2絶縁膜は、シリコン酸化膜からなることを特徴とする請求項1または2のいずれか1項に記載の半導体装置の製造方法。
- 前記第3絶縁膜は、シリコン酸化膜からなることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
- 前記(l)工程後に、前記N型MISトランジスタのゲート電極上、前記P型MISトランジスタのゲート電極上、第3不純物領域上及び前記第4不純物領域上に、シリサイド層を形成する工程を更に有することを特徴とする請求項1〜4のいずれか1項に記載の半導体装置の製造方法。
- 前記シリサイド層は、ニッケルシリサイドであることを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記(a)及び(b)工程後であって、前記(c)工程前に、前記第1及び第2領域の前記半導体基板の表面、前記N型MISトランジスタのゲート電極の表面及び前記P型MISトランジスタのゲート電極の表面を、酸化処理する工程を更に有することを特徴とする請求項1〜6のいずれか1項に記載の半導体装置の製造方法。
- 前記N型MISトランジスタ及びP型MISトランジスタのゲート長方向において、各ゲート電極の長さは100nm以下であることを特徴とする請求項1〜7のいずれか1項に記載の半導体装置の製造方法。
- 半導体基板の第1領域にN型MISトランジスタを有し、前記半導体基板の第2領域にP型MISトランジスタとを有する半導体装置の製造方法であって、
(a)前記第1領域上に前記N型MISトランジスタのゲート電極を形成する工程と、
(b)前記第2領域上に前記P型MISトランジスタのゲート電極を形成する工程と、
(c)前記(a)及び(b)工程後に、前記N型MISトランジスタのゲート電極の側壁及び前記P型MISトランジスタのゲート電極の側壁に、酸化シリコン膜よりも高い誘電率からなり、且つ、前記N型MISトランジスタ及び前記P型MISトランジスタのゲート長方向における幅が5〜15nmである第1サイドウォールスペーサを形成する工程、
(d)前記(c)工程後に、前記第1領域にイオン注入することで、前記N型MISトランジスタのソース領域またはドレイン領域の一部となり、且つ、N型の導電性を有する第1不純物領域を形成する工程、
(e)前記(d)工程後に、前記N型MISトランジスタのゲート電極の側壁及び前記P型MISトランジスタのゲート電極の側壁に、前記第1サイドウォールスペーサを介して、前記第1サイドウォールスペーサよりも低い誘電率からなる第2サイドウォールスペーサを形成する工程、
(f)前記(e)工程後に、前記第2領域にイオン注入することで、前記P型MISトランジスタのソース領域またはドレイン領域の一部となり、且つ、P型の導電性を有する第2不純物領域を形成する工程、
(g)前記(f)工程後に、前記N型MISトランジスタのゲート電極の側壁及び前記P型MISトランジスタのゲート電極の側壁に、前記第1及び第2サイドウォールスペーサを介して、前記第1サイドウォールスペーサよりも低い誘電率からなる第3サイドウォールスペーサを形成する工程、
(h)前記(g)工程後に、前記第1領域にイオン注入することで、前記N型MISトランジスタのソース領域またはドレイン領域の一部となり、N型の導電性を有し、且つ、前記第1不純物領域よりも不純物濃度の高い第3不純物領域を形成する工程、
(i)前記(g)工程後に、前記第2領域にイオン注入することで、前記P型MISトランジスタのソース領域またはドレイン領域の一部となり、P型の導電性を有し、且つ、前記第2不純物領域よりも不純物濃度の高い第4不純物領域を形成する工程、
を有することを特徴とする半導体装置の製造方法。 - 前記第1サイドウォールスペーサは、窒化シリコン、酸化アルミニウム、酸化タンタル、酸化チタン、酸化ジルコニウムまたは酸化ハフニウムからなることを特徴とする請求項9に記載の半導体装置の製造方法。
- 前記第2サイドウォールスペーサは、シリコン酸化膜からなることを特徴とする請求項9または10のいずれか1項に記載の半導体装置の製造方法。
- 前記第3サイドウォールスペーサは、シリコン酸化膜からなることを特徴とする請求項9〜11のいずれか1項に記載の半導体装置の製造方法。
- 前記(l)工程後に、前記N型MISトランジスタのゲート電極上、前記P型MISトランジスタのゲート電極上、第3不純物領域上及び前記第4不純物領域上に、シリサイド層を形成する工程を更に有することを特徴とする請求項9〜12のいずれか1項に記載の半導体装置の製造方法。
- 前記シリサイド層は、ニッケルシリサイドであることを特徴とする請求項13に記載の半導体装置の製造方法。
- 前記(a)及び(b)工程後であって、前記(c)工程前に、前記第1及び第2領域の前記半導体基板の表面、前記N型MISトランジスタのゲート電極の表面及び前記P型MISトランジスタのゲート電極の表面を、酸化処理する工程を更に有することを特徴とする請求項9〜14のいずれか1項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008271819A JP4951606B2 (ja) | 2008-10-22 | 2008-10-22 | Mis型半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008271819A JP4951606B2 (ja) | 2008-10-22 | 2008-10-22 | Mis型半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002147237A Division JP4237448B2 (ja) | 2002-03-22 | 2002-05-22 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009049427A JP2009049427A (ja) | 2009-03-05 |
JP4951606B2 true JP4951606B2 (ja) | 2012-06-13 |
Family
ID=40501290
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008271819A Expired - Fee Related JP4951606B2 (ja) | 2008-10-22 | 2008-10-22 | Mis型半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4951606B2 (ja) |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03166735A (ja) * | 1989-11-27 | 1991-07-18 | Hitachi Ltd | 半導体装置およびその製造方法 |
JPH0714065B2 (ja) * | 1990-03-19 | 1995-02-15 | 株式会社東芝 | Mos型半導体装置及びその製造方法 |
JPH04152535A (ja) * | 1990-10-16 | 1992-05-26 | Sanyo Electric Co Ltd | 半導体装置 |
JPH04245442A (ja) * | 1991-01-30 | 1992-09-02 | Sanyo Electric Co Ltd | Lddトランジスタの製造方法 |
JPH04320036A (ja) * | 1991-04-18 | 1992-11-10 | Hitachi Ltd | 半導体装置およびその製造方法 |
JPH0513756A (ja) * | 1991-07-03 | 1993-01-22 | Matsushita Electric Ind Co Ltd | Mis型半導体装置およびその製造方法 |
JPH05211163A (ja) * | 1991-11-19 | 1993-08-20 | Hitachi Ltd | 半導体装置およびその製造方法 |
JPH0766407A (ja) * | 1993-08-27 | 1995-03-10 | Toshiba Corp | 半導体装置およびその製造方法 |
JPH07245391A (ja) * | 1994-03-07 | 1995-09-19 | Ricoh Co Ltd | Mos型半導体装置及びその製造方法 |
JPH11354650A (ja) * | 1998-06-08 | 1999-12-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6124610A (en) * | 1998-06-26 | 2000-09-26 | Advanced Micro Devices, Inc. | Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant |
US6306702B1 (en) * | 1999-08-24 | 2001-10-23 | Advanced Micro Devices, Inc. | Dual spacer method of forming CMOS transistors with substantially the same sub 0.25 micron gate length |
-
2008
- 2008-10-22 JP JP2008271819A patent/JP4951606B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009049427A (ja) | 2009-03-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4237448B2 (ja) | 半導体装置の製造方法 | |
JP4002868B2 (ja) | デュアルゲート構造およびデュアルゲート構造を有する集積回路の製造方法 | |
US9281390B2 (en) | Structure and method for forming programmable high-K/metal gate memory device | |
TWI496287B (zh) | 雙介電體三閘極場效電晶體 | |
KR20020080111A (ko) | 듀얼 게이트를 가지는 씨모스형 반도체 장치 형성 방법 | |
US20210280673A1 (en) | Semiconductor device | |
JP2011066165A (ja) | 半導体装置及びその製造方法 | |
JP2007019396A (ja) | Mos構造を有する半導体装置およびその製造方法 | |
JP2010129880A (ja) | 半導体装置及びその製造方法 | |
US20090146216A1 (en) | Semiconductor device and manufacturing method of the same | |
US20090294877A1 (en) | Semiconductor device and manufacturing method thereof | |
US8729641B2 (en) | Semiconductor device | |
JP5275056B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
WO2010146641A1 (ja) | 半導体装置及びその製造方法 | |
JP4287421B2 (ja) | 半導体装置の製造方法 | |
JP2009123944A (ja) | 半導体装置及びその製造方法 | |
JP2004247341A (ja) | 半導体装置 | |
JP2006173320A (ja) | 高誘電率ゲート絶縁膜を備えた電界効果トランジスタを有する半導体装置及びその製造方法 | |
JP4951606B2 (ja) | Mis型半導体装置の製造方法 | |
JP5676111B2 (ja) | 半導体装置及びその製造方法 | |
JP2005353618A (ja) | 半導体装置 | |
JP2005158885A (ja) | 半導体装置およびその製造方法 | |
JP5149936B2 (ja) | 高誘電率ゲート絶縁膜を備えた電界効果トランジスタを有する半導体装置及びその製造方法 | |
JP2007019400A (ja) | Mos構造を有する半導体装置およびその製造方法 | |
JP2012099549A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100510 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120228 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120312 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150316 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4951606 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |