JP4948795B2 - プログラム動作速度を改善する不揮発性半導体メモリ装置のページバッファおよびその駆動方法 - Google Patents

Description

本発明は不揮発性半導体メモリ装置に係り、より詳しくは、不揮発性半導体メモリ装置のページバッファに関するものである。

一般に、不揮発性半導体メモリ装置のメモリセルに対するプログラムは、ソース／ドレイン領域とバルク領域を接地電圧ＶＳＳとし、ワードラインを介して、制御ゲートに正（＋）の高電圧であるプログラム電圧（たとえば、２０Ｖ）を印加する。すると、フローティングゲートとバルク領域との間にファウラーノルドハイムトンネリング（Fowler-Nordheim tunneling）が発生して、前記メモリセルに対するプログラムが行われる。この際、プログラムされるメモリセルに連結されるビットラインは接地電圧ＶＳＳとなり、プログラムが遮断されるメモリセルに連結されるビットラインは電源電圧ＶＣＣとなる。

一方、不揮発性半導体メモリ装置は、メモリセルに書き込まれるデータをロードして記憶するページバッファを内蔵する。前記ページバッファに記憶されるデータによって、前記ビットラインは接地電圧ＶＳＳまたは電源電圧ＶＣＣで制御される。図１に示す従来のページバッファ１００においては、メモリセルに書き込まれるデータに対応するデータがローディングラッチ手段１１０のラッチ端子ＮＬＡＴにロードされてラッチされる。そして、バッファ選択信号ＰＢＳＬＴとビットライン遮断信号ＢＬＳＨＦにゲーティングされるＭＯＳトランジスタ１８０、１９０が共に“ターンオン”されるとき、前記ラッチ端子ＮＬＡＴのデータはビットラインＢＬにダンピング（ｄｕｍｐｉｎｇ）される。

ところが、従来のページバッファ１００によると、前記ローディングラッチ手段１１０のラッチ端子ＮＬＡＴが前記ＭＯＳトランジスタ１８０、１９０を介してビットラインＢＬに直接連結される。この際、前記ビットラインＢＬの寄生キャパシタンスは前記ラッチ端子ＮＬＡＴの寄生キャパシタンスに比べて非常に大きい値である。この場合、前記ラッチ端子ＮＬＡＴのデータがビットラインＢＬにダンピングされず、却って前記ビットラインＢＬの以前データにより、ラッチ端子ＮＬＡＴのデータがフリップされることもある。特に、以前状態のビットラインＢＬの電圧が接地電圧ＶＳＳであるとき、前記ラッチ端子ＮＬＡＴのデータが“ハイ”から“ロー”にフリップされる可能性がより高い。

このような、前記ラッチ端子ＮＬＡＴのデータのフリップ現象を防止するため、従来のページバッファ１００のデータプログラム動作には、図２に示すように、ビットラインプレチャージ段階ＰＳＢＰが含まれる。すなわち、前記ビットラインＢＬが電源電圧ＶＣＣでプレチャージされた状態で、前記ラッチ端子ＮＬＡＴのデータがダンピングされる。このようなビットラインプレチャージ段階ＰＳＢＰの実行により、前記ラッチ端子ＮＬＡＴのデータの“ハイ”から“ロー”へのフリップ現象が防止できる。

しかし、従来のページバッファ１００においては、データプログラム動作の際、前述したようなビットラインプレチャージ段階ＰＳＢＰの実行により所要時間が増加し、その結果、不揮発性半導体メモリ装置の全体動作速度が低下することがある。

したがって、本発明は従来技術の問題点を解決するためになされたもので、データローディング段階とビットラインダンピング段階との間のビットラインプレチャージ段階を排除してプログラム動作速度を改善する、不揮発性半導体メモリ装置のページバッファおよびその駆動方法を提供することにその目的がある。

上記のような技術的課題を解決するために、本発明のある観点によれば、所定のビットラインのデータに対応するデータをプログラムして記憶する多数のメモリセルを有する不揮発性半導体メモリ装置のページバッファが提供される。この不揮発性半導体メモリ装置のページバッファは、ローディングラッチ部および一方向ドライバを含む。前記ローディングラッチ部は、前記ビットラインに伝送される書き込みデータに対応するデータをロードして所定のラッチ端子に記憶する。前記一方向ドライバは、前記ラッチ端子のデータに対応するデータを一方向にドライブする。前記一方向ドライバは、前記書き込みデータを前記ビットラインにドライブする。

また、上記のような技術的課題を解決するために、本発明のほかの観点によれば、不揮発性半導体メモリ装置の駆動方法が提供される。この不揮発性半導体メモリ装置の駆動方法は、データローディング段階とビットラインダンピング段階とを含む。前記データローディング段階においては、前記ローディングラッチ部のラッチ端子に、前記ビットラインに伝送される書き込みデータに対応するデータをロードする。前記ビットラインダンピング段階においては、前記一方向ドライバにより、前記ロードされる前記ラッチ端子のデータに対応するデータを前記ビットラインにドライブする。そして、前記データローディング段階と前記ビットラインダンピング段階との間には、前記ビットラインを特定の電圧でプレチャージする動作が排除される。

以上のように、本発明のページバッファには一方向ドライバが内蔵される。前記一方向ドライバにより、データプログラムの際、前記ビットラインの電圧レベルが前記ラッチ端子に流入される現象が遮断でき、かつ前記ラッチ端子のデータに対応するデータが確実に前記ビットラインにドライブされる。したがって、本発明のページバッファのプログラム動作においては、ビットラインダンピング動作前にビットラインをプレチャージするビットラインプレチャージ動作が不要になる。したがって、本発明のページバッファおよびその駆動方法によると、データプログラムにかかる時間が著しく短縮できる。結果として、不揮発性半導体メモリ装置の全体動作速度が著しく改善される。また、ビットラインをプレチャージするための消耗電流も著しく減少する。

本発明と本発明の動作上の利点および本発明の実施形態により達成される目的を十分に理解するためには、本発明の好適な実施形態を例示する添付図面および添付図面に記載された内容を参照しなければならない。図面全般にわたって、同一部材はできるだけ同一参照符号で示すことにする。

以下に添付図面を参照しながら本発明の好適な実施形態について詳細に説明する。
図３は本発明の一実施形態による不揮発性半導体メモリ装置のページバッファ２００を示す。前記ページバッファ２００は、メモリセルアレイおよびビットライン制御ブロック１に含まれるメモリセル（図示せず）に書き込まれるデータに対応するデータを所定のラッチ端子ＮＬＡＴにロードして記憶する。そして、前記ラッチ端子ＮＬＡＴに記憶されたデータはビットラインＢＬにダンピングされ、前記メモリセルに特定のデータをプログラムして記憶する。

メモリセルアレイおよびビットライン制御ブロック１には、多数のメモリセル（図示せず）と、前記メモリセルに対してデータをプログラムおよび読出しするためのビットラインと、前記ビットラインの電圧を制御するための制御回路とが含まれる。このように、前記メモリセルアレイおよびビットライン制御ブロック１に含まれるメモリセル、ビットライン、制御回路の構成および動作は現在多様な形態で具現でき、本発明の技術的思想は前記メモリセルアレイおよびビットライン制御ブロック１の構成に制限されない。したがって、本明細書において、前記メモリセルアレイおよびビットライン制御ブロック１の構成および動作についての説明は省略する。ただし、本明細書においては、前記ビットラインＢＬが電源電圧ＶＣＣ側の電圧レベルであるとき、プログラム禁止状態となり、前記ビットラインＢＬが接地電圧ＶＳＳ側の電圧レベルであるとき、プログラム可能状態となる（“０”のデータをプログラムする場合）と仮定する。

図３を参照すると、前記ページバッファ２００は、ローディングラッチ部２１０、および一方向ドライバ２２０を含む。前記ローディングラッチ部２１０は所定のラッチ端子ＮＬＡＴを含む。そして、前記ローディングラッチ部２１０は、所定のセンシング端子ＮＳＥＮを介してビットラインＢＬに伝送される書き込みデータに対応するデータを前記ラッチ端子ＮＬＡＴにラッチして記憶する。前記メモリセル（図示せず）が“０”にプログラムされる場合は、第1データローディング経路ＲＤ１を介して、“Ｈ”のデータ前記ラッチ端子ＮＬＡＴにロードされて記憶される。そして、前記メモリセルをプログラム禁止状態にする場合は、第２データローディング経路Ｄ２を介して、“Ｌ”のデータが前記ラッチ端子ＮＬＡＴにロードされて記憶される。

一方、前記センシング端子ＮＳＥＮは前記ビットラインＢＬに電気的に連結可能な端子であって、前記一方向ドライバ２２０の出力を前記ビットラインＢＬ側に案内する。
前記一方向ドライバ２２０は、前記ラッチ端子ＮＬＡＴのデータに対応するデータを究極に前記ビットラインＢＬへドライブする。前記メモリセルが“０”にプログラムされる場合、前記一方向ドライバ２２０は究極に前記ビットラインＢＬを接地電圧ＶＳＳ側にドライブする。そして、前記メモリセルをプログラム禁止状態とする場合、前記一方向ドライバ２２０は前記ビットラインＢＬを電源電圧ＶＣＣ側にドライブする。

この際、前記一方向ドライバ２２０によるドライビングは一方向に、つまり前記ラッチ端子ＮＬＡＴ側から前記ビットラインＢＬ側に行われる。したがって、前記ビットラインＢＬの以前状態のデータによる前記ラッチ端子ＮＬＡＴのフリップは遮断される。

好適な実施形態によると、前記一方向ドライバ２２０は、前記ラッチ端子ＮＬＡＴのデータを入力とし、出力を前記ビットラインＢＬ側に提供するインバータ２２０ａを含む。
好ましくは、前記ページバッファ２００は、センシング感知部２３０および出力駆動部２４０をさらに含む。前記センシング感知部２３０は、データ読出しの際、前記センシング端子ＮＳＥＮ、究極には前記ビットラインＢＬのデータに応じて、前記ラッチ端子ＮＬＡＴのデータをフリップさせる。本実施形態においては、前記ビットラインＢＬのデータが論理“Ｈ”であり、読出しラッチ信号ＬＣＨＴが“Ｈ”とされるとき、所定のフリップラッチ経路ＲＦＬＡＴが形成され、前記ラッチＬＡＴの“Ｌ”のデータは“Ｈ”にフリップされる。図３において、ＰＭＯＳトランジスタ２５０は所定のセンシングプレチャージ信号（／ＰＬＯＡＤ）に応じて、前記センシング端子ＮＳＥＮを電源電圧ＶＣＣでプレチャージする。

前記出力駆動部２４０は、データ読出しの際、前記ラッチ端子ＮＬＡＴのデータに対応するデータを所定のデータ出力線ＤＯＵＴに提供する。好適な実施形態において、前記出力駆動部２４０は、前記一方向ドライバ２２０から出力されるデータを、所定のカラムアドレスＹＡＤＤに応じて、前記データ出力線ＤＯＵＴに提供する。このような、前記データ出力線ＤＯＵＴに引き出されるデータにより、前記ラッチ端子ＮＬＡＴのデータ、究極には選択されるメモリセルのデータの論理状態が確認される。

図３の好適な実施形態によると、前記ラッチ端子ＮＬＡＴは前記データ出力線ＤＯＵＴから電気的に分離される。したがって、前記データ出力線ＤＯＵＴによる前記ラッチ端子ＮＬＡＴのフリップ現象が遮断できる。
好適な実施形態による前記ページバッファ２００は、バッファ選択部２８０をさらに含む。前記バッファ選択部２８０は、所定のバッファ選択信号ＰＢＳＬＴに応じて、前記一方向ドライバ２２０から出力されるデータを前記センシング端子ＮＳＥＮを介して前記ビットラインＢＬ側に提供する。
そして、ビットライン遮断部２９０は、前記ビットラインＢＬと前記センシング端子ＮＳＥｎの連結を制御する。前記ビットライン遮断部２９０により、前記センシング端子ＮＳＥＮが隣り合うページバッファ（図示せず）のセンシング端子間で発生し得るカップリングノイズが低減できる。

まとめると、本発明のページバッファ２００に含まれる前記一方向ドライバ２２０により、データプログラムの際、前記ビットラインＢＬの電圧レベルが前記ラッチ端子ＮＬＡＴに流入する現象が遮断できる。また、前記一方向ドライバ２２０により、前記ラッチ端子ＮＬＡＴのデータに対応するデータが究極に前記ビットラインＢＬにドライブされる。
したがって、本発明のページバッファ２００のプログラム動作においては、ビットラインダンピング動作が行われる前にビットラインＢＬを電源電圧ＶＣＣでプレチャージするビットラインプレチャージ動作が不要になる。すなわち、本発明のページバッファ２００のプログラム動作においては、図４に示すように、前記ローディングラッチ部２１０のラッチ端子ＮＬＡＴに、前記ビットラインＢＬに伝送される書き込みデータに対応するデータをロードするデータローディング段階ＮＳＤＬと、前記ロードされる前記ラッチ端子ＮＬＡＴのデータに対応するデータを前記ビットラインＢＬにドライブするビットラインダンピング段階ＮＳＢＤとの間には、前記ビットラインＢＬを特定電圧でプレチャージする動作が排除される。
したがって、本発明のページバッファ２００およびその駆動方法によると、ラッチ端子ＮＬＡＴのデータを前記ビットラインＢＬにダンピングする前に前記ビットラインＢＬを特定の電圧ＶＣＣでプレチャージする従来技術に比べ、データプログラムにかかる時間が著しく短縮できる。結果的に、不揮発性半導体メモリ装置の全体動作速度が著しく改善される。

図５は本発明のほかの実施形態による不揮発性半導体メモリ装置のページバッファ３００を示す図であって、図３のページバッファ２００の変形例を示す。図５のページバッファ３００は図３のページバッファ２００とほぼ同一であり、ただ一方向ドライバ３２０および出力駆動部３４０の構成の面で違いがあるばかりである。すなわち、図３の一方向ドライバ２２０はインバータから具現される反面、図５の一方向ドライバ３２０は、ラッチ端子ＮＬＡＴによりゲーティングされるＰＭＯＳトランジスタ３２０ａと電源電圧ＶＣＣによりゲーティングされるＮＭＯＳトランジスタ３２０ｂとから具現される。そして、図３の出力駆動部２４０が前記一方向ドライバ２２０から出力されるデータをデータ出力線ＤＯＵＴに提供する構造である反面、図５の一方向ドライバ３２０は前記ラッチ端子ＮＬＡＴによりゲーティングされるＮＭＯＳトランジスタ３４０ａと所定のカラムアドレスＹＡＤＤによりゲーティングされるＮＭＯＳトランジスタ３４０ｂとから具現される。この際、前記ＮＭＯＳトランジスタ３４０ｂは非常に低い伝導性を有する。

そして、図５の一方向ドライバ３２０および出力駆動部３４０の作用効果は、図３の一方向ドライバ２２０および出力駆動部２４０とほぼ同一であるので、本明細書においては、それについての具体的な説明は省略する。また、図５の残りの構成要素の構成および動作も図３の場合とほぼ同一であるので、これについての具体的な説明も省略する。

一方、本発明の技術的思想は図６に示す構造のページバッファ１００’によっても具現可能である。すなわち、図１に示す従来のページバッファ１００に対し、ラッチ端子ＮＬＡＴとバッファ選択信号ＰＢＳＬＴによりゲーティングされるＮＭＯＳトランジスタ２８０’との間に一方向ドライバ４２０を付け加える図６のページバッファ１００’によっても具現可能である。そして、前記一方向ドライバ４２０がインバータで具現される場合、前記ラッチ端子ＮＬＡＴにロードされるデータの論理状態が図１の場合と反対となるということは当業者には自明なものである。

図６のページ１００’の動作は、従来技術および図３のページバッファに関連する説明を参照すると、当業者により容易に把握できるものであるので、本明細書ではそれについての具体的な説明は省略する。

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、本発明の真正の技術的保護範囲は本発明の特許請求範囲の技術的思想により決められるべきである。

本発明は、データローディング段階とビットラインダンピング段階との間のビットラインプレチャージ段階を排除してプログラム動作速度を改善する、不揮発性半導体メモリ装置のページバッファおよびその駆動方法に適用可能である。

従来のページバッファを示す図である。 図１のページバッファを用いるデータプログラム動作を説明するため図である。 本発明の一実施形態による不揮発性半導体メモリ装置のページバッファを示す図である。 図３のページバッファを用いるデータプログラム動作を説明するための図である。 本発明のほかの実施形態による不揮発性半導体メモリ装置のページバッファを示す図である。 本発明のさらにほかの実施形態による不揮発性半導体メモリ装置のページバッファを示す図である。

符号の説明

１ 制御ブロック
１００、２００、３００ ページバッファ
１１０、２１０ ローディングラッチ手段
１８０、１９０ ＭＯＳトランジスタ
２２０、３２０ 一方向ドライバ
２２０ａ インバータ
２３０ センシング感知部
２４０、３４０ 出力駆動部
２５０ ＰＭＯＳトランジスタ
３２０ａ ＰＭＯＳトランジスタ
３２０ｂ ＮＭＯＳトランジスタ
３４０ａ ＮＭＯＳトランジスタ
３４０ｂ ＮＭＯＳトランジスタ
ＢＬ ビットライン
ＤＯＵＴ データ出力線
ＮＬＡＴ ラッチ端子
ＮＳＥＮ センシング端子
ＶＣＣ 電源電圧
ＶＳＳ 接地電圧
ＹＡＤＤ カラムアドレス

Claims (4)

1. 所定のビットラインのデータに対応するデータをプログラムして記憶する多数のメモリセルを有する不揮発性半導体メモリ装置のページバッファにおいて、
   前記ビットラインに伝送される書き込みデータに対応するデータをロードして所定のラッチ端子に記憶するローディングラッチ部と、
   前記ラッチ端子のデータに対応するデータを一方向にドライブし、前記書き込みデータを前記ビットラインにドライブする一方向ドライバとを含み、
   前記一方向ドライバは、前記ラッチ端子のデータを入力とし、出力を前記ビットライン側に提供するインバータを含み、
   前記ビットラインのデータに応じて、前記ラッチ端子のデータをフリップさせるセンシング感知部と、
   データ読出しの際、前記ラッチ端子のデータに対応するデータを所定のデータ出力線に提供し、前記一方向ドライバから出力されるデータを前記データ出力線に提供する出力駆動部とをさらに含む
   ことを特徴とする、不揮発性半導体メモリ装置のページバッファ。
2. 所定のバッファ選択信号に応じて、前記一方向ドライバから出力されるデータを前記ビットライン側に提供するバッファ選択部をさらに含む
   ことを特徴とする、請求項１に記載の不揮発性半導体メモリ装置のページバッファ。
3. 所定のビットラインのデータに対応するデータをプログラムして記憶する多数のメモリセルを有する不揮発性半導体メモリ装置のページバッファにおいて、
   前記ビットラインに電気的に連結できるセンシング端子と、
   前記ビットラインに伝送される書き込みデータに対応するデータをロードして所定のラッチ端子に記憶するローディングラッチ部と、
   前記ラッチ端子のデータに対応するデータを一方向にドライブし、前記書き込みデータを前記センシング端子を介して前記ビットラインにドライブする一方向ドライバと、
   前記センシング端子のデータに応じて前記ラッチ端子のデータをフリップさせるセンシング感知部と、
   所定のバッファ選択信号に応じて、前記一方向ドライバから出力されるデータを前記センシング端子を介して前記ビットラインに提供するバッファ選択部とを含み、
   前記一方向ドライバは、前記ラッチ端子のデータを入力とし、出力を前記バッファ選択部に提供するインバータを含み、
   データ読出しの際、前記ラッチ端子のデータに対応するデータを所定のデータ出力線に提供し、前記一方向ドライバから出力されるデータを前記データ出力線に提供する出力駆動部をさらに含む
   ことを特徴とする、不揮発性半導体メモリ装置のページバッファ。
4. 所定のビットラインのデータに対応するデータをプログラムして記憶する多数のメモリセルを有し、所定のラッチ端子を含むローディングラッチ部および一方向にデータをドライブする一方向ドライバを含む不揮発性半導体メモリ装置のページバッファの駆動方法において、
   前記ローディングラッチ部のラッチ端子に、前記ビットラインに伝送される書き込みデータに対応するデータをロードするデータローディング段階と、
   前記一方向ドライバにより、前記ロードされる前記ラッチ端子のデータに対応するデータを前記ビットラインにドライブするビットラインダンピング段階とを含み、
   前記データローディング段階と前記ビットラインダンピング段階との間には、前記ビットラインを特定の電圧でプレチャージする動作が排除され、
   データ読出しの際、前記ラッチ端子のデータに対応するデータを所定のデータ出力線に提供し、前記一方向ドライバから出力されるデータを前記データ出力線に提供する段階をさらに含む
   ことを特徴とする、不揮発性半導体メモリ装置のページバッファの駆動方法。

Images