JP4947336B2 - Field emission device - Google Patents
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Description
本発明は、電界放出素子に関し、特に薄膜トランジスタ付き電界放出素子に関する。 The present invention relates to a field emission device, and more particularly to a field emission device with a thin film transistor.
近年、平面型の画像表示装置として、電界放出素子を用いたFED(Field Emission Display)に注目が集まっている。そして、特に、薄膜トランジスタを備える電界放出素子について、種々の研究がなされている。また、このような薄膜トランジスタ付き電界放出素子を用いることによって、電界放出素子の駆動を容易にするアクティブマトリックス方式の駆動回路も知られている(例えば、特許文献1を参照)。 In recent years, attention has been focused on field emission displays (FEDs) using field emission devices as flat image display devices. In particular, various studies have been made on field emission devices including thin film transistors. There is also known an active matrix drive circuit that facilitates driving of a field emission device by using such a field emission device with a thin film transistor (see, for example, Patent Document 1).
図12に示す薄膜トランジスタ付き電界放出素子では、薄膜トランジスタ(Thin Film Transistor)部(以下TFT部と省略して用いる)1と、コーン状のエミッタ16とエミッタ16が接続されるカソード電極15と多数個の穴部13aが形成されるゲート電極13とを有する電界放射陰極列(Field Emission Array)部(以下FEA部と省略して用いる)とを備えている。そして、エミッタ16とゲート電極13との間に電圧を印加することによって、近接して設けられたエミッタ16とゲート電極13との間に高電界を生じさせ、エミッタ16のコーン状の先端部から電界放出を生じさせることができるようになされている。そして、このような電界放出素子に、表示基板部としてのアノード電極3と、蛍光体層5と、を備えて画像表示装置を構成している。そして、TFT部1は、トランジスタTr1とトランジスタTr1に接続される信号制御用トランジスタとを有しており、エミッタ16にカソード電極15を介してトランジスタTr1のドレイン8が接続され、トランジスタTr1のゲート11に、コンデンサが接続され、ゲート11の電圧Vgは信号制御用トランジスタによって制御される。すなわち、信号制御用トランジスタのゲートに走査信号が与えられるとともに信号制御用トランジスタのドレインにクリア信号と表示信号の何れかが選択的に与えられる。このような構成によって、コンデンサの電圧、すなわち、トランジスタTr1のゲート11の電圧Vgを制御して、カソード電極15に流れるカソード電流の電流値を自由に制御することができるものである。
In the field emission device with a thin film transistor shown in FIG. 12, a thin film transistor (hereinafter abbreviated as TFT) 1, a cone-
このように、基板部6上に形成されたTFT部1と同一の構成を有する複数個からなるTFT部を列毎に時分割的に選択し、同時にこれに同期させて、アレイ配列の各行に表示信号を付与するマトリックス駆動を行う。このTFT部にFEA部が接続されているので、特定の薄膜トランジスタ部の各々のコンデンサの電圧Vgの値が選択的に更新され、次にコンデンサの値が更新されるまで、現在の電圧Vgの値を保持するので、この間、電子放出は、各々のコンデンサの電圧Vgに応じて各々のFEA部からおこなわれる。また、表示基板部上に形成された一個又は複数個のアノード電極上には蛍光体層5が被着され、かつ陽極電圧が付与されている。したがって、各々のFEC部から放出された電子は、蛍光体層の相対する部分に衝突し、発光が生ずる。
In this way, a plurality of TFT portions having the same configuration as the
図13に、このようなTFT部1とFEA部とがどのように構成されているかを示す。図13では、トランジスタTr1とカソード電極15とゲート電極13との関係が表され、他の部分については、記載が省略されている。向かって左側は、基板部に形成されたTFT部1のトランジスタTr1の断面図を示し、向かって右側はカソード部のエミッタ16とエミッタ16が接続されるカソード電極15とを示すものである。絶縁材料であるガラス製の基板部6上にソース7およびドレイン8を形成し、これら電極を橋絡するようにポリSiの半導体層9を被着し、その上にSiO2等のゲート絶縁膜10を積層してゲート11を形成し、トランジスタTr1とするものである。
このようなTFT部を構成する薄膜トランジスタに限らず、一般的に、トランジスタのソースとドレイン間には、リーク電流が存在する。すなわち、トランジスタTr1のドレイン8とソース7との間の電圧Vgをどのような値としても、零とすることができないドレイン8とソース7との間に流れる最小電流であるリーク電流が存在する。そして、このトランジスタTr1のドレイン8にカソード電極15を介してエミッタ16が接続されているために、エミッタ16から常時、電子が放出され続けることとなる。そして、この放出され続ける電子は最終的には蛍光体層が配されたアノード電極3に衝突して、蛍光体層5の発光を生じさせてしまう。この結果、黒レベルの上昇を招き、くっきりとした映像表現を困難として、画質を低下させてしまう。ここで、黒レベルとは、このような電界放出素子を用いる画像表示装置において、発光輝度の最低のレベルをいうものである。すなわち、黒レベルが高い場合には、黒い部分が黒として視認できず、画像の品質を低下させることとなる。
In addition to the thin film transistor that constitutes such a TFT portion, a leakage current generally exists between the source and drain of the transistor. That is, there is a leakage current that is the minimum current that flows between the
本発明は、上述した課題を解決し、画面内すべてにわたって均一に黒レベルの上昇を防止し、くっきりとした映像表現を可能とする電界放出素子を提供するものである。 The present invention provides a field emission device that solves the above-described problems, prevents the black level from increasing uniformly over the entire screen, and enables clear image expression.
本発明の電界放出素子は、絶縁性又は半導体性材料からなる基板部と、前記基板部上に形成され、電子放出部であるエミッタが接続されるカソード電極と、前記エミッタに近接して設けられるゲート電極と、前記基板部に形成され、カソード電極に接続されるカソード電流制御用電力端子および該カソード電流制御用電力端子を通過する電流量を制御するカソード電流制御端子を有するカソード電極電流制御用素子と、を備える電界放出素子において、前記ゲート電極と前記カソード電極とを接続する抵抗部が前記基板部に形成されることとした。 The field emission device of the present invention is provided in the vicinity of a substrate portion made of an insulating or semiconductive material, a cathode electrode formed on the substrate portion and connected to an emitter as an electron emission portion, and the emitter. Cathode electrode current control having a gate electrode, a cathode current control power terminal formed on the substrate and connected to the cathode electrode, and a cathode current control terminal for controlling the amount of current passing through the cathode current control power terminal In the field emission device including the device, a resistance portion that connects the gate electrode and the cathode electrode is formed in the substrate portion.
この電界放出素子では、絶縁性又は半導体性材料からなる基板部と、前記基板部上に形成され、電子放出部であるエミッタが接続されるカソード電極と、前記エミッタに近接して設けられるゲート電極と、前記基板部に形成され、カソード電極に接続されるカソード電流制御用電力端子および該カソード電流制御用電力端子を通過する電流量を制御するカソード電流制御端子を有するカソード電極電流制御用素子と、を備える。すなわち、カソード電極電流制御用素子に流す電流をカソード電流制御端子によって制御することができ、カソード電流制御用電力端子は、カソード電極と接続されているので、カソード電極に流れる電流量をカソード電流制御端子によって制御することができる。さらに、前記ゲート電極と前記カソード電極とを接続する抵抗部が前記基板部に形成されるので、カソード電流制御用電力端子にリーク電流が流れる場合においても、このリーク電流を抵抗部に分流することができる。 In this field emission device, a substrate portion made of an insulating or semiconducting material, a cathode electrode formed on the substrate portion to which an emitter as an electron emission portion is connected, and a gate electrode provided close to the emitter And a cathode current control element having a cathode current control power terminal formed on the substrate portion and connected to the cathode electrode, and a cathode current control terminal for controlling the amount of current passing through the cathode current control power terminal; . That is, the current flowing through the cathode electrode current control element can be controlled by the cathode current control terminal, and the cathode current control power terminal is connected to the cathode electrode, so the amount of current flowing through the cathode electrode is controlled by the cathode current control. It can be controlled by the terminal. In addition, since a resistance portion that connects the gate electrode and the cathode electrode is formed in the substrate portion, even when a leakage current flows through the cathode current control power terminal, the leakage current is divided into the resistance portion. Can do.
本発明によれば、表示画面内すべてにわたって均一に黒レベルの上昇を防止し、くっきりとした映像表現を可能とする電界放出素子を提供することができるものである。 According to the present invention, it is possible to provide a field emission device capable of preventing a black level from rising uniformly over the entire display screen and enabling clear image expression.
まず、図1を参照して、本実施形態のTFT部(図9、図10を参照)、FEA部(図9、図10を参照)の等価回路について説明する。ここで、ゲート電極13の電圧を電圧Vext、トランジスタTr1のゲート11の電圧を電圧Vg、エミッタ16とゲート電極13との間の電圧を電圧V1、トランジスタTr1のドレイン8とソース7との間の電圧を電圧V2とする。ここで、ゲート電極13の電圧である電圧Vextの値は電圧V1と電圧V2との加算電圧となる。また、図12、図13と同一の構成要素については同一符号を付してある。
First, an equivalent circuit of the TFT section (see FIGS. 9 and 10) and the FEA section (see FIGS. 9 and 10) of the present embodiment will be described with reference to FIG. Here, the voltage of the
このような構成における電界放出素子の動作を以下に説明するが、まず、抵抗Rが存在しない場合の動作を説明して、その後に、抵抗Rを設けた場合の動作を説明し、さらに、そのような抵抗Rの形成方法について説明する。 The operation of the field emission device having such a configuration will be described below. First, the operation when the resistor R is not present will be described, and then the operation when the resistor R is provided will be described. A method of forming such a resistor R will be described.
まずTFT部の単体の特性を図2に沿って説明する。トランジスタTr1が十分な耐圧を有する場合には、ドレイン8からソース7へ流れる電流であるドレイン電流は、ドレイン8とソース7との間の電圧である電圧Vsdの値に依存することなく略一定の値となる。図2において、Vg1、Vg2、Vg3の符号を付した各々の曲線は、ゲートの電圧Vgの値として、電圧Vg1、電圧Vg2、電圧Vg3とする場合を示すものであり、電圧Vg1<電圧Vg2<電圧Vg3の関係が成立するものである。なお、図2に示す縦軸のLog(I)はログスケールでドレイン電流を表すものである。ここで、本実施形態においては、トランジスタTr1はカソード電極電流制御用素子として機能し、トランジスタTr1のドレイン8はカソード電流制御用電力端子として機能し、トランジスタTr1のゲート11はカソード電流制御端子として機能する。
First, the characteristics of a single TFT section will be described with reference to FIG. When the transistor Tr1 has a sufficient breakdown voltage, the drain current that is a current flowing from the
次に、図3に沿ってFEA部の単体の特性を説明する。図1の等価回路において、FEA部の電圧V1に対する放射電流の関係である電圧電流特性を示す。図3に示すように、カソード電極15とゲート電極13との間の電圧V1の値を、閾値の電圧Vth以上とすると、急激にカソード電極15に流れるカソード電極電流の値は増加するものである。すなわち、電圧Vth以上とすると、ゲート電極13とエミッタ16の間の電界強度が閾値を越えて電界放出が開始する。なお、図3に示す縦軸のLog(I)はログスケールでカソード電極電流を表すものである。また、抵抗Rがない場合には、カソード電極電流とエミッタに流れる電流である放射電流との値は一致している。
Next, characteristics of the FEA unit alone will be described with reference to FIG. In the equivalent circuit of FIG. 1, the voltage-current characteristic which is the relationship of the radiation current with respect to the voltage V1 of the FEA part is shown. As shown in FIG. 3, when the value of the voltage V1 between the
図4は、このような特性を有するTFT部とFEA部とを組み合わせた場合の、トランジスタTr1のゲート11の電圧V1に対する電界放出素子の負荷曲線である。図4に示す2つの曲線、すなわち、TFT部の特性曲線とFEA部の特性曲線との交点が動作点であり、エミッタ16から放出される電子によって生じる放射電流の大きさとなる。図4に示す縦軸のLog(I)はログスケールで放射電流を表すものである。ここで、抵抗R(図6を対比して参照)がないので、ドレインに流れる電流であるドレイン電流の値と、カソード電極に流れるカソード電極電流の値と、エミッタ16に流れる電流である放射電流の値とは一致している。また、エミッタから放出される電子の量(数)と放射電流の値とは比例関係にある。また、この放射電流の値と、蛍光体層(図示せず)における発光輝度の関係も略比例した関係である。
FIG. 4 is a load curve of the field emission device with respect to the voltage V1 of the
図5は、このような特性を有するTFT部とFEA部とを組み合わせた場合の、ゲート電極13の電圧Vextに対する電界放出素子の負荷曲線である。図5から分かるように、電圧Vextの値を十分に高い電圧値、例えば、破線で示す電圧Vext1に設定しておき、トランジスタTr1のゲート11の電圧である電圧Vgの電圧値を電圧Vg1、電圧Vg2、電圧Vg3と変化させることで、エミッタ16に流れる放射電流の電流値を安定に制御することができ、輝度の階調を表現することができることを表している。なお、図5に示す縦軸のLog(I)はログスケールで放射電流を表すものであり、図5における破線は、FEA部の特性を表すものである。ここで、抵抗R(図6を対比して参照)がないので、ドレインに流れる電流であるドレイン電流の値と、カソード電極に流れるカソード電極電流の値と、エミッタ16に流れる電流である放射電流の値とは一致している。
FIG. 5 is a load curve of the field emission device with respect to the voltage Vext of the
放射電流の値を制御することによって、輝度の階調を表現する場合において、例えば、256階調の輝度表現が必要な場合、最も明るい輝度レベル255から最も暗い輝度レベル0を放射電流の電流値によって制御する必要がある。例えば、輝度レベル255における電流量を1μA(マイクロ・アンペア)とした場合には、輝度レベル1においては、輝度レベルは、その255分の1の約4nA(ナノ・アンペア)程度となる。輝度レベル0においては、理想的には電流の値は0となることが望ましい。しかしながらトランジスタTr1のリーク電流によって定まる所定の電流が最小放射電流として流れてしまう。このために、リーク電流が十分に小さい、例えば、pA(ピコ・アンペア)の単位で表される範囲の、トランジスタをTFT部のトランジスタとして各画素全面にわたって採用する必要があり、その実現は極めて困難であるのが、現状である。
In the case of expressing luminance gradation by controlling the value of the radiated current, for example, when luminance expression of 256 gradation is required, the current value of the radiated current is changed from the brightest luminance level 255 to the darkest luminance level 0. Need to be controlled by. For example, when the current amount at the luminance level 255 is 1 μA (microampere), the luminance level at
上述したように、抵抗Rがない場合には、トランジスタTr1のゲート11をどのように制御したとしても、ドレイン8とソース7との間には、最小電流であるリーク電流が流れ、このリーク電流は、放射電流となってしまう。すなわち、電子がエミッタ16から放出され、この電子は最終的には蛍光体層が配されたアノード電極に衝突して、蛍光体層の発光を生じさせてしまう。そして、この現象は、FEA部のすべてのエミッタ16について生じるので、すべてのエミッタ16から放出される電子の量は、無視できないレベルに達し、蛍光体層を視認できる輝度で光らせてしまう。このように最も低い輝度のレベルが、予定している黒レベルではなく、白レベルに近づく現象を黒浮きと称している。黒浮きが生じると本来黒く見えるべきところが黒くならず、画面の画像のムラ、輝点等、画質の劣化として認識されることとなる。
As described above, when there is no resistor R, a leak current as a minimum current flows between the
そこで、本実施形態の電界放出素子においては、図6に示すように基板上のエミッタ16とゲート電極13との間に並列に抵抗部である抵抗R(具体的な態様は、図9、図10を参照)を挿入している。抵抗R(抵抗層R)を挿入した場合の動作を以下に説明する。
Therefore, in the field emission device of this embodiment, as shown in FIG. 6, a resistor R (a specific mode is shown in FIGS. 9 and 9) in parallel between the
抵抗Rをエミッタ16とゲート電極13との間に設ける場合には、リーク電流を抵抗Rに流すことが可能となる。そして、このようにリーク電流を抵抗Rに分流することによって、エミッタ16とゲート電極13との間の電圧V1の大きさは、低くなり、電界放出を生じる電界強度とはならず、エミッタ16から放射する電子を無くしてしまうことができる。すなわち、放射電流を略零とすることが可能となる。このようにして、輝度レベル0は、黒に対応する輝度とすることができる。また、輝度レベル1と輝度レベル最大値との比率に応じた放射電流の比率をゲート11の電圧Vgの制御によって実現することができる。
When the resistor R is provided between the
以下に、抵抗Rが存在する場合の動作特性を、負荷曲線を用いて、より詳細に説明する。まず、図7の実線は、エミッタ16とゲート電極13との間の電圧V1に対する、カソード電極電流の特性を示すものである。縦軸のLog(I)はログスケールでカソード電極電流を表すものである。また、図7のFEAの動作特性として表示のある破線は放射電流を示すものであり、縦軸のLog(I)はログスケールで放射電流を表すものである。また、抵抗の特性として表示のある別の破線は、抵抗Rに流れる抵抗電流を示すものであり、縦軸のLog(I)はログスケールで抵抗電流を表すものである。ここで、トランジスタTr1のドレイン8とソース7との間を流れるドレイン電流とカソード電極に流れるカソード電極電流とは等しい値である。
Hereinafter, the operation characteristics when the resistor R exists will be described in more detail using a load curve. First, the solid line in FIG. 7 shows the characteristics of the cathode electrode current with respect to the
図7に示す特性を元に負荷曲線を描くと、図8に示されるようになる。動作点は、2つの実線の交点で表される。ここで、放射電流の値は、電圧V1を印加したときのFEA単体に流れる電流と等しいので、図8より、作図によって、この放射電流の値を求める。実線の交点で表される動作点(図8の黒丸)から垂直に線を延ばしてFEA単体の特性と交わったところの電流の値が放射電流の値と等しいものとなる。例えば、ゲート11の電圧Vgの値が電圧Vg3のときについては、カソード電極電流の値は電流Ie13という値となる。この電流の大きさはトランジスタTr1のドレイン8とソース7との間のドレイン電流の値と一致するものである。一方、放射電流は、2つの実線の交点から垂直に線を延ばし、破線で示すFEAの特性と交わったところの電流の値である電流Ie23となる。同様にして、ゲート11の電圧vgの値が電圧Vg2である場合には、カソード電極電流の値は電流Ie12、放射電流の値は電流Ie22となる。また、ゲート11の電圧vgの値が電圧Vg1である場合には、カソード電極電流の値は電流Ie11、放射電流の値は零に近づくものとなる。すなわち、抵抗Rがある場合には、2つの実線の交点から垂直に線を延ばしても、横軸が電圧Vth以下であるので、破線で示すFEA単体の特性と交わることがなく、放射電流の値は限りなく零に近づくものとなるものである。
Drawing a load curve based on the characteristics shown in FIG. 7 results in FIG. The operating point is represented by the intersection of two solid lines. Here, since the value of the radiated current is equal to the current flowing through the FEA alone when the voltage V1 is applied, the value of the radiated current is obtained by drawing from FIG. The value of the current obtained by extending the line vertically from the operating point (black circle in FIG. 8) represented by the intersection of the solid lines and intersecting with the characteristics of the FEA alone becomes equal to the value of the radiated current. For example, when the value of the voltage Vg of the
このようにして、抵抗Rの効果によって、トランジスタTr1に流れるリーク電流の影響を排除して、黒浮きを防止し、黒レベルを大幅に引き下げることができることとなる。すなわち、2つの実線の交点から垂直に延ばした線が横軸と交差する点の電圧V1が電圧Vthよりも低い場合にはトランジスタTr1のリーク電流は、ほとんど抵抗Rを流れることとなる。 In this way, the effect of the resistance R eliminates the influence of the leakage current flowing through the transistor Tr1, prevents black floating, and greatly reduces the black level. That is, when the voltage V1 at the point where the line extending vertically from the intersection of the two solid lines intersects the horizontal axis is lower than the voltage Vth, the leakage current of the transistor Tr1 almost flows through the resistor R.
ここで、抵抗Rの値について説明する。抵抗Rの値は、画像表示装置の階調表現のための電流値を考慮して、FEAの特性に応じて決定されなければならない。すなわち、抵抗Rの値が大きすぎる場合には、リーク電流の影響を排除する効果が薄いものとなる。例えば、TFT部にリーク電流の値が大きなトランジスタをトランジスタTr1として採用する場合には、これに応じて、抵抗Rの値を小さいものとしなければ、黒浮きを十分に抑圧することができないものとなる。一方、抵抗Rの値を小さなものとすれば、黒浮きの発生は、完全に抑制できるものの、抵抗Rにおける電力損失が増加することとなる。 Here, the value of the resistor R will be described. The value of the resistance R must be determined according to the characteristics of the FEA in consideration of the current value for gradation expression of the image display device. That is, when the value of the resistance R is too large, the effect of eliminating the influence of the leakage current is small. For example, when a transistor having a large leakage current value is used as the transistor Tr1 in the TFT portion, the black float cannot be sufficiently suppressed unless the resistance R value is reduced accordingly. Become. On the other hand, if the value of the resistance R is small, the occurrence of black floating can be completely suppressed, but the power loss in the resistance R increases.
最も望ましい、抵抗Rの定め方は、制御可能な範囲のゲート11の電圧Vgの値に対する最小のドレイン電流であるリーク電流が、カソード電極15に流れたときに、FEA部のカソード電極15とゲート電極13との間の電圧V1が電圧Vthとなるように抵抗Rの値を定めることである。このように、抵抗Rの値を定める場合には、電圧Vgを制御して、放射電流の値を略零とする制御が可能となり、黒浮きの発生を防止するとともに、表示画面内すべてにわたって均一な輝度を得ることができる。
The most preferable method for determining the resistance R is that when a leak current, which is the minimum drain current with respect to the voltage Vg value of the
また別の好適なる抵抗Rの定め方は、エミッタ16から放射される予め定める最大放射電流の値(白レベルに対応する放射電流)と、エミッタ16から放射される最小放射電流(黒レベルに対応する放射電流)の値と、の比率が所望の値となるように設定されるものとしても良い。ここで、最小放射電流の値は、カソード電流制御用電力端子であるトランジスタTr1のドレイン8を通過する最小電流であるリーク電流から抵抗Rによって分流される電流を差し引いた電流である。すなわち、白レベルと黒レベルとの輝度の比率を何段階に設定するか(分解能)に応じて、抵抗Rの値を定めるのである。例えば、分解能を256ステップに選択し、最大放射電流の相対的な大きさが256である場合について説明する。この場合には、所望の比率は256対1であり、最小放射電流の相対的な大きさは1でなければならない。ここで、図6の等価回路から明らかなように、最大放射電流の大きさは、抵抗Rの値にはほとんど依存しないが、最小放射電流の値は抵抗Rの値によって大きく制御できるものである。つまり、最大放射電流の大きさを最初に定め、リーク電流に対応する最小放射電流の相対的な大きさが1程度となるように抵抗Rの値を調整するのである。このようにして、抵抗Rの値を定めることによって、リーク電流によって、最小放射電流の相対的な大きさが1以上である過大な放射電流が流れることもなく、また、ゲート11の電圧Vgの値に応じて、相対的な放射電流の大きさが2とか3とかであるべき場合に、放射電流が流れないという事態の発生を防止できることとなる。このようにして、抵抗Rの値を調整して、分解能に応じて最適なる最小放射電流の大きさを適宜定め、表示画面内すべてにわたって均一な輝度を得ることができる。
Another preferred method for determining the resistance R is to determine a predetermined maximum radiation current value radiated from the emitter 16 (a radiation current corresponding to the white level) and a minimum radiation current radiated from the emitter 16 (corresponding to the black level). It is also possible to set the ratio of the radiated current) to a desired value. Here, the value of the minimum radiation current is a current obtained by subtracting the current shunted by the resistor R from the leak current that is the minimum current passing through the
この抵抗Rの値の具体的な一例は、電圧Vthの値が30V程度、輝度レベル1が4nA程度の場合においては、挿入する抵抗Rの値は10GΩ(ギガ・オーム)程度となる。
As a specific example of the value of the resistor R, when the value of the voltage Vth is about 30 V and the
抵抗Rを配置する位置は、必ずしも、図1の等価回路に示すように、エミッタ16とゲート電極13の近傍に限るものではなく、また、各々のエミッタ毎に抵抗Rを配置しなければならないものでもない。カソード電極15とゲート電極13との間の一箇所以上に抵抗Rを配置するものであっても良く、抵抗Rの位置に特に制限があるものではない。例えば、図9に抵抗層として示す位置、または図10に抵抗層として示す位置に抵抗部として抵抗Rを配するものであっても良く、MOSFETやTFTのような半導体素子を形成して、このような半導体素子の有する高抵抗特性を抵抗Rとして利用するものであっても良い。図9、図10の各部の構成については、上述の説明における各部と同一の符号を付して、その説明を省略する。図9、図10においては、トランジスタTr1は、金属酸化膜電界効果素子(MOSFET)として形成されているが、バイポーラプロセスで形成するものであっても良い。
The position where the resistor R is disposed is not necessarily limited to the vicinity of the
次に、このような薄膜トランジスタ付き電界放出素子の製造工程を順に説明する。はじめの工程でまず、トランジスタを形成する。使用する基板は、シリコン基板上300nm(ナノ・メータ)の熱酸化膜を形成したものにLPCVDでポリシリコンを成膜したものを使用した。チャンネル部分を形成するポリシリコンの厚さは40nmである。ゲート絶縁膜はテトラエトキシシラン(TEOS)ガスを用いプラズマ援用化学的気相合成法(PE−CVD)により形成し、厚さは100nmとした。ゲート電極には電子ビーム蒸着により形成したNb薄膜(膜厚200nm)を用い、チャンネル幅は20μm(マイクロ・メータ)、長さは50μmとした。なお、基板は、本実施形態におけるシリコン基板(シリコンウエハ)で代表される半導体性材料に限らず、絶縁性材料、導電性材料を絶縁性材料でコートしたような材料を用いるものであっても良いものである。 Next, the manufacturing process of such a field emission device with a thin film transistor will be described in order. In the first step, first, a transistor is formed. As the substrate to be used, a silicon substrate formed with a 300 nm (nanometer) thermal oxide film and a polysilicon film formed by LPCVD was used. The thickness of the polysilicon forming the channel portion is 40 nm. The gate insulating film was formed by plasma-assisted chemical vapor deposition (PE-CVD) using tetraethoxysilane (TEOS) gas and had a thickness of 100 nm. The gate electrode was an Nb thin film (film thickness 200 nm) formed by electron beam evaporation, the channel width was 20 μm (micrometer), and the length was 50 μm. The substrate is not limited to the semiconductor material typified by the silicon substrate (silicon wafer) in the present embodiment, and an insulating material or a material obtained by coating a conductive material with an insulating material may be used. It ’s good.
ゲート電極形成の後、イオン注入を行いソースドレイン領域に不純物を導入する。イオン注入の後、活性化アニールを620℃で24時間、真空中で行う。その後、トランジスタ層とFEA層とを分離するための層間絶縁膜を、TEOSガスを用いたプラズマCVD法で形成し、その上にエミッタに給電するためのカソードラインを形成する。カソードラインは導電材料であれば材質は選ばないが、SiO2との密着性や、その上に形成するエミッタとの親和性により、高濃度にドープしたポリシリコンやシリサイドなどが望ましい。 After forming the gate electrode, ions are implanted to introduce impurities into the source / drain region. After ion implantation, activation annealing is performed in vacuum at 620 ° C. for 24 hours. Thereafter, an interlayer insulating film for separating the transistor layer and the FEA layer is formed by a plasma CVD method using TEOS gas, and a cathode line for supplying power to the emitter is formed thereon. Any material can be used for the cathode line as long as it is a conductive material, but highly doped polysilicon, silicide, or the like is desirable depending on the adhesion with SiO 2 and the affinity with the emitter formed thereon.
その上にエミッタ形状を形成するためのアモルファスシリコンをスパッタにより蒸着した。エミッタ形状は、1μmの円形のSiO2ドットをマスクとして、RIEにより概形を形成し、アルゴンミリングによる先鋭化を用いて作製した。その後、絶縁膜(SiO2)、ゲート電極(Nb)を成膜し、低粘度のフォトレジストを用いたエッチバックプロセスにより、ゲート開口を行った。 Amorphous silicon for forming an emitter shape was deposited thereon by sputtering. The emitter shape was prepared by forming a rough shape by RIE using a 1 μm circular SiO 2 dot as a mask and sharpening by argon milling. Thereafter, an insulating film (SiO 2 ) and a gate electrode (Nb) were formed, and a gate opening was made by an etch back process using a low-viscosity photoresist.
その後、コンタクトホールエッチング、アルミ配線を形成し、抵抗層を形成する。抵抗層は、高抵抗であることを必要とするため、ノンドープ(ドーピングがされない状態)のアモルファスシリコン、ポリシリコン又はシリコンカーバイドなどが望ましい。最後に、緩衝フッ酸(BHF)によるエミッタの開口を行ってデバイスとして完成する。図11に図によって製造の過程を示す。 Thereafter, contact hole etching and aluminum wiring are formed, and a resistance layer is formed. Since the resistance layer needs to have high resistance, non-doped (undoped) amorphous silicon, polysilicon, silicon carbide, or the like is desirable. Finally, the emitter is opened with buffered hydrofluoric acid (BHF) to complete the device. FIG. 11 is a diagram illustrating the manufacturing process.
なお、以上、シリコンをエミッタとする場合について説明したが、スピント型エミッタを用いるものであっても良い。また、エミッタはカーボンナノチューブを用いるものであっても良い。また、電極材料などは、Nbを例に挙げたが、電極材料はNbに限られるものではない。 Although the case where silicon is used as the emitter has been described above, a Spindt-type emitter may be used. The emitter may be one using carbon nanotubes. Further, the electrode material and the like are exemplified by Nb, but the electrode material is not limited to Nb.
7 ソース、8 ドレイン、13 ゲート電極、15 カソード電極、16 エミッタ、R 抵抗、Tr1 トランジスタ 7 source, 8 drain, 13 gate electrode, 15 cathode electrode, 16 emitter, R resistance, Tr1 transistor
Claims (3)
前記基板部上に形成され、電子放出部であるエミッタが接続されるカソード電極と、
前記エミッタに近接して設けられるゲート電極と、
前記基板部に形成され、前記カソード電極に接続されるカソード電流制御用電力端子および該カソード電流制御用電力端子を通過する電流量を制御するカソード電流制御端子を有するカソード電極電流制御用素子と、を備える電界放出素子において、
前記ゲート電極と前記カソード電極とを接続する抵抗部が前記基板部に形成され、前記抵抗部の抵抗値は、前記カソード電流制御用電力端子を通過する最小電流であるリーク電流によって前記エミッタからの電子放出が生じないように設定されることを特徴とする電界放出素子。 A substrate portion made of an insulating material or a semiconductor material;
A cathode electrode formed on the substrate portion and connected to an emitter as an electron emission portion;
A gate electrode provided close to the emitter;
Is formed on the substrate portion, and the cathode electrode current control device having a cathode current control terminal for controlling the amount of current passing through the cathode current control power terminal and the cathode current control power terminal connected to the cathode electrode, In a field emission device comprising:
Resistance portion for connecting the cathode electrode and the gate electrode is formed on the substrate portion, the resistance value of the resistor unit, from said emitter leakage currents is the minimum current passing through the cathode current control power terminal A field emission device, wherein the field emission device is set so that electron emission does not occur.
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