JP4947336B2 - Field emission device - Google Patents

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Description

本発明は、電界放出素子に関し、特に薄膜トランジスタ付き電界放出素子に関する。   The present invention relates to a field emission device, and more particularly to a field emission device with a thin film transistor.

近年、平面型の画像表示装置として、電界放出素子を用いたＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）に注目が集まっている。そして、特に、薄膜トランジスタを備える電界放出素子について、種々の研究がなされている。また、このような薄膜トランジスタ付き電界放出素子を用いることによって、電界放出素子の駆動を容易にするアクティブマトリックス方式の駆動回路も知られている（例えば、特許文献１を参照）。   In recent years, attention has been focused on field emission displays (FEDs) using field emission devices as flat image display devices. In particular, various studies have been made on field emission devices including thin film transistors. There is also known an active matrix drive circuit that facilitates driving of a field emission device by using such a field emission device with a thin film transistor (see, for example, Patent Document 1).

図１２に示す薄膜トランジスタ付き電界放出素子では、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）部（以下ＴＦＴ部と省略して用いる）１と、コーン状のエミッタ１６とエミッタ１６が接続されるカソード電極１５と多数個の穴部１３ａが形成されるゲート電極１３とを有する電界放射陰極列（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ａｒｒａｙ）部（以下ＦＥＡ部と省略して用いる）とを備えている。そして、エミッタ１６とゲート電極１３との間に電圧を印加することによって、近接して設けられたエミッタ１６とゲート電極１３との間に高電界を生じさせ、エミッタ１６のコーン状の先端部から電界放出を生じさせることができるようになされている。そして、このような電界放出素子に、表示基板部としてのアノード電極３と、蛍光体層５と、を備えて画像表示装置を構成している。そして、ＴＦＴ部１は、トランジスタＴｒ１とトランジスタＴｒ１に接続される信号制御用トランジスタとを有しており、エミッタ１６にカソード電極１５を介してトランジスタＴｒ１のドレイン８が接続され、トランジスタＴｒ１のゲート１１に、コンデンサが接続され、ゲート１１の電圧Ｖｇは信号制御用トランジスタによって制御される。すなわち、信号制御用トランジスタのゲートに走査信号が与えられるとともに信号制御用トランジスタのドレインにクリア信号と表示信号の何れかが選択的に与えられる。このような構成によって、コンデンサの電圧、すなわち、トランジスタＴｒ１のゲート１１の電圧Ｖｇを制御して、カソード電極１５に流れるカソード電流の電流値を自由に制御することができるものである。   In the field emission device with a thin film transistor shown in FIG. 12, a thin film transistor (hereinafter abbreviated as TFT) 1, a cone-shaped emitter 16, a cathode 15 to which the emitter 16 is connected, A field emission cathode array (hereinafter abbreviated as FEA section) having a gate electrode 13 in which a hole 13a is formed. Then, by applying a voltage between the emitter 16 and the gate electrode 13, a high electric field is generated between the emitter 16 and the gate electrode 13 provided in proximity to each other, and from the cone-shaped tip of the emitter 16. Field emission can be generated. Such a field emission device includes an anode electrode 3 as a display substrate portion and a phosphor layer 5 to constitute an image display device. The TFT section 1 has a transistor Tr1 and a signal control transistor connected to the transistor Tr1, the drain 16 of the transistor Tr1 is connected to the emitter 16 via the cathode electrode 15, and the gate 11 of the transistor Tr1. In addition, a capacitor is connected, and the voltage Vg of the gate 11 is controlled by the signal control transistor. That is, a scanning signal is given to the gate of the signal control transistor, and either a clear signal or a display signal is selectively given to the drain of the signal control transistor. With such a configuration, the value of the cathode current flowing through the cathode electrode 15 can be freely controlled by controlling the voltage of the capacitor, that is, the voltage Vg of the gate 11 of the transistor Tr1.

このように、基板部６上に形成されたＴＦＴ部１と同一の構成を有する複数個からなるＴＦＴ部を列毎に時分割的に選択し、同時にこれに同期させて、アレイ配列の各行に表示信号を付与するマトリックス駆動を行う。このＴＦＴ部にＦＥＡ部が接続されているので、特定の薄膜トランジスタ部の各々のコンデンサの電圧Ｖｇの値が選択的に更新され、次にコンデンサの値が更新されるまで、現在の電圧Ｖｇの値を保持するので、この間、電子放出は、各々のコンデンサの電圧Ｖｇに応じて各々のＦＥＡ部からおこなわれる。また、表示基板部上に形成された一個又は複数個のアノード電極上には蛍光体層５が被着され、かつ陽極電圧が付与されている。したがって、各々のＦＥＣ部から放出された電子は、蛍光体層の相対する部分に衝突し、発光が生ずる。   In this way, a plurality of TFT portions having the same configuration as the TFT portion 1 formed on the substrate portion 6 are selected in a time-sharing manner for each column and simultaneously synchronized with each row in the array array. Matrix driving for applying display signals is performed. Since the FEA portion is connected to this TFT portion, the value of the voltage Vg of each capacitor of the specific thin film transistor portion is selectively updated, and the value of the current voltage Vg until the capacitor value is updated next time. During this time, electrons are emitted from each FEA unit according to the voltage Vg of each capacitor. A phosphor layer 5 is deposited on one or a plurality of anode electrodes formed on the display substrate, and an anode voltage is applied. Therefore, the electrons emitted from each FEC part collide with the opposite part of the phosphor layer, and light emission occurs.

図１３に、このようなＴＦＴ部１とＦＥＡ部とがどのように構成されているかを示す。図１３では、トランジスタＴｒ１とカソード電極１５とゲート電極１３との関係が表され、他の部分については、記載が省略されている。向かって左側は、基板部に形成されたＴＦＴ部１のトランジスタＴｒ１の断面図を示し、向かって右側はカソード部のエミッタ１６とエミッタ１６が接続されるカソード電極１５とを示すものである。絶縁材料であるガラス製の基板部６上にソース７およびドレイン８を形成し、これら電極を橋絡するようにポリＳｉの半導体層９を被着し、その上にＳｉＯ2等のゲート絶縁膜１０を積層してゲート１１を形成し、トランジスタＴｒ１とするものである。
特許第２６５６８４３号公報 FIG. 13 shows how the TFT unit 1 and the FEA unit are configured. In FIG. 13, the relationship among the transistor Tr1, the cathode electrode 15, and the gate electrode 13 is shown, and the description of the other parts is omitted. The left side shows a cross-sectional view of the transistor Tr1 of the TFT section 1 formed on the substrate section, and the right side shows the emitter 16 of the cathode section and the cathode electrode 15 to which the emitter 16 is connected. A source 7 and a drain 8 are formed on a glass substrate portion 6 which is an insulating material, a poly-Si semiconductor layer 9 is deposited so as to bridge these electrodes, and a gate insulating film such as SiO 2 is formed thereon. 10 is laminated to form a gate 11 to form a transistor Tr1.
Japanese Patent No. 2656843

このようなＴＦＴ部を構成する薄膜トランジスタに限らず、一般的に、トランジスタのソースとドレイン間には、リーク電流が存在する。すなわち、トランジスタＴｒ１のドレイン８とソース７との間の電圧Ｖｇをどのような値としても、零とすることができないドレイン８とソース７との間に流れる最小電流であるリーク電流が存在する。そして、このトランジスタＴｒ１のドレイン８にカソード電極１５を介してエミッタ１６が接続されているために、エミッタ１６から常時、電子が放出され続けることとなる。そして、この放出され続ける電子は最終的には蛍光体層が配されたアノード電極３に衝突して、蛍光体層５の発光を生じさせてしまう。この結果、黒レベルの上昇を招き、くっきりとした映像表現を困難として、画質を低下させてしまう。ここで、黒レベルとは、このような電界放出素子を用いる画像表示装置において、発光輝度の最低のレベルをいうものである。すなわち、黒レベルが高い場合には、黒い部分が黒として視認できず、画像の品質を低下させることとなる。   In addition to the thin film transistor that constitutes such a TFT portion, a leakage current generally exists between the source and drain of the transistor. That is, there is a leakage current that is the minimum current that flows between the drain 8 and the source 7 that cannot be zero regardless of the value of the voltage Vg between the drain 8 and the source 7 of the transistor Tr1. Since the emitter 16 is connected to the drain 8 of the transistor Tr1 via the cathode electrode 15, electrons are continuously emitted from the emitter 16. Then, the electrons that continue to be emitted eventually collide with the anode electrode 3 on which the phosphor layer is disposed, causing the phosphor layer 5 to emit light. As a result, the black level is increased, making it difficult to express a clear image and lowering the image quality. Here, the black level refers to the lowest level of light emission luminance in an image display device using such a field emission device. That is, when the black level is high, the black portion cannot be visually recognized as black, and the image quality is deteriorated.

本発明は、上述した課題を解決し、画面内すべてにわたって均一に黒レベルの上昇を防止し、くっきりとした映像表現を可能とする電界放出素子を提供するものである。   The present invention provides a field emission device that solves the above-described problems, prevents the black level from increasing uniformly over the entire screen, and enables clear image expression.

本発明の電界放出素子は、絶縁性又は半導体性材料からなる基板部と、前記基板部上に形成され、電子放出部であるエミッタが接続されるカソード電極と、前記エミッタに近接して設けられるゲート電極と、前記基板部に形成され、カソード電極に接続されるカソード電流制御用電力端子および該カソード電流制御用電力端子を通過する電流量を制御するカソード電流制御端子を有するカソード電極電流制御用素子と、を備える電界放出素子において、前記ゲート電極と前記カソード電極とを接続する抵抗部が前記基板部に形成されることとした。   The field emission device of the present invention is provided in the vicinity of a substrate portion made of an insulating or semiconductive material, a cathode electrode formed on the substrate portion and connected to an emitter as an electron emission portion, and the emitter. Cathode electrode current control having a gate electrode, a cathode current control power terminal formed on the substrate and connected to the cathode electrode, and a cathode current control terminal for controlling the amount of current passing through the cathode current control power terminal In the field emission device including the device, a resistance portion that connects the gate electrode and the cathode electrode is formed in the substrate portion.

この電界放出素子では、絶縁性又は半導体性材料からなる基板部と、前記基板部上に形成され、電子放出部であるエミッタが接続されるカソード電極と、前記エミッタに近接して設けられるゲート電極と、前記基板部に形成され、カソード電極に接続されるカソード電流制御用電力端子および該カソード電流制御用電力端子を通過する電流量を制御するカソード電流制御端子を有するカソード電極電流制御用素子と、を備える。すなわち、カソード電極電流制御用素子に流す電流をカソード電流制御端子によって制御することができ、カソード電流制御用電力端子は、カソード電極と接続されているので、カソード電極に流れる電流量をカソード電流制御端子によって制御することができる。さらに、前記ゲート電極と前記カソード電極とを接続する抵抗部が前記基板部に形成されるので、カソード電流制御用電力端子にリーク電流が流れる場合においても、このリーク電流を抵抗部に分流することができる。   In this field emission device, a substrate portion made of an insulating or semiconducting material, a cathode electrode formed on the substrate portion to which an emitter as an electron emission portion is connected, and a gate electrode provided close to the emitter And a cathode current control element having a cathode current control power terminal formed on the substrate portion and connected to the cathode electrode, and a cathode current control terminal for controlling the amount of current passing through the cathode current control power terminal; . That is, the current flowing through the cathode electrode current control element can be controlled by the cathode current control terminal, and the cathode current control power terminal is connected to the cathode electrode, so the amount of current flowing through the cathode electrode is controlled by the cathode current control. It can be controlled by the terminal. In addition, since a resistance portion that connects the gate electrode and the cathode electrode is formed in the substrate portion, even when a leakage current flows through the cathode current control power terminal, the leakage current is divided into the resistance portion. Can do.

本発明によれば、表示画面内すべてにわたって均一に黒レベルの上昇を防止し、くっきりとした映像表現を可能とする電界放出素子を提供することができるものである。   According to the present invention, it is possible to provide a field emission device capable of preventing a black level from rising uniformly over the entire display screen and enabling clear image expression.

まず、図１を参照して、本実施形態のＴＦＴ部（図９、図１０を参照）、ＦＥＡ部（図９、図１０を参照）の等価回路について説明する。ここで、ゲート電極１３の電圧を電圧Ｖｅｘｔ、トランジスタＴｒ１のゲート１１の電圧を電圧Ｖｇ、エミッタ１６とゲート電極１３との間の電圧を電圧Ｖ１、トランジスタＴｒ１のドレイン８とソース７との間の電圧を電圧Ｖ２とする。ここで、ゲート電極１３の電圧である電圧Ｖｅｘｔの値は電圧Ｖ１と電圧Ｖ２との加算電圧となる。また、図１２、図１３と同一の構成要素については同一符号を付してある。   First, an equivalent circuit of the TFT section (see FIGS. 9 and 10) and the FEA section (see FIGS. 9 and 10) of the present embodiment will be described with reference to FIG. Here, the voltage of the gate electrode 13 is the voltage Vext, the voltage of the gate 11 of the transistor Tr1 is the voltage Vg, the voltage between the emitter 16 and the gate electrode 13 is the voltage V1, and the voltage between the drain 8 and the source 7 of the transistor Tr1. The voltage is set to voltage V2. Here, the value of the voltage Vext, which is the voltage of the gate electrode 13, is an added voltage of the voltage V1 and the voltage V2. The same components as those in FIGS. 12 and 13 are given the same reference numerals.

このような構成における電界放出素子の動作を以下に説明するが、まず、抵抗Ｒが存在しない場合の動作を説明して、その後に、抵抗Ｒを設けた場合の動作を説明し、さらに、そのような抵抗Ｒの形成方法について説明する。   The operation of the field emission device having such a configuration will be described below. First, the operation when the resistor R is not present will be described, and then the operation when the resistor R is provided will be described. A method of forming such a resistor R will be described.

まずＴＦＴ部の単体の特性を図２に沿って説明する。トランジスタＴｒ１が十分な耐圧を有する場合には、ドレイン８からソース７へ流れる電流であるドレイン電流は、ドレイン８とソース７との間の電圧である電圧Ｖｓｄの値に依存することなく略一定の値となる。図２において、Ｖｇ１、Ｖｇ２、Ｖｇ３の符号を付した各々の曲線は、ゲートの電圧Ｖｇの値として、電圧Ｖｇ１、電圧Ｖｇ２、電圧Ｖｇ３とする場合を示すものであり、電圧Ｖｇ１＜電圧Ｖｇ２＜電圧Ｖｇ３の関係が成立するものである。なお、図２に示す縦軸のＬｏｇ（Ｉ）はログスケールでドレイン電流を表すものである。ここで、本実施形態においては、トランジスタＴｒ１はカソード電極電流制御用素子として機能し、トランジスタＴｒ１のドレイン８はカソード電流制御用電力端子として機能し、トランジスタＴｒ１のゲート１１はカソード電流制御端子として機能する。   First, the characteristics of a single TFT section will be described with reference to FIG. When the transistor Tr1 has a sufficient breakdown voltage, the drain current that is a current flowing from the drain 8 to the source 7 is substantially constant without depending on the value of the voltage Vsd that is the voltage between the drain 8 and the source 7. Value. In FIG. 2, the curves with the signs of Vg1, Vg2, and Vg3 indicate the case where the voltage Vg1, the voltage Vg2, and the voltage Vg3 are set as the values of the gate voltage Vg, and the voltage Vg1 <voltage Vg2 < The relationship of voltage Vg3 is established. Note that Log (I) on the vertical axis shown in FIG. 2 represents the drain current on a log scale. In this embodiment, the transistor Tr1 functions as a cathode electrode current control element, the drain 8 of the transistor Tr1 functions as a cathode current control power terminal, and the gate 11 of the transistor Tr1 functions as a cathode current control terminal. To do.

次に、図３に沿ってＦＥＡ部の単体の特性を説明する。図１の等価回路において、ＦＥＡ部の電圧Ｖ１に対する放射電流の関係である電圧電流特性を示す。図３に示すように、カソード電極１５とゲート電極１３との間の電圧Ｖ１の値を、閾値の電圧Ｖｔｈ以上とすると、急激にカソード電極１５に流れるカソード電極電流の値は増加するものである。すなわち、電圧Ｖｔｈ以上とすると、ゲート電極１３とエミッタ１６の間の電界強度が閾値を越えて電界放出が開始する。なお、図３に示す縦軸のＬｏｇ（Ｉ）はログスケールでカソード電極電流を表すものである。また、抵抗Ｒがない場合には、カソード電極電流とエミッタに流れる電流である放射電流との値は一致している。   Next, characteristics of the FEA unit alone will be described with reference to FIG. In the equivalent circuit of FIG. 1, the voltage-current characteristic which is the relationship of the radiation current with respect to the voltage V1 of the FEA part is shown. As shown in FIG. 3, when the value of the voltage V1 between the cathode electrode 15 and the gate electrode 13 is equal to or higher than the threshold voltage Vth, the value of the cathode electrode current flowing through the cathode electrode 15 increases abruptly. . That is, when the voltage is equal to or higher than the voltage Vth, the electric field emission between the gate electrode 13 and the emitter 16 exceeds the threshold value and field emission starts. Note that Log (I) on the vertical axis shown in FIG. 3 represents the cathode electrode current on a log scale. When there is no resistance R, the values of the cathode electrode current and the emission current that is the current flowing through the emitter are the same.

図４は、このような特性を有するＴＦＴ部とＦＥＡ部とを組み合わせた場合の、トランジスタＴｒ１のゲート１１の電圧Ｖ１に対する電界放出素子の負荷曲線である。図４に示す２つの曲線、すなわち、ＴＦＴ部の特性曲線とＦＥＡ部の特性曲線との交点が動作点であり、エミッタ１６から放出される電子によって生じる放射電流の大きさとなる。図４に示す縦軸のＬｏｇ（Ｉ）はログスケールで放射電流を表すものである。ここで、抵抗Ｒ（図６を対比して参照）がないので、ドレインに流れる電流であるドレイン電流の値と、カソード電極に流れるカソード電極電流の値と、エミッタ１６に流れる電流である放射電流の値とは一致している。また、エミッタから放出される電子の量（数）と放射電流の値とは比例関係にある。また、この放射電流の値と、蛍光体層（図示せず）における発光輝度の関係も略比例した関係である。   FIG. 4 is a load curve of the field emission device with respect to the voltage V1 of the gate 11 of the transistor Tr1 when the TFT portion and the FEA portion having such characteristics are combined. The intersection of the two curves shown in FIG. 4, that is, the characteristic curve of the TFT portion and the characteristic curve of the FEA portion is the operating point, which is the magnitude of the radiation current generated by the electrons emitted from the emitter 16. Log (I) on the vertical axis shown in FIG. 4 represents the radiation current on a log scale. Here, since there is no resistance R (see FIG. 6 in comparison), the value of the drain current that is the current flowing through the drain, the value of the cathode electrode current that flows through the cathode electrode, and the radiation current that is the current flowing through the emitter 16. Is consistent with the value of. In addition, the amount (number) of electrons emitted from the emitter is proportional to the value of the radiation current. In addition, the relationship between the value of the radiation current and the luminance of light emitted from the phosphor layer (not shown) is also approximately proportional.

図５は、このような特性を有するＴＦＴ部とＦＥＡ部とを組み合わせた場合の、ゲート電極１３の電圧Ｖｅｘｔに対する電界放出素子の負荷曲線である。図５から分かるように、電圧Ｖｅｘｔの値を十分に高い電圧値、例えば、破線で示す電圧Ｖｅｘｔ１に設定しておき、トランジスタＴｒ１のゲート１１の電圧である電圧Ｖｇの電圧値を電圧Ｖｇ１、電圧Ｖｇ２、電圧Ｖｇ３と変化させることで、エミッタ１６に流れる放射電流の電流値を安定に制御することができ、輝度の階調を表現することができることを表している。なお、図５に示す縦軸のＬｏｇ（Ｉ）はログスケールで放射電流を表すものであり、図５における破線は、ＦＥＡ部の特性を表すものである。ここで、抵抗Ｒ（図６を対比して参照）がないので、ドレインに流れる電流であるドレイン電流の値と、カソード電極に流れるカソード電極電流の値と、エミッタ１６に流れる電流である放射電流の値とは一致している。   FIG. 5 is a load curve of the field emission device with respect to the voltage Vext of the gate electrode 13 when the TFT portion and the FEA portion having such characteristics are combined. As can be seen from FIG. 5, the value of the voltage Vext is set to a sufficiently high voltage value, for example, the voltage Vext1 shown by a broken line, and the voltage value of the voltage Vg, which is the voltage of the gate 11 of the transistor Tr1, By changing to Vg2 and voltage Vg3, it is possible to stably control the current value of the radiated current flowing through the emitter 16, and to express the gradation of luminance. In addition, Log (I) of the vertical axis | shaft shown in FIG. 5 represents a radiation current on a log scale, and the broken line in FIG. 5 represents the characteristic of a FEA part. Here, since there is no resistance R (see FIG. 6 in comparison), the value of the drain current that is the current flowing through the drain, the value of the cathode electrode current that flows through the cathode electrode, and the radiation current that is the current flowing through the emitter 16. Is consistent with the value of.

放射電流の値を制御することによって、輝度の階調を表現する場合において、例えば、２５６階調の輝度表現が必要な場合、最も明るい輝度レベル２５５から最も暗い輝度レベル０を放射電流の電流値によって制御する必要がある。例えば、輝度レベル２５５における電流量を１μＡ（マイクロ・アンペア）とした場合には、輝度レベル１においては、輝度レベルは、その２５５分の１の約４ｎＡ（ナノ・アンペア）程度となる。輝度レベル０においては、理想的には電流の値は０となることが望ましい。しかしながらトランジスタＴｒ１のリーク電流によって定まる所定の電流が最小放射電流として流れてしまう。このために、リーク電流が十分に小さい、例えば、ｐＡ（ピコ・アンペア）の単位で表される範囲の、トランジスタをＴＦＴ部のトランジスタとして各画素全面にわたって採用する必要があり、その実現は極めて困難であるのが、現状である。   In the case of expressing luminance gradation by controlling the value of the radiated current, for example, when luminance expression of 256 gradation is required, the current value of the radiated current is changed from the brightest luminance level 255 to the darkest luminance level 0. Need to be controlled by. For example, when the current amount at the luminance level 255 is 1 μA (microampere), the luminance level at luminance level 1 is about 4 nA (nanoampere) of 1/255. At a luminance level of 0, the current value is ideally 0. However, a predetermined current determined by the leakage current of the transistor Tr1 flows as the minimum radiation current. For this reason, it is necessary to employ a transistor over the entire surface of each pixel as a transistor in the TFT portion, in which the leakage current is sufficiently small, for example, in a range expressed in units of pA (picoampere), which is extremely difficult to realize. This is the current situation.

上述したように、抵抗Ｒがない場合には、トランジスタＴｒ１のゲート１１をどのように制御したとしても、ドレイン８とソース７との間には、最小電流であるリーク電流が流れ、このリーク電流は、放射電流となってしまう。すなわち、電子がエミッタ１６から放出され、この電子は最終的には蛍光体層が配されたアノード電極に衝突して、蛍光体層の発光を生じさせてしまう。そして、この現象は、ＦＥＡ部のすべてのエミッタ１６について生じるので、すべてのエミッタ１６から放出される電子の量は、無視できないレベルに達し、蛍光体層を視認できる輝度で光らせてしまう。このように最も低い輝度のレベルが、予定している黒レベルではなく、白レベルに近づく現象を黒浮きと称している。黒浮きが生じると本来黒く見えるべきところが黒くならず、画面の画像のムラ、輝点等、画質の劣化として認識されることとなる。   As described above, when there is no resistor R, a leak current as a minimum current flows between the drain 8 and the source 7 regardless of how the gate 11 of the transistor Tr1 is controlled. Becomes a radiated current. That is, electrons are emitted from the emitter 16, and the electrons eventually collide with the anode electrode on which the phosphor layer is disposed, causing the phosphor layer to emit light. Since this phenomenon occurs in all the emitters 16 of the FEA section, the amount of electrons emitted from all the emitters 16 reaches a level that cannot be ignored, and the phosphor layer is lit with a luminance that can be visually recognized. A phenomenon in which the lowest luminance level approaches the white level instead of the planned black level is referred to as black float. When black floating occurs, the portion that should originally appear black does not become black, but is recognized as image quality deterioration such as unevenness of the image on the screen, bright spots, and the like.

そこで、本実施形態の電界放出素子においては、図６に示すように基板上のエミッタ１６とゲート電極１３との間に並列に抵抗部である抵抗Ｒ（具体的な態様は、図９、図１０を参照）を挿入している。抵抗Ｒ（抵抗層Ｒ）を挿入した場合の動作を以下に説明する。   Therefore, in the field emission device of this embodiment, as shown in FIG. 6, a resistor R (a specific mode is shown in FIGS. 9 and 9) in parallel between the emitter 16 and the gate electrode 13 on the substrate. 10) is inserted. The operation when the resistor R (resistance layer R) is inserted will be described below.

抵抗Ｒをエミッタ１６とゲート電極１３との間に設ける場合には、リーク電流を抵抗Ｒに流すことが可能となる。そして、このようにリーク電流を抵抗Ｒに分流することによって、エミッタ１６とゲート電極１３との間の電圧Ｖ１の大きさは、低くなり、電界放出を生じる電界強度とはならず、エミッタ１６から放射する電子を無くしてしまうことができる。すなわち、放射電流を略零とすることが可能となる。このようにして、輝度レベル０は、黒に対応する輝度とすることができる。また、輝度レベル１と輝度レベル最大値との比率に応じた放射電流の比率をゲート１１の電圧Ｖｇの制御によって実現することができる。   When the resistor R is provided between the emitter 16 and the gate electrode 13, a leak current can be passed through the resistor R. Then, by dividing the leakage current to the resistor R in this way, the magnitude of the voltage V1 between the emitter 16 and the gate electrode 13 is reduced, and the electric field intensity that causes field emission does not occur. The emitted electrons can be eliminated. That is, the radiation current can be made substantially zero. In this way, the luminance level 0 can be a luminance corresponding to black. Further, the ratio of the radiation current according to the ratio between the luminance level 1 and the luminance level maximum value can be realized by controlling the voltage Vg of the gate 11.

以下に、抵抗Ｒが存在する場合の動作特性を、負荷曲線を用いて、より詳細に説明する。まず、図７の実線は、エミッタ１６とゲート電極１３との間の電圧Ｖ１に対する、カソード電極電流の特性を示すものである。縦軸のＬｏｇ（Ｉ）はログスケールでカソード電極電流を表すものである。また、図７のＦＥＡの動作特性として表示のある破線は放射電流を示すものであり、縦軸のＬｏｇ（Ｉ）はログスケールで放射電流を表すものである。また、抵抗の特性として表示のある別の破線は、抵抗Ｒに流れる抵抗電流を示すものであり、縦軸のＬｏｇ（Ｉ）はログスケールで抵抗電流を表すものである。ここで、トランジスタＴｒ１のドレイン８とソース７との間を流れるドレイン電流とカソード電極に流れるカソード電極電流とは等しい値である。   Hereinafter, the operation characteristics when the resistor R exists will be described in more detail using a load curve. First, the solid line in FIG. 7 shows the characteristics of the cathode electrode current with respect to the voltage V 1 between the emitter 16 and the gate electrode 13. Log (I) on the vertical axis represents the cathode electrode current on a log scale. In addition, the broken line displayed as the operational characteristics of the FEA in FIG. 7 indicates the radiated current, and Log (I) on the vertical axis indicates the radiated current on a log scale. Further, another broken line displayed as a characteristic of the resistance indicates the resistance current flowing through the resistance R, and Log (I) on the vertical axis indicates the resistance current on a log scale. Here, the drain current flowing between the drain 8 and the source 7 of the transistor Tr1 and the cathode electrode current flowing to the cathode electrode have the same value.

図７に示す特性を元に負荷曲線を描くと、図８に示されるようになる。動作点は、２つの実線の交点で表される。ここで、放射電流の値は、電圧Ｖ１を印加したときのＦＥＡ単体に流れる電流と等しいので、図８より、作図によって、この放射電流の値を求める。実線の交点で表される動作点（図８の黒丸）から垂直に線を延ばしてＦＥＡ単体の特性と交わったところの電流の値が放射電流の値と等しいものとなる。例えば、ゲート１１の電圧Ｖｇの値が電圧Ｖｇ３のときについては、カソード電極電流の値は電流Ｉｅ１３という値となる。この電流の大きさはトランジスタＴｒ１のドレイン８とソース７との間のドレイン電流の値と一致するものである。一方、放射電流は、２つの実線の交点から垂直に線を延ばし、破線で示すＦＥＡの特性と交わったところの電流の値である電流Ｉｅ２３となる。同様にして、ゲート１１の電圧ｖｇの値が電圧Ｖｇ２である場合には、カソード電極電流の値は電流Ｉｅ１２、放射電流の値は電流Ｉｅ２２となる。また、ゲート１１の電圧ｖｇの値が電圧Ｖｇ１である場合には、カソード電極電流の値は電流Ｉｅ１１、放射電流の値は零に近づくものとなる。すなわち、抵抗Ｒがある場合には、２つの実線の交点から垂直に線を延ばしても、横軸が電圧Ｖｔｈ以下であるので、破線で示すＦＥＡ単体の特性と交わることがなく、放射電流の値は限りなく零に近づくものとなるものである。   Drawing a load curve based on the characteristics shown in FIG. 7 results in FIG. The operating point is represented by the intersection of two solid lines. Here, since the value of the radiated current is equal to the current flowing through the FEA alone when the voltage V1 is applied, the value of the radiated current is obtained by drawing from FIG. The value of the current obtained by extending the line vertically from the operating point (black circle in FIG. 8) represented by the intersection of the solid lines and intersecting with the characteristics of the FEA alone becomes equal to the value of the radiated current. For example, when the value of the voltage Vg of the gate 11 is the voltage Vg3, the value of the cathode electrode current is a current Ie13. The magnitude of this current coincides with the value of the drain current between the drain 8 and the source 7 of the transistor Tr1. On the other hand, the radiation current is a current Ie23 which is a current value obtained by extending a line vertically from the intersection of two solid lines and intersecting with the characteristics of the FEA indicated by the broken line. Similarly, when the voltage vg of the gate 11 is the voltage Vg2, the value of the cathode electrode current is the current Ie12 and the value of the radiation current is the current Ie22. When the value of the voltage vg of the gate 11 is the voltage Vg1, the value of the cathode electrode current is the current Ie11 and the value of the radiated current is close to zero. That is, when there is a resistance R, even if the line is extended vertically from the intersection of two solid lines, the horizontal axis is equal to or lower than the voltage Vth, so that it does not intersect with the characteristics of the FEA alone indicated by the broken line, The value is as close to zero as possible.

このようにして、抵抗Ｒの効果によって、トランジスタＴｒ１に流れるリーク電流の影響を排除して、黒浮きを防止し、黒レベルを大幅に引き下げることができることとなる。すなわち、２つの実線の交点から垂直に延ばした線が横軸と交差する点の電圧Ｖ１が電圧Ｖｔｈよりも低い場合にはトランジスタＴｒ１のリーク電流は、ほとんど抵抗Ｒを流れることとなる。   In this way, the effect of the resistance R eliminates the influence of the leakage current flowing through the transistor Tr1, prevents black floating, and greatly reduces the black level. That is, when the voltage V1 at the point where the line extending vertically from the intersection of the two solid lines intersects the horizontal axis is lower than the voltage Vth, the leakage current of the transistor Tr1 almost flows through the resistor R.

ここで、抵抗Ｒの値について説明する。抵抗Ｒの値は、画像表示装置の階調表現のための電流値を考慮して、ＦＥＡの特性に応じて決定されなければならない。すなわち、抵抗Ｒの値が大きすぎる場合には、リーク電流の影響を排除する効果が薄いものとなる。例えば、ＴＦＴ部にリーク電流の値が大きなトランジスタをトランジスタＴｒ１として採用する場合には、これに応じて、抵抗Ｒの値を小さいものとしなければ、黒浮きを十分に抑圧することができないものとなる。一方、抵抗Ｒの値を小さなものとすれば、黒浮きの発生は、完全に抑制できるものの、抵抗Ｒにおける電力損失が増加することとなる。   Here, the value of the resistor R will be described. The value of the resistance R must be determined according to the characteristics of the FEA in consideration of the current value for gradation expression of the image display device. That is, when the value of the resistance R is too large, the effect of eliminating the influence of the leakage current is small. For example, when a transistor having a large leakage current value is used as the transistor Tr1 in the TFT portion, the black float cannot be sufficiently suppressed unless the resistance R value is reduced accordingly. Become. On the other hand, if the value of the resistance R is small, the occurrence of black floating can be completely suppressed, but the power loss in the resistance R increases.

最も望ましい、抵抗Ｒの定め方は、制御可能な範囲のゲート１１の電圧Ｖｇの値に対する最小のドレイン電流であるリーク電流が、カソード電極１５に流れたときに、ＦＥＡ部のカソード電極１５とゲート電極１３との間の電圧Ｖ１が電圧Ｖｔｈとなるように抵抗Ｒの値を定めることである。このように、抵抗Ｒの値を定める場合には、電圧Ｖｇを制御して、放射電流の値を略零とする制御が可能となり、黒浮きの発生を防止するとともに、表示画面内すべてにわたって均一な輝度を得ることができる。 The most preferable method for determining the resistance R is that when a leak current, which is the minimum drain current with respect to the voltage Vg value of the gate 11 in a controllable range, flows to the cathode electrode 15 , the cathode electrode 15 and the gate of the FEA section The value of the resistance R is determined so that the voltage V1 between the electrodes 13 becomes the voltage Vth. As described above, when the value of the resistance R is determined, it is possible to control the voltage Vg so that the value of the radiated current becomes substantially zero, thereby preventing the occurrence of black floating and uniform over the entire display screen. Brightness can be obtained.

また別の好適なる抵抗Ｒの定め方は、エミッタ１６から放射される予め定める最大放射電流の値（白レベルに対応する放射電流）と、エミッタ１６から放射される最小放射電流（黒レベルに対応する放射電流）の値と、の比率が所望の値となるように設定されるものとしても良い。ここで、最小放射電流の値は、カソード電流制御用電力端子であるトランジスタＴｒ１のドレイン８を通過する最小電流であるリーク電流から抵抗Ｒによって分流される電流を差し引いた電流である。すなわち、白レベルと黒レベルとの輝度の比率を何段階に設定するか（分解能）に応じて、抵抗Ｒの値を定めるのである。例えば、分解能を２５６ステップに選択し、最大放射電流の相対的な大きさが２５６である場合について説明する。この場合には、所望の比率は２５６対１であり、最小放射電流の相対的な大きさは１でなければならない。ここで、図６の等価回路から明らかなように、最大放射電流の大きさは、抵抗Ｒの値にはほとんど依存しないが、最小放射電流の値は抵抗Ｒの値によって大きく制御できるものである。つまり、最大放射電流の大きさを最初に定め、リーク電流に対応する最小放射電流の相対的な大きさが１程度となるように抵抗Ｒの値を調整するのである。このようにして、抵抗Ｒの値を定めることによって、リーク電流によって、最小放射電流の相対的な大きさが１以上である過大な放射電流が流れることもなく、また、ゲート１１の電圧Ｖｇの値に応じて、相対的な放射電流の大きさが２とか３とかであるべき場合に、放射電流が流れないという事態の発生を防止できることとなる。このようにして、抵抗Ｒの値を調整して、分解能に応じて最適なる最小放射電流の大きさを適宜定め、表示画面内すべてにわたって均一な輝度を得ることができる。   Another preferred method for determining the resistance R is to determine a predetermined maximum radiation current value radiated from the emitter 16 (a radiation current corresponding to the white level) and a minimum radiation current radiated from the emitter 16 (corresponding to the black level). It is also possible to set the ratio of the radiated current) to a desired value. Here, the value of the minimum radiation current is a current obtained by subtracting the current shunted by the resistor R from the leak current that is the minimum current passing through the drain 8 of the transistor Tr1 that is the cathode current control power terminal. That is, the value of the resistance R is determined according to how many steps the luminance ratio of the white level to the black level is set (resolution). For example, a case where the resolution is selected in 256 steps and the relative magnitude of the maximum radiation current is 256 will be described. In this case, the desired ratio should be 256 to 1 and the relative magnitude of the minimum radiated current should be 1. Here, as apparent from the equivalent circuit of FIG. 6, the magnitude of the maximum radiation current hardly depends on the value of the resistance R, but the value of the minimum radiation current can be largely controlled by the value of the resistance R. . That is, the magnitude of the maximum radiation current is determined first, and the value of the resistance R is adjusted so that the relative magnitude of the minimum radiation current corresponding to the leakage current is about 1. In this way, by determining the value of the resistance R, an excessive radiation current whose relative magnitude of the minimum radiation current is 1 or more does not flow due to the leakage current, and the voltage Vg of the gate 11 does not flow. Depending on the value, when the relative radiation current should be 2 or 3, the occurrence of a situation in which the radiation current does not flow can be prevented. In this manner, the value of the resistance R is adjusted to appropriately determine the optimum minimum emission current according to the resolution, and uniform luminance can be obtained over the entire display screen.

この抵抗Ｒの値の具体的な一例は、電圧Ｖｔｈの値が３０Ｖ程度、輝度レベル１が４ｎＡ程度の場合においては、挿入する抵抗Ｒの値は１０ＧΩ（ギガ・オーム）程度となる。   As a specific example of the value of the resistor R, when the value of the voltage Vth is about 30 V and the luminance level 1 is about 4 nA, the value of the inserted resistor R is about 10 GΩ (giga ohm).

抵抗Ｒを配置する位置は、必ずしも、図１の等価回路に示すように、エミッタ１６とゲート電極１３の近傍に限るものではなく、また、各々のエミッタ毎に抵抗Ｒを配置しなければならないものでもない。カソード電極１５とゲート電極１３との間の一箇所以上に抵抗Ｒを配置するものであっても良く、抵抗Ｒの位置に特に制限があるものではない。例えば、図９に抵抗層として示す位置、または図１０に抵抗層として示す位置に抵抗部として抵抗Ｒを配するものであっても良く、ＭＯＳＦＥＴやＴＦＴのような半導体素子を形成して、このような半導体素子の有する高抵抗特性を抵抗Ｒとして利用するものであっても良い。図９、図１０の各部の構成については、上述の説明における各部と同一の符号を付して、その説明を省略する。図９、図１０においては、トランジスタＴｒ１は、金属酸化膜電界効果素子（ＭＯＳＦＥＴ）として形成されているが、バイポーラプロセスで形成するものであっても良い。   The position where the resistor R is disposed is not necessarily limited to the vicinity of the emitter 16 and the gate electrode 13 as shown in the equivalent circuit of FIG. 1, and the resistor R must be disposed for each emitter. not. The resistor R may be disposed at one or more places between the cathode electrode 15 and the gate electrode 13, and the position of the resistor R is not particularly limited. For example, a resistor R may be arranged as a resistance portion at a position shown as a resistance layer in FIG. 9 or a position shown as a resistance layer in FIG. 10, and a semiconductor element such as a MOSFET or TFT is formed, and this The high resistance characteristic of such a semiconductor element may be used as the resistance R. 9 and 10 are denoted by the same reference numerals as those in the above description, and the description thereof is omitted. 9 and 10, the transistor Tr1 is formed as a metal oxide field effect element (MOSFET), but may be formed by a bipolar process.

次に、このような薄膜トランジスタ付き電界放出素子の製造工程を順に説明する。はじめの工程でまず、トランジスタを形成する。使用する基板は、シリコン基板上３００ｎｍ（ナノ・メータ）の熱酸化膜を形成したものにＬＰＣＶＤでポリシリコンを成膜したものを使用した。チャンネル部分を形成するポリシリコンの厚さは４０ｎｍである。ゲート絶縁膜はテトラエトキシシラン（ＴＥＯＳ）ガスを用いプラズマ援用化学的気相合成法（ＰＥ−ＣＶＤ）により形成し、厚さは１００ｎｍとした。ゲート電極には電子ビーム蒸着により形成したＮｂ薄膜（膜厚２００ｎｍ）を用い、チャンネル幅は２０μｍ（マイクロ・メータ）、長さは５０μｍとした。なお、基板は、本実施形態におけるシリコン基板（シリコンウエハ）で代表される半導体性材料に限らず、絶縁性材料、導電性材料を絶縁性材料でコートしたような材料を用いるものであっても良いものである。   Next, the manufacturing process of such a field emission device with a thin film transistor will be described in order. In the first step, first, a transistor is formed. As the substrate to be used, a silicon substrate formed with a 300 nm (nanometer) thermal oxide film and a polysilicon film formed by LPCVD was used. The thickness of the polysilicon forming the channel portion is 40 nm. The gate insulating film was formed by plasma-assisted chemical vapor deposition (PE-CVD) using tetraethoxysilane (TEOS) gas and had a thickness of 100 nm. The gate electrode was an Nb thin film (film thickness 200 nm) formed by electron beam evaporation, the channel width was 20 μm (micrometer), and the length was 50 μm. The substrate is not limited to the semiconductor material typified by the silicon substrate (silicon wafer) in the present embodiment, and an insulating material or a material obtained by coating a conductive material with an insulating material may be used. It ’s good.

ゲート電極形成の後、イオン注入を行いソースドレイン領域に不純物を導入する。イオン注入の後、活性化アニールを６２０℃で２４時間、真空中で行う。その後、トランジスタ層とＦＥＡ層とを分離するための層間絶縁膜を、ＴＥＯＳガスを用いたプラズマＣＶＤ法で形成し、その上にエミッタに給電するためのカソードラインを形成する。カソードラインは導電材料であれば材質は選ばないが、ＳｉＯ2との密着性や、その上に形成するエミッタとの親和性により、高濃度にドープしたポリシリコンやシリサイドなどが望ましい。 After forming the gate electrode, ions are implanted to introduce impurities into the source / drain region. After ion implantation, activation annealing is performed in vacuum at 620 ° C. for 24 hours. Thereafter, an interlayer insulating film for separating the transistor layer and the FEA layer is formed by a plasma CVD method using TEOS gas, and a cathode line for supplying power to the emitter is formed thereon. Any material can be used for the cathode line as long as it is a conductive material, but highly doped polysilicon, silicide, or the like is desirable depending on the adhesion with SiO 2 and the affinity with the emitter formed thereon.

その上にエミッタ形状を形成するためのアモルファスシリコンをスパッタにより蒸着した。エミッタ形状は、１μｍの円形のＳｉＯ2ドットをマスクとして、ＲＩＥにより概形を形成し、アルゴンミリングによる先鋭化を用いて作製した。その後、絶縁膜（ＳｉＯ2）、ゲート電極（Ｎｂ）を成膜し、低粘度のフォトレジストを用いたエッチバックプロセスにより、ゲート開口を行った。 Amorphous silicon for forming an emitter shape was deposited thereon by sputtering. The emitter shape was prepared by forming a rough shape by RIE using a 1 μm circular SiO 2 dot as a mask and sharpening by argon milling. Thereafter, an insulating film (SiO 2 ) and a gate electrode (Nb) were formed, and a gate opening was made by an etch back process using a low-viscosity photoresist.

その後、コンタクトホールエッチング、アルミ配線を形成し、抵抗層を形成する。抵抗層は、高抵抗であることを必要とするため、ノンドープ（ドーピングがされない状態）のアモルファスシリコン、ポリシリコン又はシリコンカーバイドなどが望ましい。最後に、緩衝フッ酸（ＢＨＦ）によるエミッタの開口を行ってデバイスとして完成する。図１１に図によって製造の過程を示す。   Thereafter, contact hole etching and aluminum wiring are formed, and a resistance layer is formed. Since the resistance layer needs to have high resistance, non-doped (undoped) amorphous silicon, polysilicon, silicon carbide, or the like is desirable. Finally, the emitter is opened with buffered hydrofluoric acid (BHF) to complete the device. FIG. 11 is a diagram illustrating the manufacturing process.

なお、以上、シリコンをエミッタとする場合について説明したが、スピント型エミッタを用いるものであっても良い。また、エミッタはカーボンナノチューブを用いるものであっても良い。また、電極材料などは、Ｎｂを例に挙げたが、電極材料はＮｂに限られるものではない。   Although the case where silicon is used as the emitter has been described above, a Spindt-type emitter may be used. The emitter may be one using carbon nanotubes. Further, the electrode material and the like are exemplified by Nb, but the electrode material is not limited to Nb.

一般的な薄膜トランジスタ付き電界放出素子の等価回路を示す図である。It is a figure which shows the equivalent circuit of the common field emission element with a thin-film transistor. 一般的なトランジスタの特性を示す図である。It is a figure which shows the characteristic of a general transistor. 一般的な電界放出素子の特性を示す図である。It is a figure which shows the characteristic of a general field emission element. 一般的な電界放出素子の特性を示す図である。It is a figure which shows the characteristic of a general field emission element. 一般的な薄膜トランジスタ付き電界放出素子の動作特性を示す図である。It is a figure which shows the operating characteristic of a common field emission element with a thin-film transistor. 実施形態の薄膜トランジスタ付き電界放出素子の等価回路を示す図である。It is a figure which shows the equivalent circuit of the field emission element with a thin-film transistor of embodiment. 実施形態の薄膜トランジスタ付き電界放出素子の動作特性を示す図である。It is a figure which shows the operating characteristic of the field emission element with a thin-film transistor of embodiment. 実施形態の薄膜トランジスタ付き電界放出素子の別の動作特性を示す図である。It is a figure which shows another operating characteristic of the field emission element with a thin-film transistor of embodiment. 実施形態の薄膜トランジスタ付き電界放出素子の構造の一部を示す図である。It is a figure which shows a part of structure of the field emission element with a thin-film transistor of embodiment. 実施形態の薄膜トランジスタ付き電界放出素子の別の構造の一部を示す図である。It is a figure which shows a part of another structure of the field emission element with a thin-film transistor of embodiment. 実施形態の薄膜トランジスタ付き電界放出素子の製造工程を示す図である。It is a figure which shows the manufacturing process of the field emission element with a thin-film transistor of embodiment. 背景技術の薄膜トランジスタ付き電界放出素子の構造の一部を示す図である。It is a figure which shows a part of structure of the field emission element with a thin-film transistor of background art. 背景技術の薄膜トランジスタ部と電界放射陰極列部との一部を示す図である。It is a figure which shows a part of thin film transistor part and field emission cathode row | line | column part of background art.

符号の説明Explanation of symbols

７ ソース、８ ドレイン、１３ ゲート電極、１５ カソード電極、１６ エミッタ、Ｒ 抵抗、Ｔｒ１ トランジスタ 7 source, 8 drain, 13 gate electrode, 15 cathode electrode, 16 emitter, R resistance, Tr1 transistor

Claims (3)

絶縁性材料又は半導体性材料からなる基板部と、
前記基板部上に形成され、電子放出部であるエミッタが接続されるカソード電極と、
前記エミッタに近接して設けられるゲート電極と、
前記基板部に形成され、前記カソード電極に接続されるカソード電流制御用電力端子および該カソード電流制御用電力端子を通過する電流量を制御するカソード電流制御端子を有するカソード電極電流制御用素子と、を備える電界放出素子において、
前記ゲート電極と前記カソード電極とを接続する抵抗部が前記基板部に形成され、前記抵抗部の抵抗値は、前記カソード電流制御用電力端子を通過する最小電流であるリーク電流によって前記エミッタからの電子放出が生じないように設定されることを特徴とする電界放出素子。 A substrate portion made of an insulating material or a semiconductor material;
A cathode electrode formed on the substrate portion and connected to an emitter as an electron emission portion;
A gate electrode provided close to the emitter;
Is formed on the substrate portion, and the cathode electrode current control device having a cathode current control terminal for controlling the amount of current passing through the cathode current control power terminal and the cathode current control power terminal connected to the cathode electrode, In a field emission device comprising:
Resistance portion for connecting the cathode electrode and the gate electrode is formed on the substrate portion, the resistance value of the resistor unit, from said emitter leakage currents is the minimum current passing through the cathode current control power terminal A field emission device, wherein the field emission device is set so that electron emission does not occur. 前記カソード電極電流制御用素子は、金属酸化膜電界効果素子（ＭＯＳＦＥＴ）であることを特徴とする請求項１に記載の電界放出素子。   The field emission device according to claim 1, wherein the cathode electrode current control device is a metal oxide film field effect device (MOSFET). 前記抵抗部は、半導体で形成されていることを特徴とする請求項１に記載の電界放出素子。   The field emission device according to claim 1, wherein the resistance portion is formed of a semiconductor.
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