JP4945931B2 - Insulated gate bipolar transistor and manufacturing method thereof - Google Patents
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Description
本発明は、トレンチゲート型の絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと呼ぶ）およびその製造方法に関するものである。 The present invention relates to a trench gate type insulated gate bipolar transistor (hereinafter referred to as IGBT) and a method of manufacturing the same.
従来、トレンチゲート型のＩＧＢＴの１つとして、以下に説明するように、ＩＧＢＴ素子として機能するセル領域を連続して複数配置した構造に対して、複数の連続したセル領域から周期的にセル領域を間引いた、いわゆる間引き構造のものがある（例えば、特許文献１、２参照）。 Conventionally, as one of the trench gate type IGBTs, as described below, a cell region that is periodically arranged from a plurality of continuous cell regions to a structure in which a plurality of cell regions that function as IGBT elements are continuously arranged There is a so-called thinning-out structure (see Patent Documents 1 and 2, for example).
図１９に、いわゆる間引き構造のＩＧＢＴの断面図を示す。この断面図は、トレンチ５を横切るように切断したときの断面図であり、図中の左側半分もしくは右側半分の構造が単位構造である。また、図中の左側半分と右側半分とは左右対称の構造となっている。 FIG. 19 shows a cross-sectional view of a so-called thinned-out IGBT. This cross-sectional view is a cross-sectional view when cut across the trench 5, and the structure of the left half or the right half in the figure is a unit structure. Further, the left half and the right half in the figure have a symmetrical structure.
このＩＧＢＴは、Ｐ+型層１と、Ｐ+型層１の表面上に配置されたＮ-型ドリフト層２と、Ｎ-型ドリフト層２の表面上に配置されたＰ型ベース領域３と、Ｐ型ベース領域３の内部表面側に位置するＮ+型エミッタ領域４と、Ｐ型ベース領域３の表面から、Ｎ+型エミッタ領域４およびＰ型ベース領域３を貫通して、Ｎ-型ドリフト層２に到達する深さのトレンチ５と、トレンチ５の内壁上に形成されたゲート絶縁膜６と、トレンチ５の内部であって、ゲート絶縁膜６上に形成されたゲート電極７と、Ｐ型ベース領域３の表面上に配置され、Ｐ型ベース領域３の一部およびＮ+型エミッタ領域４と電気的に接続されたエミッタ電極８と、Ｐ+型層１の裏面に接して配置され、Ｐ+型層１と電気的に接続されたコレクタ電極９とを備えている。 This IGBT includes a P + type layer 1, an N − type drift layer 2 disposed on the surface of the P + type layer 1, and a P type base region 3 disposed on the surface of the N − type drift layer 2. , the N + -type emitter region 4 located on the inner surface side of the P-type base region 3, from the surface of the P-type base region 3, through the N + -type emitter region 4 and the P-type base region 3, N - -type A trench 5 having a depth reaching the drift layer 2, a gate insulating film 6 formed on the inner wall of the trench 5, a gate electrode 7 formed on the gate insulating film 6 inside the trench 5, Arranged on the surface of the P-type base region 3, an emitter electrode 8 electrically connected to a part of the P-type base region 3 and the N + -type emitter region 4, and a back surface of the P + -type layer 1. And a collector electrode 9 electrically connected to the P + type layer 1.
このＩＧＢＴでは、図中の左右片側半分に示すように、Ｐ型ベース領域３は、トレンチ５によって電気的に２つの領域３ａ、３ｂに分断されており、この２つの領域３ａ、３ｂのうちの一方の領域３ａのみに、Ｎ+型エミッタ領域４とＰ型ボディ領域１０とが形成されている。この一方の領域３ａは、Ｐ型ボディ領域１０を介して、エミッタ電極８と電気的に接続されている。また、Ｎ+型エミッタ領域４は、一方の領域３ａのうち、トレンチ５の近傍の領域に部分的に配置されており、一方の領域３ａのトレンチ５に接する部分にチャネルが形成される。このようにＩＧＢＴ素子が形成される一方の領域３ａが、上記したセル領域である。 In this IGBT, as shown in the left and right half of the figure, the P-type base region 3 is electrically divided into two regions 3a and 3b by a trench 5, and of the two regions 3a and 3b, N + -type emitter region 4 and P-type body region 10 are formed only in one region 3a. This one region 3 a is electrically connected to the emitter electrode 8 through the P-type body region 10. Further, the N + -type emitter region 4 is partially disposed in a region in the vicinity of the trench 5 in the one region 3a, and a channel is formed in a portion in contact with the trench 5 in the one region 3a. The one region 3a where the IGBT element is formed in this way is the above-described cell region.
上記した２つの領域３ａ、３ｂのうちの他方の領域３ｂは、絶縁膜１１等により、エミッタ電極８や他の電極と電気的に絶縁されており、電気的にフローティングの状態となっている。この他方の領域３ｂが、複数の連続したセル領域からセル領域を間引いた領域である。 The other region 3b of the two regions 3a and 3b is electrically insulated from the emitter electrode 8 and other electrodes by the insulating film 11 and the like, and is in an electrically floating state. The other region 3b is a region obtained by thinning a cell region from a plurality of continuous cell regions.
また、ゲート絶縁膜６は、通常、トレンチ５の内壁全体に対して同時に形成されるため、トレンチ５を構成するトレンチ側壁５ａ、５ｂのうちの一方の領域３ａ側に位置するトレンチ側壁５ａ上のゲート絶縁膜６ａと、他方の領域３ｂ側に位置するトレンチ側壁５ｂ上のゲート絶縁膜６ｂとは、厚さが同じであった。
上記したいわゆる間引き構造のＩＧＢＴでは、初期故障期および偶発故障期に発生するゲート電極７とフローティングである他方の領域３ｂとの間の絶縁不良を抑制したいという要望がある。 In the so-called thinning-out IGBT, there is a demand for suppressing an insulation failure between the gate electrode 7 and the other region 3b that is floating, which occurs in the initial failure period and the accidental failure period.
また、ＩＧＢＴのオン時におけるエネルギー損失を低減するため、ゲート入力容量を減らしたいという要望がある。 There is also a desire to reduce the gate input capacitance in order to reduce energy loss when the IGBT is on.
本発明は、上記点に鑑み、いわゆる間引き構造のＩＧＢＴにおいて、ゲート電極７と他方の領域３ｂとの間の絶縁不良を従来のＩＧＢＴよりも抑制でき、かつ、ゲート入力容量を従来のＩＧＢＴよりも減少させることができるＩＧＢＴおよびその製造方法を提供することを目的とする。 In view of the above points, the present invention can suppress the insulation failure between the gate electrode 7 and the other region 3b in the so-called thinned-out IGBT as compared with the conventional IGBT, and the gate input capacitance is higher than that in the conventional IGBT. An object of the present invention is to provide an IGBT that can be reduced and a method for manufacturing the IGBT.
上記目的を達成するため、請求項１に記載の発明では、トレンチ（５）は、一方の領域（３ａ）側の第１トレンチ側壁（５ａ）と、第１トレンチ側壁（５ａ）に対向して配置された他方の領域（ｂ）側の第２トレンチ側壁（５ｂ）とを有し、
第１トレンチ側壁（５ａ）と第３半導体層（３）の表面（２０ａ）とのなす角度が垂直であり、
第２トレンチ側壁（５ｂ）の全部と第３半導体層（３）の表面（２０ａ）とのなす角度が、トレンチ（５）の上部から底部に向かうにつれて、対向する第１トレンチ側壁（５ａ）との間隔が減少する角度であり、もしくは、第２トレンチ側壁（５ｂ）の一部（５ｄ、５ｅ）と第３半導体層（３）の表面（２０ａ）とのなす角度が、トレンチ（５）の上部から底部に向かうにつれて、対向する第１トレンチ側壁（５ａ）との間隔が減少する角度であるとともに、第２トレンチ側壁（５ｂ）の残部（５ｅ、５ｄ）と第３半導体層（３）の表面（２０ａ）とのなす角度が垂直であり、
絶縁膜（６）は、第２トレンチ側壁（５ｂ）の全部に位置する部分（６ｂ）が、第１トレンチ側壁（５ａ）に位置する部分（６ａ）よりも厚くなっており、もしくは、第２トレンチ側壁（５ｂ）の一部（５ｄ、５ｅ）に位置する部分（６ｄ、６ｅ）が第１トレンチ側壁（５ａ）に位置する部分（６ａ）よりも厚くなっているとともに、第２トレンチ側壁（５ｂ）の残部（５ｅ、５ｄ）に位置する部分（６ｅ、６ｄ）が第１トレンチ側壁（５ａ）に位置する部分（６ａ）と同じ厚さであることを特徴としている。
In order to achieve the above object, according to the first aspect of the present invention, the trench (5) has a first trench side wall (5a) on one region (3a) side and a first trench side wall (5a). A second trench side wall (5b) on the other region (b) side disposed,
The angle formed between the first trench sidewall (5a) and the surface (20a) of the third semiconductor layer (3) is vertical,
As the angle formed between the entire second trench sidewall (5b) and the surface (20a) of the third semiconductor layer (3) is directed from the top to the bottom of the trench (5), the opposing first trench sidewall (5a) angular der the interval is reduced is, or, second portion of the trench sidewall (5b) (5d, 5e) is the angle between the surface (20a) of the third semiconductor layer (3), the trench (5) The distance from the opposing first trench sidewall (5a) decreases toward the bottom from the top to the bottom, and the remaining portions (5e, 5d) of the second trench sidewall (5b) and the third semiconductor layer (3) The angle formed with the surface (20a) is vertical,
Insulating film (6) is a portion located all of the second trench side wall (5b) (6b) is, and thicker than the portion located in the first trench side wall (5a) (6a), or second The portion (6d, 6e) located in a part (5d, 5e) of the trench sidewall (5b) is thicker than the portion (6a) located in the first trench sidewall (5a), and the second trench sidewall ( The part (6e, 6d) located in the remaining part (5e, 5d) of 5b) has the same thickness as the part (6a) located in the first trench sidewall (5a) .
従来では、上記したように、他方の領域側のトレンチ側壁上に位置する絶縁膜を、一方の領域側のトレンチ側壁に位置する絶縁膜と同じ薄膜で構成していた。このため、ゲート電極と他方の領域との間の絶縁不良が発生しやすかった。 Conventionally, as described above, the insulating film located on the trench side wall on the other region side is composed of the same thin film as the insulating film located on the trench side wall on the one region side. For this reason, insulation failure between the gate electrode and the other region is likely to occur.
これに対して、本発明では、他方の領域側のトレンチ側壁に位置する絶縁膜を、一方の領域側のトレンチ側壁に位置する絶縁膜よりも厚くしているので、上記絶縁不良の発生を従来のＩＧＢＴよりも抑制することができる。 On the other hand, in the present invention, since the insulating film located on the trench side wall on the other region side is thicker than the insulating film located on the trench side wall on the one region side, the occurrence of the above-mentioned insulation failure is conventionally caused. This can be suppressed more than the IGBT.
また、ゲート入力容量と絶縁膜の厚みとの関係において、容量は厚みに反比例することから、本発明によれば、従来のＩＧＢＴよりもゲート入力容量を減少させることができる。 Further, since the capacitance is inversely proportional to the thickness in the relationship between the gate input capacitance and the thickness of the insulating film, according to the present invention, the gate input capacitance can be reduced as compared with the conventional IGBT.
また、請求項２に記載の発明では、表面（２０ａ）および裏面を有する半導体基板（２０）を用意する工程と、半導体基板（２０）の表面側に、一方の領域（３ａ）側の第１トレンチ側壁（５ａ）と、第１トレンチ側壁（５ａ）に対向して配置された他方の領域（３ｂ）側の第２トレンチ側壁（５ｂ）とを有するトレンチ（５）を形成する工程と、トレンチ（５）の内壁上に、第１トレンチ側壁（５ａ）に位置する部分（６ａ）よりも第２トレンチ側壁（５ｂ）に位置する部分（６ｂ）の方が厚くなるように、絶縁膜（６）を形成する工程と、トレンチ（５）の内部であって、絶縁膜（６）上にゲート電極（７）を形成する工程とを有し、
トレンチ（５）を形成する工程では、第１トレンチ側壁（５ａ）と半導体基板（２０）の表面（２０ａ）とのなす角度が垂直であり、第２トレンチ側壁（５ｂ）の全部と半導体基板（２０）の表面（２０ａ）とのなす角度が、トレンチ（５）の上部から底部に向かうにつれて、対向する第１トレンチ側壁（５ａ）との間隔が減少する角度であるトレンチ（５）を形成し、もしくは、第２トレンチ側壁（５ｂ）の一部（５ｄ、５ｅ）と半導体基板（２０）の表面（２０ａ）とのなす角度が、トレンチ（５）の上部から底部に向かうにつれて、対向する第１トレンチ側壁（５ａ）との間隔が減少する角度であるとともに、第２トレンチ側壁（５ｂ）の残部（５ｅ、５ｄ）と半導体基板（２０）の表面（２０ａ）とのなす角度が垂直であるトレンチ（５）を形成し、
絶縁膜（６）を形成する工程では、第２トレンチ側壁（５ｂ）の全部に位置する部分（６ｂ）が第１トレンチ側壁（５ａ）に位置する部分（６ａ）よりも厚くなるように、もしくは、第２トレンチ側壁（５ｂ）の一部（５ｄ、５ｅ）に位置する部分（６ｄ、６ｅ）が第１トレンチ側壁（５ａ）に位置する部分（６ａ）よりも厚くなるとともに、第２トレンチ側壁（５ｂ）の残部（５ｅ、５ｄ）に位置する部分（６ｅ、６ｄ）が第１トレンチ側壁（５ａ）に位置する部分（６ａ）と同じ厚さとなるように、絶縁膜（６）を形成することを特徴としている。
According to the second aspect of the present invention, the step of preparing the semiconductor substrate (20) having the front surface (20a) and the back surface, and the first of the region (3a) side on the front surface side of the semiconductor substrate (20) are provided. Forming a trench (5) having a trench sidewall (5a) and a second trench sidewall (5b) on the other region (3b) side facing the first trench sidewall (5a); On the inner wall of (5), the insulating film (6b) is formed so that the portion (6b) located on the second trench sidewall (5b) is thicker than the portion (6a) located on the first trench sidewall (5a). ) And a step of forming a gate electrode (7) inside the trench (5) on the insulating film (6),
In the step of forming the trench (5), the angle formed between the first trench sidewall (5a) and the surface (20a) of the semiconductor substrate (20) is vertical, and the entire second trench sidewall (5b) and the semiconductor substrate ( the angle between the surface (20a) of the 20), toward the bottom from the top of the trench (5), the distance between the first trench side wall (5a) forms a trench (5) is an angle that decreases opposed Alternatively, as the angle formed between the part (5d, 5e) of the second trench sidewall (5b) and the surface (20a) of the semiconductor substrate (20) increases from the top to the bottom of the trench (5), The angle between the first trench sidewall (5a) decreases and the angle between the remaining portion (5e, 5d) of the second trench sidewall (5b) and the surface (20a) of the semiconductor substrate (20) is vertical. Trench 5) is formed,
In the step of forming the insulating film (6), the portion (6b) located on the entire second trench sidewall (5b) is thicker than the portion (6a) located on the first trench sidewall (5a), or The portion (6d, 6e) located in a part (5d, 5e) of the second trench sidewall (5b) is thicker than the portion (6a) located in the first trench sidewall (5a), and the second trench sidewall The insulating film (6) is formed so that the part (6e, 6d) located in the remaining part (5e, 5d) of (5b) has the same thickness as the part (6a) located in the first trench sidewall (5a). It is characterized by that.
本発明の製造方法において、下記に示す半導体基板を用意し、第１トレンチ側壁を、請求項１に記載のＩＧＢＴにおける一方の領域の形成予定領域で構成し、第２トレンチ側壁を、他方の領域の形成予定領域で構成し、第１電極、第２電極を形成することで、請求項１に記載のＩＧＢＴを製造することができる。 In the manufacturing method of the present invention, the semiconductor substrate shown below is prepared, the first trench sidewall is formed by a region where one region of the IGBT according to claim 1 is to be formed, and the second trench sidewall is formed in the other region. The IGBT according to claim 1 can be manufactured by forming the first electrode and the second electrode.
なお、半導体基板としては、少なくとも第２半導体層（請求項１参照）を有する半導体基板を用意すればよく、例えば、第１〜第４半導体層を有する半導体基板を用意したり、第２〜第４半導体層を有する半導体基板を用意したり、第１、第２半導体層を有する半導体基板を用意したり、第２半導体層のみを有する半導体基板を用意したりすることができる。 As the semiconductor substrate, a semiconductor substrate having at least a second semiconductor layer (see claim 1) may be prepared. For example, a semiconductor substrate having first to fourth semiconductor layers may be prepared, or second to second semiconductor layers may be prepared. It is possible to prepare a semiconductor substrate having four semiconductor layers, to prepare a semiconductor substrate having first and second semiconductor layers, or to prepare a semiconductor substrate having only the second semiconductor layer.
また、第３半導体層、第４半導体層を有しない半導体基板を用意した場合では、半導体基板に第３半導体層、第４半導体層を形成する工程を実行する必要があるが、第３半導体層および第４半導体層を形成する工程と、トレンチを形成する工程とについては、どちらを先に行うこともできる。 In addition, when a semiconductor substrate having no third semiconductor layer and no fourth semiconductor layer is prepared, it is necessary to perform a step of forming the third semiconductor layer and the fourth semiconductor layer on the semiconductor substrate. The step of forming the fourth semiconductor layer and the step of forming the trench can be performed first.
請求項１、２に記載の発明によれば、第２トレンチ側壁をこのような形状とすることで、例えば、トレンチの内壁のうちの第２トレンチ側壁以外をマスク材で覆ったり、結晶面方位を第１トレンチ側壁と異ならせたり、第２トレンチ側壁を構成する部分の不純物濃度をイオン注入により他の領域よりも高くしたりすることができる。 According to the first and second aspects of the invention, by forming the second trench side wall in such a shape, for example, the inner wall of the trench other than the second trench side wall is covered with the mask material, or the crystal plane orientation Can be different from the first trench sidewall, or the impurity concentration of the portion constituting the second trench sidewall can be made higher than that of the other regions by ion implantation.
このため、請求項１、２に記載の発明によれば、容易に、第１トレンチ側壁に位置する部分よりも第２トレンチ側壁に位置する部分の方が厚くなるように、絶縁膜を形成することができる。
Therefore , according to the first and second aspects of the present invention, the insulating film is easily formed so that the portion located on the second trench sidewall is thicker than the portion located on the first trench sidewall. be able to.
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。 In addition, the code | symbol in the bracket | parenthesis of each said means is an example which shows a corresponding relationship with the specific means as described in embodiment mentioned later.
（第１実施形態）
図１に、本発明の第１実施形態におけるＩＧＢＴの断面図を示す。図１は、図１９中の一点鎖線で囲まれた領域Ａの拡大図であり、図１では、便宜上、一方の領域３ａ中のＮ+型エミッタ領域４、Ｐ型ボディ領域１０を省略している。なお、図２〜図１８も同様である。
(First embodiment)
FIG. 1 shows a cross-sectional view of an IGBT according to the first embodiment of the present invention. FIG. 1 is an enlarged view of a region A surrounded by a one-dot chain line in FIG. 19. In FIG. 1, for convenience, the N + -type emitter region 4 and the P-type body region 10 in one region 3a are omitted. Yes. The same applies to FIGS.
本実施形態のＩＧＢＴは、図１９に示すＩＧＢＴに対して、トレンチ５の形状およびゲート絶縁膜６の厚さを変更したものである。以下では、図１９に示すＩＧＢＴと異なる点について主に説明し、図１９に示すＩＧＢＴと同様の構成部には、図１中に図１９と同一の符号を付すことで、図１９に示すＩＧＢＴと同様の構成部についての説明は省略する。 The IGBT of the present embodiment is obtained by changing the shape of the trench 5 and the thickness of the gate insulating film 6 with respect to the IGBT shown in FIG. In the following, differences from the IGBT shown in FIG. 19 will be mainly described, and the same components as those in the IGBT shown in FIG. 19 are denoted by the same reference numerals as those in FIG. A description of the same components as in FIG.
なお、本実施形態では、Ｐ+型層１、Ｎ-型ドリフト層２、Ｐ型ベース領域３は、例えば、シリコン（Ｓｉ）により構成されている。また、ゲート絶縁膜６は、シリコン酸化膜により構成され、ゲート電極７は不純物が導入されたＰｏｌｙＳｉにより構成されている。 In the present embodiment, the P + -type layer 1, the N − -type drift layer 2, and the P-type base region 3 are made of, for example, silicon (Si). The gate insulating film 6 is composed of a silicon oxide film, and the gate electrode 7 is composed of PolySi into which impurities are introduced.
また、本実施形態と本発明との対応関係は、以下の通りである。Ｐ型が第１導電型に相当し、Ｎ型が第２導電型に相当する。Ｐ+型層１が第１半導体層に相当し、Ｎ-型ドリフト層２が第２半導体層に相当し、Ｐ型ベース領域３が第３半導体層に相当し、Ｎ+型エミッタ領域４が第４半導体層に相当する。また、ゲート絶縁膜６が絶縁膜に相当し、エミッタ電極８が第１電極に相当し、コレクタ電極９が第２電極に相当する。 The correspondence between the present embodiment and the present invention is as follows. The P type corresponds to the first conductivity type, and the N type corresponds to the second conductivity type. The P + type layer 1 corresponds to the first semiconductor layer, the N − type drift layer 2 corresponds to the second semiconductor layer, the P type base region 3 corresponds to the third semiconductor layer, and the N + type emitter region 4 This corresponds to the fourth semiconductor layer. The gate insulating film 6 corresponds to an insulating film, the emitter electrode 8 corresponds to a first electrode, and the collector electrode 9 corresponds to a second electrode.
トレンチ５は、主に、対向する２つのトレンチ側壁５ａ、５ｂと、トレンチ底部５ｃとによって構成されている。Ｐ型ベース領域３がトレンチ５によって分断された２つの領域３ａ、３ｂのうちの一方の領域３ａ（図中の中央の領域）によって構成されているトレンチ側壁５ａを、以下では、一方の領域側のトレンチ側壁５ａと呼ぶ。この一方の領域側のトレンチ側壁５ａが、本発明の第１トレンチ側壁に相当する。 The trench 5 is mainly composed of two opposing trench sidewalls 5a and 5b and a trench bottom 5c. The trench side wall 5a formed by one region 3a (central region in the figure) of the two regions 3a and 3b in which the P-type base region 3 is divided by the trench 5 is hereinafter referred to as one region side. This is called trench side wall 5a. The trench side wall 5a on the one region side corresponds to the first trench side wall of the present invention.
一方の領域側のトレンチ側壁５ａは、その全部とＰ型ベース領域３の表面２０ａとのなす角度が略垂直である。略垂直とは、垂直のみでなく、垂直となるようにトレンチを形成したときの誤差範囲を含む意味である。 The trench sidewall 5a on one region side is substantially perpendicular to the angle formed by the whole and the surface 20a of the P-type base region 3. “Substantially vertical” means not only vertical but also an error range when the trench is formed to be vertical.
また、２つの領域３ａ、３ｂのうちの他方の領域３ｂ（図中左側および右側の領域）によって構成されているトレンチ側壁５ｂを、以下では、他方の領域側のトレンチ側壁５ｂと呼ぶ。この他方の領域側のトレンチ側壁５ｂが第２トレンチ側壁に相当する。 In addition, the trench side wall 5b formed by the other region 3b (the left and right regions in the drawing) of the two regions 3a and 3b is hereinafter referred to as a trench side wall 5b on the other region side. The trench side wall 5b on the other region side corresponds to the second trench side wall.
他方の領域側のトレンチ側壁５ｂは、その全部とＰ型ベース領域３の表面２０ａとのなす角度が、トレンチ５の上部（図中上側）から下部（図中下側）に向かうにつれて、対向する一方の領域側のトレンチ側壁５ａとの間隔が減少する角度（以下、テーパ角度と呼ぶ）となっている。すなわち、他方の領域側のトレンチ側壁５ｂは、その全部に、一方の領域側のトレンチ側壁５ａに対して、緩いテーパがつけられている。 The trench side wall 5b on the other region side opposes as the angle formed by all of it and the surface 20a of the P-type base region 3 moves from the upper part (upper side in the figure) to the lower part (lower side in the figure) of the trench 5. This is an angle at which the distance from the trench side wall 5a on one region side decreases (hereinafter referred to as a taper angle). That is, the trench side wall 5b on the other region side is tapered gently relative to the trench side wall 5a on the one region side.
このテーパ角度は、後述する製造工程において、一方の領域側のトレンチ側壁５ａ上に形成されたシリコン窒化膜を残し、かつ、他方の領域側のトレンチ側壁５ｂ上に設けられたシリコン窒化膜のみを除去できる角度であれば、任意に設定が可能である。 This taper angle leaves only the silicon nitride film formed on the trench side wall 5b on the other region side while leaving the silicon nitride film formed on the trench side wall 5a on the other region side in the manufacturing process described later. Any angle that can be removed can be set.
ゲート絶縁膜６は、トレンチ５の内壁上、すなわち、一方の領域側のトレンチ側壁５ａ、他方の領域側のトレンチ側壁５ｂ、底面５ｃの表面上に形成されており、他方の領域側のトレンチ側壁５ｂの上に位置する部分６ｂの方が、一方の領域側のトレンチ側壁５ａの上に位置する部分６ａよりも厚くなっている。他方の領域側のトレンチ側壁５ｂの上に位置する部分６ｂは、全部が厚くなっており、その厚さは、下記に説明する効果が得られる範囲で任意に設定される。 The gate insulating film 6 is formed on the inner wall of the trench 5, that is, on the trench sidewall 5a on one region side, the trench sidewall 5b on the other region side, and the surface of the bottom surface 5c, and on the trench sidewall on the other region side. The portion 6b located on 5b is thicker than the portion 6a located on the trench side wall 5a on one region side. The portion 6b located on the trench side wall 5b on the other region side is entirely thick, and the thickness is arbitrarily set within a range in which the effects described below can be obtained.
なお、ゲート絶縁膜６のうち、他方の領域側のトレンチ側壁５ｂに位置する部分６ｂは、本来のゲート絶縁膜として機能しないものである。また、ゲート絶縁膜６のうち、一方の領域側のトレンチ側壁５ａに位置する部分６ａは、チャネル上に位置しており、本来のゲート絶縁膜と機能するものであるため、その機能を果たすような薄さに設定されている。 In addition, the part 6b located in the trench side wall 5b of the other area | region among the gate insulating films 6 does not function as an original gate insulating film. Further, in the gate insulating film 6, the portion 6a located on the trench side wall 5a on one region side is located on the channel and functions as the original gate insulating film, so that the function is achieved. It is set to be thin.
また、図１に示すように、一方の領域３ａの両側に位置するトレンチ５の間隔は、他方の領域３ｂの両側に位置するトレンチ５の間隔よりも狭くなっている。 Further, as shown in FIG. 1, the interval between the trenches 5 located on both sides of the one region 3a is narrower than the interval between the trenches 5 located on both sides of the other region 3b.
次に、このような構造のＩＧＢＴの製造方法について説明する。図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）に製造工程を示す。これらの図は、図１に対応しており、これらの図では、図示の便宜上、Ｎ+型エミッタ領域４、Ｐ型ボディ領域１０を省略している。 Next, a method for manufacturing the IGBT having such a structure will be described. 2A to 2C, FIGS. 3A to 3C, and FIGS. 4A to 4C show the manufacturing process. These drawings correspond to FIG. 1, and for convenience of illustration, the N + -type emitter region 4 and the P-type body region 10 are omitted in these drawings.
まず、表面２０ａと裏面を有する半導体基板２０を用意する工程を行う。この半導体基板２０は、Ｐ+型層１、Ｎ-型ドリフト層２、Ｐ型ベース領域３、Ｎ+型エミッタ領域４が形成されている（図１９参照）。 First, a step of preparing a semiconductor substrate 20 having a front surface 20a and a back surface is performed. In this semiconductor substrate 20, a P + type layer 1, an N − type drift layer 2, a P type base region 3, and an N + type emitter region 4 are formed (see FIG. 19).
続いて、図２（ａ）〜図３（ａ）に示すように、半導体基板２０の表面２０ａ上にトレンチ５を形成するためのマスクを形成する工程を行う。 Subsequently, as shown in FIGS. 2A to 3A, a step of forming a mask for forming the trench 5 on the surface 20a of the semiconductor substrate 20 is performed.
すなわち、図２（ａ）に示すように、半導体基板２０の表面２０ａ上に、マスク材としてのシリコン酸化膜２１を成膜し、シリコン酸化膜２１の表面上に、レジスト２２を成膜し、フォトリソグラフィにより、トレンチ５の形成予定領域上の部分を開口するように、レジスト２２をパターニングする。 That is, as shown in FIG. 2A, a silicon oxide film 21 as a mask material is formed on the surface 20a of the semiconductor substrate 20, and a resist 22 is formed on the surface of the silicon oxide film 21, The resist 22 is patterned by photolithography so as to open a portion on the region where the trench 5 is to be formed.
このとき、一方の領域３ａにおけるトレンチ５の間隔（一方の領域３ａの幅）よりも、他方の領域３ｂにおけるトレンチ５の間隔（他方の領域３ｂの幅）が大きくなるように、トレンチ５を形成するため、レジスト２２は、領域が狭いパターン２２ａと広いパターン２２ｂとが連続している。このため、図２（ｂ）に示すように、レジスト２２が硬化するとき、広いパターン２２ｂの方が、狭いパターンよりも収縮が大きくなる。なお、広いパターン２２ｂは、他方の領域３ｂの形成予定領域上に位置し、狭いパターン２２ａは、一方の領域３ａの形成予定領域上に位置している。 At this time, the trench 5 is formed so that the interval between the trenches 5 in the other region 3b (the width of the other region 3b) is larger than the interval between the trenches 5 in one region 3a (the width of the one region 3a). Therefore, in the resist 22, a pattern 22a having a narrow area and a pattern 22b having a wide area are continuous. For this reason, as shown in FIG. 2B, when the resist 22 is cured, the wide pattern 22b contracts more than the narrow pattern. The wide pattern 22b is positioned on the formation planned area of the other area 3b, and the narrow pattern 22a is positioned on the planned formation area of the one area 3a.
この結果、広いパターンのレジスト２２ｂは、その開口端面２２ｃがテーパ形状（半導体基板２０の表面２０ａとのなす角度がテーパ角度）となる。一方、狭いパターンのレジスト２２ａは、その開口端面２２ｄが半導体基板２０の表面２０ａに対して略垂直となる。 As a result, the resist 22b having a wide pattern has an opening end surface 22c having a tapered shape (the angle formed with the surface 20a of the semiconductor substrate 20 is a taper angle). On the other hand, the opening 22 d of the narrow pattern resist 22 a is substantially perpendicular to the surface 20 a of the semiconductor substrate 20.
そして、図２（ｃ）に示すように、レジスト２２をマスクとしたエッチングにより、シリコン酸化膜２１がパターニングされる。一般に、エッチングされた領域の形状は、マスクの開口形状に応じた形状となる。このため、シリコン酸化膜２１は、Ｐ型ベース領域３のうちのトレンチ５の形成予定領域上に、開口部が形成され、領域が広いパターン２２ｂの下側に位置する開口端面２１ｂはテーパ形状となり、領域が狭いパターン２２ａの下側に位置する開口端面２１ａは半導体基板２０の表面２０ａに略垂直な面となる。その後、図３（ａ）に示すように、レジスト２２が除去される。 Then, as shown in FIG. 2C, the silicon oxide film 21 is patterned by etching using the resist 22 as a mask. In general, the shape of the etched region is a shape corresponding to the opening shape of the mask. Therefore, in the silicon oxide film 21, an opening is formed on the region where the trench 5 is to be formed in the P-type base region 3, and the opening end surface 21b located below the wide pattern 22b has a tapered shape. The open end surface 21a located below the narrow pattern 22a is a surface substantially perpendicular to the surface 20a of the semiconductor substrate 20. Thereafter, as shown in FIG. 3A, the resist 22 is removed.
続いて、図３（ｂ）に示すように、シリコン酸化膜２１をマスクとしたエッチングにより、半導体基板２０の表面ａ側に、主に、互いに対向して配置されたトレンチ側壁５ａ、５ｂと、トレンチ底面５ｃとによって構成されるトレンチ５を形成する。 Subsequently, as shown in FIG. 3B, by etching using the silicon oxide film 21 as a mask, trench sidewalls 5a and 5b disposed mainly facing each other on the surface a side of the semiconductor substrate 20, A trench 5 constituted by the trench bottom 5c is formed.
このとき、トレンチ５を構成するトレンチ側壁５ａ、５ｂは、シリコン酸化膜２１の開口端面２１ａ、２１ｂの形状に応じた形状となる。したがって、一方の領域側のトレンチ側壁５ａは、略垂直な面の開口端面２１ａと同様に、半導体基板２０の表面２０ａとのなす角度は略垂直であり、他方の領域側のトレンチ側壁５ｂは、テーパ形状の開口端面２１ｂと同様に、半導体基板２０の表面２０ａとのなす角度がテーパ角度となる。 At this time, the trench sidewalls 5 a and 5 b constituting the trench 5 have a shape corresponding to the shape of the opening end faces 21 a and 21 b of the silicon oxide film 21. Accordingly, the trench sidewall 5a on one region side is substantially perpendicular to the surface 20a of the semiconductor substrate 20 in the same manner as the opening end surface 21a of the substantially vertical surface, and the trench sidewall 5b on the other region side is Similar to the tapered opening end face 21b, the angle formed with the surface 20a of the semiconductor substrate 20 is the taper angle.
このように、レジストが硬化するときに収縮する性質を積極的に利用して、他方の領域側のトレンチ側壁５ｂを、テーパ形状とすることができる。 Thus, the trench sidewall 5b on the other region side can be tapered by actively utilizing the property of shrinking when the resist is cured.
続いて、図３（ｃ）〜図４（ｃ）に示すように、トレンチ５の内壁上にゲート絶縁膜６を形成する工程を行う。 Subsequently, as shown in FIGS. 3C to 4C, a step of forming a gate insulating film 6 on the inner wall of the trench 5 is performed.
すなわち、図３（ｃ）に示すように、トレンチ５の内壁全体に、均一の厚さであるシリコン酸化膜２３を形成する。このとき、例えば、ＣＶＤ法もしくは熱酸化法により、シリコン酸化膜２３を形成することができる。 That is, as shown in FIG. 3C, a silicon oxide film 23 having a uniform thickness is formed on the entire inner wall of the trench 5. At this time, the silicon oxide film 23 can be formed by, for example, a CVD method or a thermal oxidation method.
なお、このシリコン酸化膜２３のうち、一方の領域側のトレンチ側壁５ａに位置する部分が、図１中における一方の領域側のトレンチ側壁５ａに位置するゲート絶縁膜６ａとなる。したがって、このときでは、シリコン酸化膜２３の膜厚を、図１中における一方の領域側のトレンチ側壁５ａの上に位置するゲート絶縁膜６ａの膜厚に設定する。 A portion of the silicon oxide film 23 located on the trench side wall 5a on one region side becomes a gate insulating film 6a located on the trench side wall 5a on one region side in FIG. Therefore, at this time, the film thickness of the silicon oxide film 23 is set to the film thickness of the gate insulating film 6a located on the trench side wall 5a on one region side in FIG.
続いて、図４（ａ）に示すように、シリコン酸化膜２３の表面全体に、シリコン窒化膜２４を形成する。 Subsequently, as shown in FIG. 4A, a silicon nitride film 24 is formed on the entire surface of the silicon oxide film 23.
続いて、図４（ｂ）に示すように、シリコン窒化膜２４の全面に対して、半導体基板２０の表面２０ａに対して垂直な方向での異方性エッチングを行う。これにより、シリコン窒化膜２４のうち、他方の領域側のトレンチ側壁５ｂ上に位置する部分を除去し、一方の領域側のトレンチ側壁５ａ上に位置する部分２４ａを残す。 Subsequently, as shown in FIG. 4B, anisotropic etching is performed on the entire surface of the silicon nitride film 24 in a direction perpendicular to the surface 20 a of the semiconductor substrate 20. Thereby, a portion of the silicon nitride film 24 located on the trench sidewall 5b on the other region side is removed, and a portion 24a located on the trench sidewall 5a on the one region side is left.
このエッチングでは、一方の領域側のトレンチ側壁５ａが半導体基板２０の表面２０ａに対して略垂直であるため、シリコン窒化膜２４のうち、一方の領域側のトレンチ側壁５ａ上の部分は、上側の一部がわずかに除去される程度であり、ほとんど除去されない。一方、他方の領域側のトレンチ側壁５ｂやトレンチ底面５ｃは、エッチング方向に対向しているため、これらの面５ｂ、５ｃ上のシリコン窒化膜２４が除去される。これが、他方の領域側のトレンチ側壁５ｂにテーパをつける理由である。 In this etching, the trench sidewall 5a on one region side is substantially perpendicular to the surface 20a of the semiconductor substrate 20, and therefore, the portion of the silicon nitride film 24 on the trench sidewall 5a on one region side is on the upper side. Some are only slightly removed and are hardly removed. On the other hand, since the trench side wall 5b and the trench bottom surface 5c on the other region side face each other in the etching direction, the silicon nitride film 24 on these surfaces 5b and 5c is removed. This is the reason why the trench sidewall 5b on the other region side is tapered.
続いて、図４（ｃ）に示すように、一方の領域側のトレンチ側壁５ａに、シリコン窒化膜２４ａを残した状態で、シリコン窒化膜２４ａから露出しているシリコン酸化膜２３ｂに対して、熱酸化を行うことで、シリコン酸化膜２３ｂを成長させる。これにより、シリコン酸化膜２３のうち、一方の領域側のトレンチ側壁５ａに位置する部分２３ａは薄いまま、他方の領域側のトレンチ側壁５ｂに位置する部分２３ｂのみが厚くなる。 Subsequently, as shown in FIG. 4C, with respect to the silicon oxide film 23b exposed from the silicon nitride film 24a with the silicon nitride film 24a left on the trench sidewall 5a on one region side, By performing thermal oxidation, the silicon oxide film 23b is grown. As a result, in the silicon oxide film 23, the portion 23a located on the trench sidewall 5a on one region side remains thin, and only the portion 23b located on the trench sidewall 5b on the other region side becomes thick.
このようにして、他方の領域側のトレンチ側壁５ｂの上に位置する部分６ｂの方が、一方の領域側のトレンチ側壁５ａの上に位置する部分６ａよりも厚くなるように、ゲート絶縁膜６をトレンチ５の内壁上に形成することができる。 In this way, the gate insulating film 6 is formed such that the portion 6b located on the trench sidewall 5b on the other region side is thicker than the portion 6a located on the trench sidewall 5a on the other region side. Can be formed on the inner wall of the trench 5.
その後、図示しないが、等方性エッチング等により、シリコン窒化膜２４を除去する。そして、トレンチ５の内部に、ゲート電極７を形成する。さらに、エミッタ電極８、コレクタ電極９を形成する。これらの工程を経ることで、図１に示すＩＧＢＴを製造することができる。 Thereafter, although not shown, the silicon nitride film 24 is removed by isotropic etching or the like. Then, the gate electrode 7 is formed inside the trench 5. Further, an emitter electrode 8 and a collector electrode 9 are formed. Through these steps, the IGBT shown in FIG. 1 can be manufactured.
次に、本実施形態の主な特徴を説明する。本実施形態のＩＧＢＴでは、ゲート絶縁膜６は、他方の領域側のトレンチ側壁５ｂに位置する部分６ｂの方が、一方の領域側のトレンチ側壁５ａに位置する部分６ａよりも厚くなっている。 Next, main features of the present embodiment will be described. In the IGBT of this embodiment, the gate insulating film 6 is thicker in the portion 6b located on the trench sidewall 5b on the other region side than on the portion 6a located on the trench sidewall 5a on the other region side.
ここで、従来では、他方の領域側に位置するトレンチ側壁５ｂ上のゲート絶縁膜６ｂを、一方の領域側に位置するトレンチ側壁５ａ上のゲート絶縁膜６ａと同じ薄膜で構成していた。このため、ゲート電極７と他の領域３ｂとの間の絶縁不良が発生しやすかった。 Here, conventionally, the gate insulating film 6b on the trench side wall 5b located on the other region side is formed of the same thin film as the gate insulating film 6a on the trench side wall 5a located on the one region side. For this reason, insulation failure between the gate electrode 7 and the other region 3b is likely to occur.
これに対して、本実施形態では、他方の領域側に位置するトレンチ側壁５ｂ上のゲート絶縁膜６ｂは、チャネル上に形成される膜でなく、本来のゲート絶縁膜として機能しない膜であることから、他方の領域側に位置するトレンチ側壁５ｂ上のゲート絶縁膜６ｂを従来よりも厚くしている。 On the other hand, in this embodiment, the gate insulating film 6b on the trench side wall 5b located on the other region side is not a film formed on the channel but a film that does not function as an original gate insulating film. Therefore, the gate insulating film 6b on the trench side wall 5b located on the other region side is made thicker than the conventional one.
これにより、上記絶縁不良の発生を従来のＩＧＢＴよりも抑制することができる。また、ゲート入力容量とゲート絶縁膜の厚みとの関係において、容量は厚みに反比例することから、本実施形態によれば、従来のＩＧＢＴよりもゲート入力容量を減少させることができる。この結果、オン時のエネルギー損失を減少できる。 Thereby, generation | occurrence | production of the said insulation defect can be suppressed rather than the conventional IGBT. Further, since the capacitance is inversely proportional to the thickness in the relationship between the gate input capacitance and the thickness of the gate insulating film, according to the present embodiment, the gate input capacitance can be reduced as compared with the conventional IGBT. As a result, the energy loss at the time of ON can be reduced.
（第２実施形態）
第１実施形態では、他方の領域側のトレンチ側壁５ｂに位置するゲート絶縁膜６ｂの全部が厚くなっている場合を例として説明したが、本実施形態では、そのゲート絶縁膜６ｂの一部分が厚くなっている場合を説明する。
(Second Embodiment)
In the first embodiment, the case where the entire gate insulating film 6b located on the trench sidewall 5b on the other region side is thick has been described as an example. However, in the present embodiment, a part of the gate insulating film 6b is thick. The case where it becomes.
図５に、本発明の第２実施形態におけるＩＧＢＴの断面図を示す。図５は、図１に相当する図であり、図５では、図１と同様の構成部に、図１と同一の符号を付している。 FIG. 5 shows a cross-sectional view of an IGBT according to the second embodiment of the present invention. FIG. 5 is a diagram corresponding to FIG. 1, and in FIG. 5, the same reference numerals as those in FIG.
図５に示すように、本実施形態では、他方の領域側のトレンチ側壁５ｂのうち、上側部分５ｄのみにテーパがついており、下側部分５ｅは、一方の領域側のトレンチ側壁５ａと同様に、Ｐ型ベース領域３の表面２０ａに対して略垂直となっている。なお、上側部分５ｄと下側部分５ｅの境界を、例えば、トレンチ５の深さの半分の位置とすることができ、また、他の位置とすることもできる。 As shown in FIG. 5, in the present embodiment, only the upper portion 5d of the trench sidewall 5b on the other region side is tapered, and the lower portion 5e is the same as the trench sidewall 5a on the one region side. The P-type base region 3 is substantially perpendicular to the surface 20a. Note that the boundary between the upper portion 5d and the lower portion 5e can be, for example, a position that is half the depth of the trench 5, or can be another position.
そして、ゲート絶縁膜６は、他方の領域側のトレンチ側壁５ｂに位置するゲート絶縁膜６ｂのうち、トレンチ側壁５ｂの上側部分５ｄに位置する部分６ｄのみが、一方の領域側のトレンチ側壁５ａに位置する部分６ａよりも厚くなっている。 The gate insulating film 6 includes only the portion 6d located on the upper portion 5d of the trench sidewall 5b in the trench sidewall 5a on the other region side among the gate insulating film 6b located on the trench sidewall 5b on the other region side. It is thicker than the portion 6a.
このように、他方の領域側のトレンチ側壁５ｂの上に位置するゲート絶縁膜６ｂを部分的に厚くすることによっても、上記絶縁不良の発生を従来のＩＧＢＴよりも抑制することができ、また、従来のＩＧＢＴよりもゲート入力容量を減少させることができる。 Thus, the occurrence of the above-mentioned insulation failure can be suppressed more than the conventional IGBT also by partially thickening the gate insulating film 6b located on the trench side wall 5b on the other region side, The gate input capacitance can be reduced as compared with the conventional IGBT.
なお、トレンチ５の上側コーナ部では、他の領域と比較して、先が尖った形状であるため、電界集中が生じやすく、上記絶縁不良の発生が生じやすい（偶発故障が生じやすい）。また、トレンチ５の上側コーナ部付近は、パーティクルが乗りやすいことからも、上記絶縁不良の発生が生じやすい（初期故障が生じやすい）。したがって、本実施形態によれば、後述する第３実施形態よりも上記絶縁不良の発生を抑制する効果は高いと言える。 Note that the upper corner portion of the trench 5 has a sharp point compared to other regions, so that electric field concentration is likely to occur and the above-described insulation failure is likely to occur (accidental failure is likely to occur). In addition, the vicinity of the upper corner portion of the trench 5 is likely to carry particles, so that the above-described insulation failure is likely to occur (initial failure is likely to occur). Therefore, according to this embodiment, it can be said that the effect which suppresses generation | occurrence | production of the said insulation defect is higher than 3rd Embodiment mentioned later.
次に、本実施形態のＩＧＢＴの製造方法について説明する。図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）、図８（ａ）〜（ｃ）に、本実施形態の製造工程を示す。本実施形態の製造方法は、第１実施形態で説明した製造方法に対して、トレンチ形成用のマスクをパターニングする際に用いるレジストを変更した方法である。 Next, the manufacturing method of IGBT of this embodiment is demonstrated. FIGS. 6A to 6C, FIGS. 7A to 7C, and FIGS. 8A to 8C show the manufacturing process of this embodiment. The manufacturing method of the present embodiment is a method in which the resist used when patterning the trench formation mask is changed from the manufacturing method described in the first embodiment.
具体的には、図２（ａ）〜図３（ａ）に示されるトレンチ５を形成するためのマスクを形成する工程を、それぞれ、図６（ａ）〜図７（ａ）に示す工程に変更する。 Specifically, the process of forming a mask for forming the trench 5 shown in FIGS. 2A to 3A is changed to the process shown in FIGS. 6A to 7A, respectively. change.
図６（ａ）、（ｂ）に示すように、半導体基板２０の表面２０ａ上に、トレンチ５を形成するためのマスク材としてのシリコン酸化膜３１を形成し、シリコン酸化膜３１上に、レジスト３２を形成する。このとき、レジスト３２として、上部３２ａと下部３２ｂで収縮率が異なるレジスト３２を用いる等のフォトリソグラフィの条件を上部３２ａと下部３２ｂで収縮率が異なる条件とする。例えば、上部３２ａが硬層、下部３２ｂが軟層で構成されたレジスト３２を用いる。 As shown in FIGS. 6A and 6B, a silicon oxide film 31 as a mask material for forming the trench 5 is formed on the surface 20a of the semiconductor substrate 20, and a resist is formed on the silicon oxide film 31. 32 is formed. At this time, as the resist 32, the photolithography conditions such as using the resist 32 having different shrinkage rates in the upper part 32a and the lower part 32b are set to be different conditions in the upper part 32a and the lower part 32b. For example, a resist 32 in which the upper portion 32a is a hard layer and the lower portion 32b is a soft layer is used.
これにより、レジスト３２を、他方の領域３ｂの形成予定領域上の部分を広いパターン３２ｃとなるように、かつ、一方の領域３ａの形成予定領域上の部分を狭いパターン３２ｄとなるように、パターニングしたとき、図６（ｂ）に示すように、広いパターン３２ｃの開口端面の上部３２ｅをテーパ形状とし、その下部３２ｆを半導体基板２０の表面２０ａに対して略垂直な面とすることができる。なお、狭いパターン３２ｄの開口端面３２ｇは、半導体基板２０の表面２０ａに対して略垂直な面となる。 As a result, the resist 32 is patterned so that a portion on the formation region of the other region 3b becomes a wide pattern 32c and a portion on the formation region of the one region 3a becomes a narrow pattern 32d. Then, as shown in FIG. 6B, the upper part 32e of the opening end face of the wide pattern 32c can be tapered, and the lower part 32f can be a plane substantially perpendicular to the surface 20a of the semiconductor substrate 20. The opening end surface 32g of the narrow pattern 32d is a surface that is substantially perpendicular to the surface 20a of the semiconductor substrate 20.
そして、このような開口形状とされたレジスト３２をマスクとして、シリコン酸化膜３１をエッチングする。これにより、図６（ｃ）に示すように、シリコン酸化膜３１は、Ｐ型ベース領域３のうちのトレンチ５の形成予定領域上に形成された開口部の開口端面は、広いパターンのレジスト３２ｃの下側では、開口端面上部３１ｅがテーパ形状となり、開口端面下部３１ｆが半導体基板２０の表面２０ａに対して略垂直な面もしくは開口端面上部３１ｅよりもテーパ角度が小さくなる。また、狭いパターンのレジスト３２ｄの下側では、開口端面３１ｇは、半導体基板２０の表面２０ａに対して略垂直な面となる。その後、図７（ａ）に示すように、レジスト２２が除去される。 Then, the silicon oxide film 31 is etched using the resist 32 having such an opening shape as a mask. As a result, as shown in FIG. 6C, the silicon oxide film 31 has a wide-pattern resist 32c on the opening end surface of the opening formed on the region of the P-type base region 3 where the trench 5 is to be formed. On the lower side, the upper end face 31e has a tapered shape, and the lower end face 31f has a taper angle smaller than the surface substantially perpendicular to the surface 20a of the semiconductor substrate 20 or the upper end face 31e. In addition, below the narrow pattern resist 32 d, the opening end surface 31 g is a surface substantially perpendicular to the surface 20 a of the semiconductor substrate 20. Thereafter, as shown in FIG. 7A, the resist 22 is removed.
その後は、第１実施形態と同様に、パターニングされたシリコン酸化膜３１をマスクとしたエッチングにより、トレンチ５を形成する工程と、トレンチ５の内壁上にゲート絶縁膜６を形成する工程を行う。なお、図７（ｂ）〜図８（ｃ）に示す工程は、図３（ｂ）〜図４（ｃ）に示す工程にそれぞれ対応している。 After that, as in the first embodiment, a step of forming the trench 5 and a step of forming the gate insulating film 6 on the inner wall of the trench 5 are performed by etching using the patterned silicon oxide film 31 as a mask. The steps shown in FIGS. 7B to 8C correspond to the steps shown in FIGS. 3B to 4C, respectively.
ただし、本実施形態では、第１実施形態と異なり、図５（ｂ）に示すように、他方の領域側のトレンチ側壁５ｂにおいて、その上側部分５ｄと半導体基板２０の表面とのなす角度がテーパ角度であり、下側部分５ｅと半導体基板２０の表面とのなす角度が略垂直であるトレンチ５を形成することとなる。 However, in the present embodiment, unlike the first embodiment, as shown in FIG. 5B, the angle formed between the upper portion 5d and the surface of the semiconductor substrate 20 is tapered in the trench side wall 5b on the other region side. That is, the trench 5 is formed in which the angle between the lower portion 5e and the surface of the semiconductor substrate 20 is substantially vertical.
また、図８（ｂ）に示すように、シリコン窒化膜２４のうち、他方の領域側のトレンチ側壁５ｂの上側部分５ｄに位置する部分を除去し、一方の領域側のトレンチ側壁５ａに位置する部分２４ａと、他方の領域側のトレンチ側壁５ｂの下側部分５ｅに位置する部分２４ｃとを残すこととなる。 Further, as shown in FIG. 8B, a portion of the silicon nitride film 24 located on the upper portion 5d of the trench sidewall 5b on the other region side is removed, and located on the trench sidewall 5a on the one region side. The portion 24a and the portion 24c located in the lower portion 5e of the trench sidewall 5b on the other region side are left.
そして、図８（ｃ）に示すように、シリコン酸化膜２３のうち、一方の領域側のトレンチ側壁５ａに位置する部分２３ａと、他方の領域側のトレンチ側壁５ｂの下側部分５ｅに位置する部分２３ｃを薄くしたまま、他方の領域側のトレンチ側壁５ｂの上側部分５ｄに位置する部分２３ｂのみを厚くすることとなる。 Then, as shown in FIG. 8C, the silicon oxide film 23 is located in a portion 23a located on the trench sidewall 5a on one region side and on a lower portion 5e on the trench sidewall 5b on the other region side. Only the portion 23b located on the upper portion 5d of the trench side wall 5b on the other region side is made thick while the portion 23c is made thin.
このようにして、他方の領域側のトレンチ側壁５ｂに位置する部分６ｂであって、その上側半分６ｄを、一方の領域側のトレンチ側壁５ａに位置する部分６ａよりも厚くなるように、ゲート絶縁膜６をトレンチ５の内壁上に形成することができる。 In this way, gate insulation is performed so that the portion 6b located on the trench side wall 5b on the other region side and its upper half 6d is thicker than the portion 6a located on the trench side wall 5a on the one region side. A film 6 can be formed on the inner wall of the trench 5.
さらに、シリコン窒化膜２４を除去する工程、ゲート電極７、エミッタ電極８、コレクタ電極９をそれぞれ形成する工程を得ることで、図５に示すＩＧＢＴが製造される。 Further, the IGBT shown in FIG. 5 is manufactured by obtaining the step of removing the silicon nitride film 24 and the step of forming the gate electrode 7, the emitter electrode 8, and the collector electrode 9, respectively.
（第３実施形態）
第２実施形態では、他方の領域側のトレンチ側壁５ｂに位置するゲート絶縁膜６ｂのうち、トレンチ５の図中上側を部分的に厚くする場合を例として説明したが、その反対に、本実施形態のように、トレンチ５の図中下側を部分的に厚くすることもできる。
(Third embodiment)
In the second embodiment, the case where the upper side of the trench 5 in the drawing of the gate insulating film 6b located on the trench side wall 5b on the other region side is partially thickened has been described as an example. As in the embodiment, the lower side of the trench 5 in the figure can be partially thickened.
図９に、本発明の第３実施形態におけるＩＧＢＴの断面図を示す。図９は、図５に対応する図であり、図９では、図５と同様の構成部に、図５と同一の符号を付している。本実施形態では、図９に示すように、他方の領域側のトレンチ側壁５ｂのうち、上側部分５ｄは半導体基板２０の表面２０ａとなす角度が略垂直であり、下側部分５ｅは半導体基板２０の表面２０ａとなす角度がテーパ角度となっている。 FIG. 9 shows a cross-sectional view of an IGBT according to the third embodiment of the present invention. FIG. 9 is a diagram corresponding to FIG. 5. In FIG. 9, the same reference numerals as those in FIG. In the present embodiment, as shown in FIG. 9, of the trench side wall 5b on the other region side, the angle formed between the upper portion 5d and the surface 20a of the semiconductor substrate 20 is substantially vertical, and the lower portion 5e is the semiconductor substrate 20. The angle formed with the surface 20a is a taper angle.
そして、ゲート絶縁膜６は、他方の領域側のトレンチ側壁５ｂに位置するゲート絶縁膜６ｂのうち、トレンチ側壁５ｂの下側部分５ｅに位置する部分６ｅのみが、一方の領域側のトレンチ側壁５ａに位置する部分６ａよりも厚くなっている。 In the gate insulating film 6, only the portion 6e located in the lower portion 5e of the trench sidewall 5b among the gate insulating film 6b located in the trench sidewall 5b on the other region side is the trench sidewall 5a on the one region side. It is thicker than the part 6a located in the position.
本実施形態においても、他方の領域側のトレンチ側壁５ｂに位置するゲート絶縁膜６ｂが部分的に厚くなっているので、上記絶縁不良の発生を従来のＩＧＢＴよりも抑制することができ、また、従来のＩＧＢＴよりもゲート入力容量を減少させることができる。 Also in this embodiment, since the gate insulating film 6b located on the trench side wall 5b on the other region side is partially thick, the occurrence of the insulation failure can be suppressed as compared with the conventional IGBT, The gate input capacitance can be reduced as compared with the conventional IGBT.
次に、本実施形態におけるＩＧＢＴの製造方法を説明する。図１０（ａ）〜（ｃ）、図１１（ａ）〜（ｃ）、図１２（ａ）〜（ｃ）に、本実施形態の製造工程を示す。なお、図１０（ａ）〜（ｃ）、図１１（ａ）〜（ｃ）、図１２（ａ）〜（ｃ）は、それぞれ、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）、図８（ａ）〜（ｃ）に対応している。 Next, the manufacturing method of IGBT in this embodiment is demonstrated. FIGS. 10A to 10C, FIGS. 11A to 11C, and FIGS. 12A to 12C show the manufacturing process of this embodiment. 10 (a) to (c), FIGS. 11 (a) to (c), and FIGS. 12 (a) to (c) are respectively shown in FIGS. 6 (a) to (c) and FIG. 7 (a). To (c), corresponding to FIGS. 8 (a) to (c).
本実施形態の製造工程は、第２実施形態で説明した製造工程に対して、レジスト３２の開口端面の形状を、図６（ｂ）に示す形状から図１０（ｂ）に示す形状に変更したものである。他の工程については、第２実施形態と同様である。 In the manufacturing process of the present embodiment, the shape of the opening end surface of the resist 32 is changed from the shape shown in FIG. 6B to the shape shown in FIG. 10B with respect to the manufacturing process described in the second embodiment. Is. Other steps are the same as in the second embodiment.
第２実施形態に対して、フォトリソグラフィの条件を変更することで、図１０（ｂ）に示すように、広いパターン３２ｃの開口端面の上部３２ｅを半導体基板２０の表面２０ａに対して略垂直な面とし、その下部３２ｆにテーパをつける。 In contrast to the second embodiment, by changing the photolithography conditions, the upper portion 32e of the opening end face of the wide pattern 32c is substantially perpendicular to the surface 20a of the semiconductor substrate 20 as shown in FIG. The surface is tapered, and the lower portion 32f is tapered.
これにより、図１０（ｃ）、図１１（ａ）に示すように、シリコン酸化膜３１は、Ｐ型ベース領域３のうちのトレンチ５の形成予定領域上に形成された開口部の開口端面は、広いパターンのレジスト３２ｃの下側では、開口端面上部３１ｅが、半導体基板２０の表面２０ａに対して略垂直な面もしくは開口端面下部３１ｆよりもテーパ角度が小さくなり、開口端面下部３１ｆがテーパ形状となる。 As a result, as shown in FIGS. 10C and 11A, the silicon oxide film 31 has an opening end face of the opening formed on the region where the trench 5 is to be formed in the P-type base region 3. On the lower side of the wide-pattern resist 32c, the opening end surface upper portion 31e has a taper angle smaller than the surface substantially perpendicular to the surface 20a of the semiconductor substrate 20 or the opening end surface lower portion 31f, and the opening end surface lower portion 31f is tapered. It becomes.
また、図１１（ｂ）に示すように、他方の領域側のトレンチ側壁５ｂにおいて、その下側部分５ｅと半導体基板２０の表面とのなす角度がテーパ角度であり、上側部分５ｄと半導体基板２０の表面とのなす角度が略垂直であるトレンチ５を形成することとなる。 Further, as shown in FIG. 11B, in the trench side wall 5b on the other region side, the angle formed between the lower portion 5e and the surface of the semiconductor substrate 20 is a taper angle, and the upper portion 5d and the semiconductor substrate 20 Thus, the trench 5 is formed in which the angle formed with the surface is substantially vertical.
また、図１２（ｂ）に示すように、シリコン窒化膜２４のうち、他方の領域側のトレンチ側壁５ｂの下側部分５ｅに位置する部分を除去し、一方の領域側のトレンチ側壁５ａに位置する部分２４ａと、他方の領域側のトレンチ側壁５ｂの上側部分５ｄに位置する部分２４ｂとを残すこととなる。 Also, as shown in FIG. 12B, a portion of the silicon nitride film 24 located on the lower portion 5e of the trench sidewall 5b on the other region side is removed, and the portion located on the trench sidewall 5a on the one region side is removed. The portion 24a to be left and the portion 24b located in the upper portion 5d of the trench sidewall 5b on the other region side are left.
そして、図１２（ｃ）に示すように、シリコン酸化膜２３のうち、一方の領域側のトレンチ側壁５ａに位置する部分２３ａと、他方の領域側のトレンチ側壁５ｂの上側部分５ｄに位置する部分２３ｂを薄くしたまま、他方の領域側のトレンチ側壁５ｂの下側部分５ｅに位置する部分２３ｃのみを厚くすることとなる。 And as shown in FIG.12 (c), among the silicon oxide films 23, the part 23a located in the trench side wall 5a by the side of one area | region, and the part located in the upper part 5d of the trench side wall 5b by the side of the other area | region Only the part 23c located in the lower part 5e of the trench side wall 5b on the other region side is made thick while the thickness 23b is made thin.
このようにして、他方の領域側のトレンチ側壁５ｂに位置する部分６ｂであって、その下側半分６ｅを、一方の領域側のトレンチ側壁５ａに位置する部分６ａよりも厚くなるように、ゲート絶縁膜６をトレンチ５の内壁上に形成することができる。 In this way, the portion 6b located on the trench side wall 5b on the other region side and the lower half 6e thereof is thicker than the portion 6a located on the trench side wall 5a on the one region side. The insulating film 6 can be formed on the inner wall of the trench 5.
さらに、シリコン窒化膜２４を除去する工程、ゲート電極７、エミッタ電極８、コレクタ電極９をそれぞれ形成する工程を得ることで、図９に示すＩＧＢＴが製造される。 Furthermore, the IGBT shown in FIG. 9 is manufactured by obtaining the step of removing the silicon nitride film 24 and the step of forming the gate electrode 7, the emitter electrode 8, and the collector electrode 9, respectively.
（第４実施形態）
第１実施形態では、他方の領域側のトレンチ側壁５ｂの全部と半導体基板２０の表面２０ａのなす角度を、テーパ角度とする場合を例として説明したが、本実施形態では、テーパ角度としない場合を説明する。
(Fourth embodiment)
In the first embodiment, the case where the taper angle is used as an example of the angle formed by all the trench sidewalls 5b on the other region side and the surface 20a of the semiconductor substrate 20 is described. However, in the present embodiment, the taper angle is not used. Will be explained.
図１３に、本発明の第４実施形態におけるＩＧＢＴの断面図を示す。図１３は、図１に対応する図であり、図１３では、図１と同様の構成部に、図１と同一の符号を付している。本実施形態では、図１３に示すように、トレンチ５において、他方の領域側のトレンチ側壁５ｂは、一方の領域側のトレンチ側壁５ａと同様に、半導体基板２０の表面２０ａとのなす角度が略垂直となっている。 In FIG. 13, sectional drawing of IGBT in 4th Embodiment of this invention is shown. 13 is a diagram corresponding to FIG. 1. In FIG. 13, the same reference numerals as those in FIG. In the present embodiment, as shown in FIG. 13, in the trench 5, the angle formed between the trench sidewall 5 b on the other region side and the surface 20 a of the semiconductor substrate 20 is substantially the same as the trench sidewall 5 a on the other region side. It is vertical.
また、ゲート絶縁膜６において、他方の領域側のトレンチ側壁５ｂに位置するゲート絶縁膜６ｂのうち、トレンチ側壁５ｂの上側部分５ｄに位置する部分６ｄのみが、一方の領域側のトレンチ側壁５ａに位置する部分６ａよりも厚くなっている。 Further, in the gate insulating film 6, only the portion 6 d located on the upper portion 5 d of the trench sidewall 5 b out of the gate insulating film 6 b located on the trench sidewall 5 b on the other region side becomes the trench sidewall 5 a on the one region side. It is thicker than the portion 6a.
次に、本実施形態におけるＩＧＢＴの製造方法について説明する。図１４（ａ）、（ｂ）に、製造工程を示す。 Next, the manufacturing method of IGBT in this embodiment is demonstrated. 14A and 14B show the manufacturing process.
まず、第１実施形態と同様に、半導体基板２０を用意する。そして、半導体基板２０の表面側にトレンチ５を形成する。このとき、図１４（ａ）に示すように、一方の領域側のトレンチ側壁５ａおよび他方の領域側のトレンチ側壁５ｂが、半導体基板２０の表面２０ａとのなす角度が略垂直となるように、トレンチ５を形成する。なお、トレンチ５の形成方法としては、一般的な方法を採用することができる。 First, as in the first embodiment, the semiconductor substrate 20 is prepared. Then, the trench 5 is formed on the surface side of the semiconductor substrate 20. At this time, as shown in FIG. 14A, the trench sidewall 5a on one region side and the trench sidewall 5b on the other region side are substantially perpendicular to the surface 20a of the semiconductor substrate 20. A trench 5 is formed. In addition, as a formation method of the trench 5, a general method is employable.
そして、トレンチ５の内壁全体に、均一な膜厚のシリコン酸化膜４１を形成する。このとき、シリコン酸化膜４１の膜厚を、ゲート絶縁膜として機能させるための膜厚よりも厚くする。すなわち、従来のＩＧＢＴにおけるゲート絶縁膜６よりも厚くする。 Then, a uniform silicon oxide film 41 is formed on the entire inner wall of the trench 5. At this time, the thickness of the silicon oxide film 41 is made larger than the thickness for functioning as a gate insulating film. That is, it is made thicker than the gate insulating film 6 in the conventional IGBT.
続いて、図１４（ｂ）に示すように、他方の領域側のトレンチ側壁５ｂに位置するシリコン酸化膜４１に対して、半導体基板２０の表面２０ａ側に、レジスト等のマスク４２を形成する。 Subsequently, as shown in FIG. 14B, a mask 42 such as a resist is formed on the surface 20a side of the semiconductor substrate 20 with respect to the silicon oxide film 41 located on the trench sidewall 5b on the other region side.
そして、シリコン酸化膜４１に対して、半導体基板２０の表面２０ａに対して垂直な方向におけるマスク４２を利用した異方性エッチングを行う。これにより、シリコン酸化膜４１のうち、一方の領域側のトレンチ側壁５ａに位置する部分４１ａを薄くする。 Then, anisotropic etching using the mask 42 in a direction perpendicular to the surface 20 a of the semiconductor substrate 20 is performed on the silicon oxide film 41. As a result, the portion 41a of the silicon oxide film 41 located on the trench sidewall 5a on one region side is thinned.
このようにして、他方の領域側のトレンチ側壁５ｂの上に位置する部分６ｂの方が、一方の領域側のトレンチ側壁５ａの上に位置する部分６ａよりも厚くなるように、ゲート絶縁膜６をトレンチ５の内壁上に形成することができる。 In this way, the gate insulating film 6 is formed such that the portion 6b located on the trench sidewall 5b on the other region side is thicker than the portion 6a located on the trench sidewall 5a on the other region side. Can be formed on the inner wall of the trench 5.
その後、図示しないが、トレンチ５の内部に、ゲート電極７を形成する。さらに、エミッタ電極８、コレクタ電極９を形成する。これらの工程を経ることで、図１３に示すＩＧＢＴを製造することができる。 Thereafter, although not shown, the gate electrode 7 is formed inside the trench 5. Further, an emitter electrode 8 and a collector electrode 9 are formed. The IGBT shown in FIG. 13 can be manufactured through these steps.
本実施形態においても、他方の領域側に位置するトレンチ側壁５ｂ上のゲート絶縁膜６ｂを従来よりも厚くなっているので、第１実施形態と同様の効果を有している。 Also in this embodiment, since the gate insulating film 6b on the trench side wall 5b located on the other region side is thicker than the conventional one, it has the same effect as the first embodiment.
（他の実施形態）
（１）第１実施形態では、製造工程において、図２（ａ）、（ｂ）に示すように、レジスト２２が硬化するときに収縮する性質を利用して、他方の領域３ｂの形成予定領域上に位置するレジスト２２ｂの開口端面２２ｃをテーパ形状とする場合を例として説明した。
(Other embodiments)
(1) In the first embodiment, in the manufacturing process, as shown in FIGS. 2A and 2B, the formation region of the other region 3b is utilized by utilizing the property of shrinking when the resist 22 is cured. The case where the opening end surface 22c of the resist 22b positioned above is tapered is described as an example.
これに対して、他の方法により、レジスト２２ｂの開口端面２２ｃをテーパ形状とすることもできる。ここで、図１５（ａ）〜（ｃ）に、他の実施形態の第１の例における製造工程を示す。 On the other hand, the opening end surface 22c of the resist 22b can be tapered by other methods. Here, the manufacturing process in the 1st example of other embodiment is shown to Fig.15 (a)-(c).
例えば、図１５（ａ）に示すように、図２（ａ）中の一方の領域３ａの形成予定領域上に位置するレジスト２２ａのみをマスク４３で覆う。 For example, as shown in FIG. 15A, only a resist 22a located on the formation planned region of one region 3a in FIG.
そして、図１５（ｂ）に示すように、図中の中央に位置するレジスト２２ａのみをマスク４３で覆った状態で、他方の領域３ｂの形成予定領域上に位置するレジスト２２ｂに対して、薬液、イオン照射などによる改質処理を施す。 Then, as shown in FIG. 15B, the chemical solution is applied to the resist 22b located on the formation planned region of the other region 3b in a state where only the resist 22a located at the center in the drawing is covered with the mask 43. Then, a modification process such as ion irradiation is performed.
これにより、他方の領域３ｂの形成予定領域上に位置するレジスト２２ｂにおける開口端面２２ｃからの後退速度を、一方の領域３ａの形成予定領域上に位置するレジスト２２ａよりも速くすることができる。この結果、図１５（ｃ）に示すように、他方の領域３ｂの形成予定領域上に位置するレジスト２２ｂの形状を、レジスト２２ｂの開口端面２２ｃをテーパ形状とすることができる。 Thereby, the retreating speed from the opening end face 22c in the resist 22b located on the formation planned region of the other region 3b can be made faster than the resist 22a positioned on the formation planned region of the one region 3a. As a result, as shown in FIG. 15C, the shape of the resist 22b located on the region where the other region 3b is to be formed, and the opening end surface 22c of the resist 22b can be tapered.
また、第２実施形態でも、製造工程において、図６（ｂ）に示すように、レジスト３２が硬化するときに収縮する性質を利用して、レジスト３２の広いパターン３２ｃの開口端面の上部３２ｅにテーパをつけ、その下部３２ｆを半導体基板２０の表面２０ａに対して略垂直な面とする場合を例として説明した。 Also in the second embodiment, in the manufacturing process, as shown in FIG. 6B, the resist 32 has a property of shrinking when it is cured, and the upper end 32e of the opening end face of the wide pattern 32c of the resist 32 is used. The case where the taper is provided and the lower portion 32 f is a surface substantially perpendicular to the surface 20 a of the semiconductor substrate 20 has been described as an example.
これに対して、レジスト３２に対して改質処理を施すことにより、レジスト３２の広いパターン３２ｃの開口端面の形状を図６（ｂ）に示す形状とすることもできる。ここで、図１６（ａ）〜（ｃ）に、他の実施形態の第２の例における製造工程を示す。 On the other hand, the shape of the opening end face of the wide pattern 32c of the resist 32 can be changed to the shape shown in FIG. Here, the manufacturing process in the 2nd example of other embodiment is shown to Fig.16 (a)-(c).
図１６（ａ）に示すように、図６（ａ）中の一方の領域３ａの形成予定領域上に位置するレジスト３２ｄのみをマスク４４で覆う。この場合、レジスト３２は、第２実施形態と異なり、一種類のレジストにより構成することができる。 As shown in FIG. 16A, only the resist 32d located on the formation planned region of one region 3a in FIG. In this case, unlike the second embodiment, the resist 32 can be composed of one type of resist.
続いて、図１６ｂに示すように、他方の領域３ｂの形成予定領域上に位置するレジスト３２ｃの表面側部分を積極的に後退させるために、レジスト３２ｃに対して、薬液、イオン照射などによる改質処理を施す。 Subsequently, as shown in FIG. 16b, the resist 32c is modified by a chemical solution, ion irradiation, or the like in order to actively retract the surface side portion of the resist 32c located on the formation region of the other region 3b. Apply quality treatment.
これにより、図１６（ｃ）に示すように、ジスト３２の広いパターン３２ｃの開口端面の上部３２ｅにテーパをつけ、その下部３２ｆを半導体基板２０の表面２０ａに対して略垂直な面とすることができる。 As a result, as shown in FIG. 16C, the upper part 32e of the opening end face of the wide pattern 32c of the dies 32 is tapered, and the lower part 32f is a plane substantially perpendicular to the surface 20a of the semiconductor substrate 20. Can do.
なお、第３実施形態においても、同様に、改質処理を施す方法を採用することができる。また、この方法を採用する場合では、レジスト２２、３２の代わりに、他のマスク材を用いることもできる。例えば、シリコン窒化膜を用いることができる。
（２）第１〜第３実施形態では、シリコン窒化膜２４をマスクとして、シリコン酸化膜２３を成長させることで、他方の領域側のトレンチ側壁５ｂの上に位置するゲート絶縁膜６ｂを厚くする場合を例として説明したが、他の方法を採用することもできる。
In the third embodiment as well, a method of performing a modification process can be similarly adopted. When this method is employed, other mask materials can be used instead of the resists 22 and 32. For example, a silicon nitride film can be used.
(2) In the first to third embodiments, the silicon oxide film 23 is grown using the silicon nitride film 24 as a mask, so that the gate insulating film 6b located on the trench sidewall 5b on the other region side is thickened. Although the case has been described as an example, other methods can be employed.
例えば、熱酸化法によりシリコン酸化膜を形成した場合、シリコン酸化膜を形成する面における結晶面方位によって、厚さが異なるという性質がある。そこで、他方の領域側のトレンチ側壁５ｂの結晶面方位を、一方の領域側のトレンチ側壁５ａよりも熱酸化膜の成長速度が速い面方位とする方法を採用することができる。 For example, when a silicon oxide film is formed by a thermal oxidation method, the thickness varies depending on the crystal plane orientation on the surface on which the silicon oxide film is formed. Therefore, it is possible to adopt a method in which the crystal plane orientation of the trench side wall 5b on the other region side is set to a plane orientation at which the growth rate of the thermal oxide film is faster than that of the trench side wall 5a on the one region side.
この場合、例えば、第１実施形態では、図３（ｂ）に示す工程で、トレンチ５を形成するとき、そのような面方位となるように、トレンチ５を形成し、図３（ｃ）に示す工程で、トレンチ５の内壁全体に熱酸化を施す。これにより、他方の領域側のトレンチ側壁５ｂに位置するゲート絶縁膜６ｂを、一方の領域側のトレンチ側壁５ａに位置するゲート絶縁膜６ａよりも厚くすることができる。 In this case, for example, in the first embodiment, when the trench 5 is formed in the step shown in FIG. 3B, the trench 5 is formed so as to have such a plane orientation, and FIG. In the illustrated process, the entire inner wall of the trench 5 is subjected to thermal oxidation. Thereby, the gate insulating film 6b located on the trench sidewall 5b on the other region side can be made thicker than the gate insulating film 6a located on the trench sidewall 5a on the other region side.
また、他の例として、不純物濃度が高いほど、熱酸化膜の成長速度が速いことを利用
した増速酸化法を採用することもできる。ここで、図１７（ａ）、（ｂ）に他の実施形態の第３の例における製造工程を示す。例えば、第１実施形態において、図２（ａ）〜図３（ｂ）に示す工程でトレンチ５を形成した後、図１７（ａ）に示すように、半導体基板２０の上方（図中上側）から、半導体基板２０の表面２０ａに対して垂直な方向で、他方の領域側のトレンチ側壁５ｂに対して、イオン注入を施す。
As another example, a speed-up oxidation method using the fact that the higher the impurity concentration is, the faster the growth rate of the thermal oxide film can be adopted. Here, FIGS. 17A and 17B show a manufacturing process in the third example of the other embodiment. For example, in the first embodiment, after forming the trench 5 in the steps shown in FIGS. 2A to 3B, as shown in FIG. 17A, above the semiconductor substrate 20 (upper side in the drawing). Thus, ion implantation is performed on trench sidewall 5b on the other region side in a direction perpendicular to surface 20a of semiconductor substrate 20.
これにより、他方の領域側のトレンチ側壁５ｂを構成する他方の領域３ｂの表層に、一方の領域３ａの不純物濃度よりも高濃度である高濃度不純物領域５１を形成する。なお、一方の領域側のトレンチ側壁５ａの上方部分にも、高濃度不純物領域５２が形成される。 Thereby, the high concentration impurity region 51 having a higher concentration than the impurity concentration of the one region 3a is formed in the surface layer of the other region 3b constituting the trench sidewall 5b on the other region side. A high concentration impurity region 52 is also formed in the upper portion of the trench sidewall 5a on one region side.
その後、トレンチ５の内壁全体に対して、熱酸化法により、ゲート絶縁膜６を形成する。これにより、図１７（ｂ）に示すように、他方の領域側のトレンチ側壁５ｂに位置するゲート絶縁膜６ｂを、一方の領域側のトレンチ側壁５ａに位置するゲート絶縁膜６ａよりも厚くすることができる。 Thereafter, the gate insulating film 6 is formed on the entire inner wall of the trench 5 by thermal oxidation. Accordingly, as shown in FIG. 17B, the gate insulating film 6b located on the trench side wall 5b on the other region side is made thicker than the gate insulating film 6a located on the trench side wall 5a on the other region side. Can do.
また、図１８（ａ）、（ｂ）に他の実施形態の第４の例における製造工程を示す。例えば、第２実施形態において、図６（ａ）〜図７（ｂ）に示す工程でトレンチ５を形成した後、図１８（ａ）に示すように、半導体基板２０の上方（図中上側）から、半導体基板２０の表面２０ａに対して垂直な方向で、他方の領域側のトレンチ側壁５ｂにおける上側部分５ｄに対して、イオン注入を施す。 FIGS. 18A and 18B show a manufacturing process in the fourth example of the other embodiment. For example, in the second embodiment, after forming the trench 5 in the steps shown in FIGS. 6A to 7B, as shown in FIG. 18A, above the semiconductor substrate 20 (upper side in the drawing). Then, ion implantation is performed on the upper portion 5d of the trench sidewall 5b on the other region side in a direction perpendicular to the surface 20a of the semiconductor substrate 20.
これにより、他方の領域側のトレンチ側壁５ｂの上側部分５ｄを構成する他方の領域３ｂの表層に、一方の領域３ａの不純物濃度よりも高濃度である高濃度不純物領域５３を形成する。なお、このとき、トレンチ５の底面５ｃおよび一方の領域側のトレンチ側壁５ａの上部においても、高濃度不純物領域５４、５５が形成される。 Thus, a high concentration impurity region 53 having a higher concentration than the impurity concentration of one region 3a is formed in the surface layer of the other region 3b constituting the upper portion 5d of the trench side wall 5b on the other region side. At this time, high-concentration impurity regions 54 and 55 are also formed on the bottom surface 5c of the trench 5 and the upper portion of the trench side wall 5a on one region side.
その後、トレンチ５の内壁全体に対して、熱酸化法により、ゲート絶縁膜６を形成する。これにより、図１８（ｂ）に示すように、他方の領域側のトレンチ側壁５ｂに位置する部分６ｂであって、その上側半分６ｄを、一方の領域側のトレンチ側壁５ａに位置する部分６ａよりも厚くなるように、ゲート絶縁膜６をトレンチ５の内壁上に形成することができる。 Thereafter, the gate insulating film 6 is formed on the entire inner wall of the trench 5 by thermal oxidation. As a result, as shown in FIG. 18 (b), the portion 6b located on the trench side wall 5b on the other region side, the upper half 6d of the portion 6b is located on the trench side wall 5a on the one region side. The gate insulating film 6 can be formed on the inner wall of the trench 5 so as to be thicker.
（３）上記した各実施形態では、ＩＧＢＴの製造工程のうち、半導体基板２０を用意する工程で、あらかじめ、Ｐ+型層１、Ｎ-型ドリフト層２、Ｐ型ベース領域３、Ｎ+型エミッタ領域４が形成されている半導体基板２０を用意する場合を例として説明したが、他の半導体基板２０を用意することもできる。 (3) In each of the above-described embodiments, the P + -type layer 1, the N − -type drift layer 2, the P-type base region 3, and the N + -type are prepared in advance in the process of preparing the semiconductor substrate 20 in the IGBT manufacturing process. The case where the semiconductor substrate 20 in which the emitter region 4 is formed is prepared as an example, but another semiconductor substrate 20 can be prepared.
すなわち、Ｐ+型層１、Ｎ-型ドリフト層２、Ｐ型ベース領域３、Ｎ+型エミッタ領域４のすべてが形成されている半導体基板２０を用意しなくても良く、少なくともＮ-型ドリフト層２を有する半導体基板２０を用意すれば良い。 That, P + -type layer 1, N - it is not necessary to prepare the type drift layer 2, P-type base region 3, N + -type semiconductor substrate 20 in which all of the emitter region 4 is formed, at least N - type drift A semiconductor substrate 20 having the layer 2 may be prepared.
例えば、Ｐ+型層１、Ｎ-型ドリフト層２が形成されている半導体基板２０を用意したり、Ｐ+型層１、Ｎ-型ドリフト層２、Ｐ型ベース領域３が形成されている半導体基板２０を用意したりすることができる。この場合、用意した半導体基板２０にＰ型ベース領域３、Ｎ+型エミッタ領域４が形成されていないので、Ｎ-型ドリフト層２の表層に対してイオン注入を施す工程を行うことで、半導体基板２０にＰ型ベース領域３、Ｎ+型エミッタ領域４を形成する。このイオン注入の工程は、トレンチを形成するためのマスクおよびトレンチ５を形成工程の前もしくは後に行うことが可能である。 For example, a semiconductor substrate 20 on which a P + type layer 1 and an N − type drift layer 2 are formed is prepared, or a P + type layer 1, an N − type drift layer 2 and a P type base region 3 are formed. A semiconductor substrate 20 can be prepared. In this case, since the P-type base region 3 and the N + -type emitter region 4 are not formed on the prepared semiconductor substrate 20, the step of performing ion implantation on the surface layer of the N − -type drift layer 2 is performed. A P-type base region 3 and an N + -type emitter region 4 are formed on the substrate 20. This ion implantation process can be performed before or after the mask for forming the trench and the trench 5 are formed.
また、他の例として、Ｎ-型ドリフト層２のみを有する半導体基板２０を用意したり、Ｎ-型ドリフト層２、Ｐ型ベース領域３を有する半導体基板２０を用意したり、Ｎ-型ドリフト層２、Ｐ型ベース領域３、Ｎ+型エミッタ領域４を有する半導体基板２０を用意したりすることができる。 As another example, a semiconductor substrate 20 having only the N − type drift layer 2 is prepared, a semiconductor substrate 20 having the N − type drift layer 2 and the P type base region 3 is prepared, or an N − type drift is prepared. A semiconductor substrate 20 having the layer 2, the P-type base region 3, and the N + -type emitter region 4 can be prepared.
この場合、例えば、トレンチ５、ゲート絶縁膜６、ゲート電極７等を形成した後に、半導体基板２０の裏面側に対してイオン注入を施す工程を行う。これにより、Ｎ-型ドリフト層２の裏面側にＰ+型層１を形成する。 In this case, for example, after forming the trench 5, the gate insulating film 6, the gate electrode 7, and the like, a step of performing ion implantation on the back surface side of the semiconductor substrate 20 is performed. Thereby, the P + type layer 1 is formed on the back side of the N − type drift layer 2.
なお、この場合においても、用意した半導体基板２０にＰ型ベース領域３、Ｎ+型エミッタ領域４が形成されていないとき、トレンチ５を形成するためのマスクを形成する工程およびトレンチ５を形成する工程の前後のどちらかにおいて、イオン注入を行う。 Even in this case, when the P-type base region 3 and the N + -type emitter region 4 are not formed on the prepared semiconductor substrate 20, a step of forming a mask for forming the trench 5 and the trench 5 are formed. Ion implantation is performed either before or after the process.
（４）ＩＧＢＴの構造を、図１９に示すＩＧＢＴに対して、Ｐ+型基板１とＮ-型ドリフト層２との間に、Ｎ-型ドリフト層２よりも不純物濃度が高いＮ型層を追加した構造とすることもできる。 (4) the structure of the IGBT, with respect to the IGBT shown in FIG. 19, P + -type substrate 1 and the N - between the type drift layer 2, N - -type impurity concentration than the drift layer 2 is a high N-type layer An added structure can also be used.
（５）上記した各実施形態では、第１導電型をＰ型とし、第２導電型をＮ型とする場合を例として説明したが、第１導電型をＮ型とし、第２導電型をＰ型とすることもできる。すなわち、上記したＩＧＢＴの各構成部における導電型をすべて反対の導電型にすることもできる。 (5) In each of the embodiments described above, the case where the first conductivity type is the P type and the second conductivity type is the N type has been described as an example. However, the first conductivity type is the N type, and the second conductivity type is the second conductivity type. It can also be P-type. That is, the conductivity types in the constituent parts of the above-described IGBT can all be changed to opposite conductivity types.
１…Ｐ+型層、２…Ｎ-型ドリフト層、３…Ｐ型ベース領域、
３ａ…Ｐ型ベース領域３で、トレンチ５で分断された２つの領域のうちの一方の領域、
３ｂ…Ｐ型ベース領域３で、トレンチ５で分断された２つの領域のうちの他方の領域、
４…Ｎ+型エミッタ領域、５…トレンチ、
５ａ…一方の領域側のトレンチ側壁、５ｂ…他方の領域側のトレンチ側壁、
６…ゲート絶縁膜、
６ａ…ゲート絶縁膜のうちの一方の領域側のトレンチ側壁５ａの上に位置する部分、
６ｂ…ゲート絶縁膜のうちの他方の領域側のトレンチ側壁５ｂの上に位置する部分、
７…ゲート電極、８…エミッタ電極。
1 ... P + type layer, 2 ... N - type drift layer, 3 ... P type base region,
3a ... one of the two regions divided by the trench 5 in the P-type base region 3,
3b ... P-type base region 3 and the other of the two regions divided by trench 5;
4 ... N + type emitter region, 5 ... trench,
5a ... trench side wall on one side, 5b ... trench side wall on the other side,
6 ... Gate insulating film,
6a: a portion of the gate insulating film located on the trench side wall 5a on one region side;
6b: a portion of the gate insulating film located on the trench side wall 5b on the other region side,
7: Gate electrode, 8: Emitter electrode.
Claims (2)
前記第１半導体層（１）の表面上に配置された第２導電型の第２半導体層（２）と、
前記第２半導体層（２）の表面上に配置された第１導電型の第３半導体層（３）と、
前記第３半導体層（３）を貫通して前記第２半導体層（２）に到達する深さのトレンチ（５）と、
前記トレンチ（５）の内壁上に形成された絶縁膜（６）と、
前記トレンチ（５）の内部であって、前記絶縁膜（６）上に形成されたゲート電極（７）と、
前記第３半導体層（３）内の前記トレンチ（５）によって電気的に分断された２つの領域（３ａ、３ｂ）のうち、一方の領域（３ａ）の内部表面側に、前記トレンチ（５）に接して配置された第２導電型の第４半導体層（４）と、
前記一方の領域（３ａ）および前記第４半導体層（４）と電気的に接続され、かつ、前記２つの領域（３ａ、３ｂ）のうちの他方の領域（３ｂ）と電気的に接続されていない第１電極（８）と、
前記第１半導体層（１）と電気的に接続された第２電極（９）とを備える絶縁ゲート型バイポーラトランジスタにおいて、
前記トレンチ（５）は、前記一方の領域（３ａ）側の第１トレンチ側壁（５ａ）と、前記第１トレンチ側壁（５ａ）に対向して配置された前記他方の領域（ｂ）側の第２トレンチ側壁（５ｂ）とを有し、
前記第１トレンチ側壁（５ａ）と前記第３半導体層（３）の表面（２０ａ）とのなす角度が垂直であり、
前記第２トレンチ側壁（５ｂ）の全部と前記第３半導体層（３）の表面（２０ａ）とのなす角度が、前記トレンチ（５）の上部から底部に向かうにつれて、対向する前記第１トレンチ側壁（５ａ）との間隔が減少する角度であり、もしくは、前記第２トレンチ側壁（５ｂ）の一部（５ｄ、５ｅ）と前記第３半導体層（３）の表面（２０ａ）とのなす角度が、前記トレンチ（５）の上部から底部に向かうにつれて、対向する前記第１トレンチ側壁（５ａ）との間隔が減少する角度であるとともに、前記第２トレンチ側壁（５ｂ）の残部（５ｅ、５ｄ）と前記第３半導体層（３）の表面（２０ａ）とのなす角度が垂直であり、
前記絶縁膜（６）は、前記第２トレンチ側壁（５ｂ）の前記全部に位置する部分（６ｂ）が、前記第１トレンチ側壁（５ａ）に位置する部分（６ａ）よりも厚くなっており、もしくは、前記第２トレンチ側壁（５ｂ）の前記一部（５ｄ、５ｅ）に位置する部分（６ｄ、６ｅ）が前記第１トレンチ側壁（５ａ）に位置する部分（６ａ）よりも厚くなっているとともに、前記第２トレンチ側壁（５ｂ）の前記残部（５ｅ、５ｄ）に位置する部分（６ｅ、６ｄ）が前記第１トレンチ側壁（５ａ）に位置する部分（６ａ）と同じ厚さであることを特徴とする絶縁ゲート型バイポーラトランジスタ。 A first semiconductor layer (1) of a first conductivity type;
A second semiconductor layer (2) of the second conductivity type disposed on the surface of the first semiconductor layer (1);
A third semiconductor layer (3) of the first conductivity type disposed on the surface of the second semiconductor layer (2);
A trench (5) having a depth reaching the second semiconductor layer (2) through the third semiconductor layer (3);
An insulating film (6) formed on the inner wall of the trench (5);
A gate electrode (7) formed in the trench (5) and on the insulating film (6);
Of the two regions (3a, 3b) electrically separated by the trench (5) in the third semiconductor layer (3), the trench (5) is formed on the inner surface side of one region (3a). A fourth semiconductor layer (4) of the second conductivity type disposed in contact with,
The one region (3a) and the fourth semiconductor layer (4) are electrically connected, and the other region (3b) of the two regions (3a, 3b) is electrically connected. No first electrode (8),
In an insulated gate bipolar transistor comprising a second electrode (9) electrically connected to the first semiconductor layer (1),
The trench (5) includes a first trench side wall (5a) on the one region (3a) side and a first trench side (5a) side facing the first trench side wall (5a). Two trench sidewalls (5b),
An angle formed between the first trench sidewall (5a) and the surface (20a) of the third semiconductor layer (3) is vertical;
The first trench sidewalls that face each other as the angle formed by all of the second trench sidewalls (5b) and the surface (20a) of the third semiconductor layer (3) goes from the top to the bottom of the trench (5). Ri angular der interval is reduced with (5a), or the angle between the surface (20a) of the second portion of the trench sidewall (5b) (5d, 5e) and said third semiconductor layer (3) Is an angle at which the distance from the opposing first trench sidewall (5a) decreases from the top to the bottom of the trench (5) and the remaining portion (5e, 5d) of the second trench sidewall (5b). ) And the surface (20a) of the third semiconductor layer (3) is vertical,
It said insulating film (6), the portion located in the whole of the second trench side wall (5b) (6b) is, and thicker than the portion (6a) positioned in the first trench side wall (5a), Alternatively, the portion (6d, 6e) located on the part (5d, 5e) of the second trench sidewall (5b) is thicker than the portion (6a) located on the first trench sidewall (5a). In addition, the portion (6e, 6d) located in the remaining portion (5e, 5d) of the second trench sidewall (5b) has the same thickness as the portion (6a) located in the first trench sidewall (5a). Insulated gate bipolar transistor.
前記第１半導体層（１）の表面上に配置された第２導電型の第２半導体層（２）と、
前記第２半導体層（２）の表面上に配置された第１導電型の第３半導体層（３）と、
前記第３半導体層（３）を貫通して前記第２半導体層（２）に到達する深さのトレンチ（５）と、
前記トレンチ（５）の内壁上に形成された絶縁膜（６）と、
前記トレンチ（５）の内部であって、前記絶縁膜（６）上に形成されたゲート電極（７）と、
前記第３半導体層（３）内の前記トレンチ（５）によって電気的に分断された２つの領域（３ａ、３ｂ）のうち、一方の領域（３ａ）の内部表面側に、前記トレンチ（５）に接して配置された第２導電型の第４半導体層（４）と、
前記一方の領域（３ａ）および前記第４半導体層（４）と電気的に接続され、かつ、前記２つの領域（３ａ、３ｂ）のうちの他方の領域（３ｂ）と電気的に接続されていない第１電極（８）と、
前記第１半導体層（１）と電気的に接続された第２電極（９）とを備える絶縁ゲート型バイポーラトランジスタの製造方法において、
表面（２０ａ）および裏面を有する半導体基板（２０）を用意する工程と、
前記半導体基板（２０）の表面側に、前記一方の領域（３ａ）側の第１トレンチ側壁（５ａ）と、前記第１トレンチ側壁（５ａ）に対向して配置され前記他方の領域（３ｂ）側の第２トレンチ側壁（５ｂ）とを有するトレンチ（５）を形成する工程と、
前記トレンチ（５）の内壁上に、前記第１トレンチ側壁（５ａ）に位置する部分（６ａ）よりも前記第２トレンチ側壁（５ｂ）に位置する部分（６ｂ）の方が厚くなるように、絶縁膜（６）を形成する工程と、
前記トレンチ（５）の内部であって、前記絶縁膜（６）上にゲート電極（７）を形成する工程とを有し、
前記トレンチ（５）を形成する工程では、前記第１トレンチ側壁（５ａ）と前記半導体基板（２０）の表面（２０ａ）とのなす角度が垂直であり、前記第２トレンチ側壁（５ｂ）の全部と前記半導体基板（２０）の表面（２０ａ）とのなす角度が、前記トレンチ（５）の上部から底部に向かうにつれて、対向する前記第１トレンチ側壁（５ａ）との間隔が減少する角度である前記トレンチ（５）を形成し、もしくは、前記第２トレンチ側壁（５ｂ）の一部（５ｄ、５ｅ）と前記半導体基板（２０）の表面（２０ａ）とのなす角度が、前記トレンチ（５）の上部から底部に向かうにつれて、対向する前記第１トレンチ側壁（５ａ）との間隔が減少する角度であるとともに、前記第２トレンチ側壁（５ｂ）の残部（５ｅ、５ｄ）と前記半導体基板（２０）の表面（２０ａ）とのなす角度が垂直である前記トレンチ（５）を形成し、
前記絶縁膜（６）を形成する工程では、前記第２トレンチ側壁（５ｂ）の前記全部に位置する部分（６ｂ）が前記第１トレンチ側壁（５ａ）に位置する部分（６ａ）よりも厚くなるように、もしくは、前記第２トレンチ側壁（５ｂ）の前記一部（５ｄ、５ｅ）に位置する部分（６ｄ、６ｅ）が前記第１トレンチ側壁（５ａ）に位置する部分（６ａ）よりも厚くなるとともに、前記第２トレンチ側壁（５ｂ）の前記残部（５ｅ、５ｄ）に位置する部分（６ｅ、６ｄ）が前記第１トレンチ側壁（５ａ）に位置する部分（６ａ）と同じ厚さとなるように、前記絶縁膜（６）を形成することを特徴とする絶縁ゲート型バイポーラトランジスタの製造方法。 A first semiconductor layer (1) of a first conductivity type;
A second semiconductor layer (2) of the second conductivity type disposed on the surface of the first semiconductor layer (1);
A third semiconductor layer (3) of the first conductivity type disposed on the surface of the second semiconductor layer (2);
A trench (5) having a depth reaching the second semiconductor layer (2) through the third semiconductor layer (3);
An insulating film (6) formed on the inner wall of the trench (5);
A gate electrode (7) formed in the trench (5) and on the insulating film (6);
Of the two regions (3a, 3b) electrically separated by the trench (5) in the third semiconductor layer (3), the trench (5) is formed on the inner surface side of one region (3a). A fourth semiconductor layer (4) of the second conductivity type disposed in contact with,
The one region (3a) and the fourth semiconductor layer (4) are electrically connected, and the other region (3b) of the two regions (3a, 3b) is electrically connected. No first electrode (8),
In a method for manufacturing an insulated gate bipolar transistor comprising a second electrode (9) electrically connected to the first semiconductor layer (1),
Preparing a semiconductor substrate (20) having a front surface (20a) and a back surface;
On the surface side of the semiconductor substrate (20), the first trench side wall (5a) on the one region (3a) side and the other region (3b) disposed opposite the first trench side wall (5a). Forming a trench (5) having a second trench sidewall (5b) on the side;
On the inner wall of the trench (5), the portion (6b) located on the second trench sidewall (5b) is thicker than the portion (6a) located on the first trench sidewall (5a). Forming an insulating film (6);
Forming a gate electrode (7) inside the trench (5) and on the insulating film (6),
In the step of forming the trench (5), an angle formed between the first trench sidewall (5a) and the surface (20a) of the semiconductor substrate (20) is vertical, and the entire second trench sidewall (5b) is formed. And the surface (20a) of the semiconductor substrate (20) is an angle at which the distance from the opposing first trench sidewall (5a) decreases as it goes from the top to the bottom of the trench (5). The trench (5) is formed , or an angle formed between a part (5d, 5e) of the second trench sidewall (5b) and the surface (20a) of the semiconductor substrate (20) is the trench (5). The distance from the opposing first trench sidewall (5a) decreases toward the bottom from the top to the bottom, and the remaining portion (5e, 5d) of the second trench sidewall (5b) and the semiconductor substrate Wherein forming a trench (5) is a vertical angle formed between the surface (20a) of 20),
In the step of forming the insulating film (6), the portion (6b) located on the whole of the second trench sidewall (5b) is thicker than the portion (6a) located on the first trench sidewall (5a). Alternatively, the portion (6d, 6e) located on the part (5d, 5e) of the second trench sidewall (5b) is thicker than the portion (6a) located on the first trench sidewall (5a). And the portions (6e, 6d) located in the remaining portions (5e, 5d) of the second trench sidewall (5b) have the same thickness as the portions (6a) located in the first trench sidewall (5a). The method further comprises forming the insulating film (6) .
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