JP4935003B2 - 可変利得増幅器及び差動増幅器 - Google Patents
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Description
(1)最大/最小利得の比は図12の抵抗AP(AM)とBP(BM)の抵抗値の比で決まり、高々40dBの最大/最小利得比を得るためにも100:1という抵抗比が必要で、ダイ上の面積が大きくなりがちである。40dB以上の利得可変域を有する広帯域可変利得増幅器をこの方式で実現することは困難である。
(2)40dBの利得可変量を確保するためには前記の理由から抵抗BP(BM)の値は、特に高周波増幅器の場合小さな値となり、標準的な50Ωの入力信号源に対して満足な入力反射特性と雑音指数特性、相互変調歪み特性を同時に達成することが困難となってしまう。
特許文献1は、外部から入力される制御電圧の増加に応じて利得を減衰させる可変利得増幅回路を複数個並列に接続して、可変利得増幅回路の制御電圧が増加するとエミッタ抵抗の小さい可変利得増幅回路から順に、可変利得増幅回路の利得が減衰する方法が記載されている。この方法によって、可変利得増幅器において、雑音指数特性と相互変調歪特性を同時に満足させることができるとされている。
信号増幅用トランジスタと、該信号増幅用トランジスタのコレクタ又はドレインに、それぞれのエミッタ又はソースが接続された出力側及び非出力側の利得制御用トランジスタとを備えた可変利得増幅器において、
前記非出力側の利得制御用トランジスタのコレクタ又はドレインと電源側との間に、前記出力側の利得制御用トランジスタのコレクタ又はドレインと電源側との間に接続された出力負荷と同じ負荷を備え、
前記出力側の利得制御用トランジスタの出力端子から入力端子への負帰還路と同じ回路形式と回路定数で構成される負帰還路を、前記非出力側の利得制御用トランジスタの負荷の端子と入力端子との間に備える、
ことを特徴とする。
前記非出力側の2つの利得制御用トランジスタの各コレクタ又は各ドレインと電源側との間に、前記出力側の利得制御用トランジスタのコレクタ又はドレインと電源側との間に接続された出力負荷と同じ負荷を備え、
前記出力側の利得制御用トランジスタの出力端子から入力端子への負帰還路と同じ回路形式と回路定数で構成される負帰還路を、前記非出力側の2つの利得制御用トランジスタの負荷の端子と入力端子の間に備える、
することを特徴とする。
本発明に係る可変利得増幅器の一実施の形態について、図1により説明する。図1は、本発明の一実施の形態である可変利得増幅器を示す回路図である。以下に示す回路図において、接続線路の三叉路は接続されている点であり、十字路は非接続の点である。図1に示す可変利得増幅器1において、信号増幅用トランジスタ(以下、信号増幅Trという)3のベースは入力端子7に接続され、エミッタは抵抗14を介して接地されている。信号増幅Tr3のコレクタは、出力側の利得制御用トランジスタ4のエミッタと、非出力側の利得制御用トランジスタ5のエミッタに接続されている。出力側の利得制御用トランジスタ(以下、出力側Trという)4のコレクタは出力負荷6を介して電圧源31に接続されている。出力側Tr4のコレクタは出力端子8に接続している。また、出力側Tr4のコレクタは、コンデンサ21と抵抗12が直列に接続された負帰還路F1を通じて、入力端子7に接続されている。
次に、本発明の可変利得増幅回路を用いた差動増幅器の一実施の形態について説明する。図2は、本発明の一実施の形態である差動増幅器2の回路を示す回路図である。
図3は、本発明に係る可変利得増幅器1の別の実施の形態を示す回路図である。本実施の形態3では、負帰還路をエミッタフォロワで構成する。図3において、出力側Tr4のコレクタと非出力側Tr5のコレクタはそれぞれ、トランジスタ62、63を用いたエミッタフォロワを介して抵抗12、13とコンデンサ21、22が直列に接続された負帰還路F1、F2を通じて、入力端子7に接続している。その他の構成は実施の形態1と同様である。
図4は、本発明に係る差動増幅器の別の実施の形態を示す回路図である。本実施の形態4では、負帰還路をエミッタフォロワで構成する。図4において、出力側Tr4a、4bのコレクタと非出力側Tr5a、5bのコレクタはそれぞれ、トランジスタ62a、62b、63a、63bを用いたエミッタフォロワを介して抵抗12a、12b、13a、13bとコンデンサ21a、21bが直列に接続された負帰還路F1a、F1b、F2a、F2bを通じて、入力端子7a、7bに接続している。その他の構成は実施の形態2と同様である。
実施の形態2のバランス入出力である可変利得差動増幅器(図2)について、利得制御電圧を変化させた場合の、入力信号が50MHz、275MHz、500MHzにおける雑音指数(Noise Figure. 以下、NFという)、Sパラメータの入力反射特性(以下、S11という)、Sパラメータの入力伝達特性(以下、S21という)、相互変調歪み特性を表す3次入力インターセプトポイント(Third Order Input Intercept Point。以下、IIP3という)をそれぞれプロットしたグラフを図6A乃至図6Dに示す。グラフのX軸は図2の、出力側Tr4a、4bと非出力側Tr5a、5bのペアで構成される電流制御トランジスタペアの2つのベース端子9及び10の間の電圧の1/2(vagc)をボルト単位で表示したものである。vagcを変化させた時の利得変動の様子は図6CのS21のグラフに表されている。IIP3の測定はそれぞれの中心周波数から±10kHz離れた2つのトーン信号を、−50dBmで入力してシミュレーションを行った。シミュレーションに用いたトランジスタモデルでは、500MHz程度が実用的な動作周波数の上限である。図6A乃至図6D中、太い実線が500MHz、中ぐらいの太さの実線が275MHz、細い実線が50MHzのプロットである。
実施の形態4で示したエミッタフォロワのバイアス電流を出力電流からとる構成の可変利得差動増幅器(図4)について、利得制御電圧を変化させた場合の、入力信号が50MHz、275MHz、500MHzにおけるNF(dB)、S11(dB)、S21(dB)、IIP3(dBm)をそれぞれプロットしたグラフを図7A乃至図7Dに示す。グラフのX軸は図4の、出力側Tr4a、4bと非出力側Tr5a、5bのペアで構成される電流制御トランジスタペアの2つのベース端子9と10の間の電圧の1/2(vagc)をボルト単位で表示したものである。vagcを変化させた時の利得変動の様子は図7CのS21に表されている。IIP3の測定はそれぞれの中心周波数から±10kHz離れた2つのトーン信号を−50dBmで入力してシミュレーションを行った。シミュレーションに用いたトランジスタモデルでは500MHz程度が実用的な動作周波数の上限である。図7A乃至図7D中、太い実線が500MHz、中ぐらいの太さの実線が275MHz、細い実線が50MHzのプロットである。
実施の形態4で説明したエミッタフォロワのバイアス電流を外部回路からとる構成の可変利得差動増幅器(図5)について、利得制御電圧を変化させた場合の、入力信号が50MHz、275MHz、500MHzにおけるNF(dB)、S11(dB)、S21(dB)、IIP3(dBm)をそれぞれプロットしたグラフを図8A乃至図8Dに示す。グラフのX軸は図5の、出力側Tr4a、4bと非出力側Tr5a、5bのペアで構成される電流制御トランジスタペアの2つのベース端子9と10の間の電圧の1/2(vagc)をボルト単位で表示したものである。vagcを変化させた時の利得変動の様子は図8CのS21に表されている。IIP3の測定はそれぞれの中心周波数から±10kHz離れた2つのトーン信号を−50dBmで入力してシミュレーションを行った。シミュレーションに用いたトランジスタモデルでは500MHz程度が実用的な動作周波数の上限である。図8A乃至図8D中、太い実線が500MHz、中ぐらいの太さの実線が275MHz、細い実線が50MHzのプロットである。
2 差動増幅器
3、3a、3b 信号増幅用トランジスタ
4、4a、4b 出力側利得制御用トランジスタ
5、5a、5b 非出力側利得制御用トランジスタ
6、6a、6b 出力負荷
7、7a、7b 入力端子
8、8a、8b 出力端子
9 +vagc端子
10 −vagc端子
11、11a、11b 負荷
F1、F2、F1a、F2a、F1b、F2b 負帰還路
A、B 可変利得増幅回路
Claims (4)
- 信号増幅用トランジスタと、該信号増幅用トランジスタのコレクタ又はドレインに、それぞれのエミッタ又はソースが接続された出力側及び非出力側の利得制御用トランジスタとを備えた可変利得増幅器において、
前記非出力側の利得制御用トランジスタのコレクタ又はドレインと電源側との間に、前記出力側の利得制御用トランジスタのコレクタ又はドレインと電源側との間に接続された出力負荷と同じ負荷を備え、
前記出力側の利得制御用トランジスタの出力端子から入力端子への負帰還路と同じ回路形式と回路定数で構成される負帰還路を、前記非出力側の利得制御用トランジスタの負荷の端子と入力端子との間に備える、
ことを特徴とする可変利得増幅器。 - 信号増幅用トランジスタと、該信号増幅用トランジスタのコレクタ又はドレインに、それぞれのエミッタ又はソースが接続された出力側及び非出力側の利得制御用トランジスタとを備えた可変利得増幅器を2つ設けて構成した差動増幅器において、
前記非出力側の2つの利得制御用トランジスタの各コレクタ又は各ドレインと電源側との間に、前記出力側の利得制御用トランジスタのコレクタ又はドレインと電源側との間に接続された出力負荷と同じ負荷を備え、
前記出力側の利得制御用トランジスタの出力端子から入力端子への負帰還路と同じ回路形式と回路定数で構成される負帰還路を、前記非出力側の2つの利得制御用トランジスタの負荷の端子と入力端子の間に備える、
ことを特徴とする差動増幅器。 - 前記負帰還路がエミッタフォロワ又はソースフォロワである請求項1に記載の可変利得増幅器。
- 前記負帰還路がエミッタフォロワ又はソースフォロワである請求項2に記載の差動増幅器。
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