JP4927164B2 - 半導体装置 - Google Patents
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Description
HBUS 高速バス
PBUS 周辺バス
2 中央処理装置(CPU)
3 ダイレクトメモリアクセスコントローラ(DMAC)
4 バスインタフェース回路(BIF)
5 ランダムアクセスメモリ(RAM)
6,6ma,6mb,6mc フラッシュメモリモジュール(FMDL)
7,7ma,7mb,7mc フラッシュシーケンサ(FSQC)
8,9 外部入出力ポート(PRT)
10 タイマ(TMR)
11 クロックパルスジェネレータ(CPG)
13 システムコントローラ(SYSCON)
VCC 外部電源端子
VSS 外部グランド端子
MD0〜MDi モード端子
LAT ラッチ回路
MC メモリセル
WL ワード線
MGL メモリゲート選択線
SBL 副ビット線SBL
19 メモリマット
19R 冗長メモリマット
20 副ビット線セレクタ
WMBL 書込み系主ビット線WMBL
22 読出し列セレクタ
23 階層センスアンプアレイ(SAA)
24 第1行デコーダ(RDEC_1)
25 第2行デコーダ(RDEC_2)
36、37 ドライバ
38 ディスチャージ回路
Qds ディスチャージMOSトランジスタ
31,31m 電源回路(VPG)
40、41 昇圧回路(BST)
BN_1、BN_2 昇圧ノード(昇圧電圧出力ノード)
44,44m 電源スイッチ回路(PSW)
φLTST リーク電流テスト信号
φRD 読出し制御信号
46 定電流回路(CC)
47 比較回路(CMP)
Vref リファレンス電圧
φCMP 比較結果信号
81 昇圧回路
NB_3 昇圧ノード
80 電源接続回路(PCC)
100 置換え制御回路(RPLC)
RPLCD 代替制御データ
MSDAT マット選択データ
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
実施の形態について更に詳述する。
図2には本発明の一例に係るマイクロコンピュータ(MCU)1が示される。同図に示されるマイクロコンピュータ1は例えば相補型MOS集積回路製造技術等により単結晶シリコンのような1個の半導体チップに形成される。
図1にはフラッシュメモリモジュール6の構成が例示される。メモリアレイ(MARY)19には、電気的に書込み及び消去可能な不揮発性メモリセルMCがマトリクス配置される。不揮発性メモリセルMCは、特に制限されないが、図3に例示されるスプリットゲート型フラッシュメモリ素子とされる。このメモリ素子は、ソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介して配置されたコントロールゲート(CG)とメモリゲート(MG)を有し、メモリゲートとゲート絶縁膜の間にはシリコンナイトライド等の電荷トラップ領域(SiN)が配置されて構成される。選択ゲート側のソース又はドレイン領域はビット線(BL)に接続され、メモリゲート側のソース又はドレイン領域はソース線(SL)に接続される。メモリセルMCの閾値電圧(Vth)を下げる(例えば消去動作)にはBL=Hi−Z(高インピーダンス状態)、CG=1.5V、MG=−10V、SL=6、WELL=0Vとし、ウェル領域(WELL)とメモリゲートMG間の高電界によって電荷トラップ領域(SiN)からウェル領域(WELL)に電子が引き抜かれる。この処理単位はメモリゲートを共有する複数メモリセルとされる。メモリセルMCの閾値電圧(Vth)を上げる(例えば書込み動作)にはBL=0V、CG=1.5V、MG=10V、SL=6、WELL=0Vとし、ソース線SLからビット線に書込み電流を流し、それによってコントロールゲートとメモリゲートの境界部分で発生するホットエレクトロンが電荷トラップ領域(SiN)に注入される。電子の注入はビット線電流を流すか否かによって決まるからこの処理はビット単位で制御される。読出しはBL=1.5V、CG=1.5V,MG=0V、SL=0V、WELL=0Vで行われる。メモリセルの閾値電圧が低ければメモリセルはオン状態にされ、閾値電圧が高ければオフ状態にされる。
電源回路(VPG)31は読出し、書込み、及び消去に必要な各種動作電源を生成する。前記テスト回路12は便宜上電源回路31に配置される。電源回路31は、代表的に示された昇圧回路(BST)40,41を有する。昇圧回路40,41は例えばチャージポンプを利用して電源電圧を昇圧する。昇圧電圧が出力される昇圧ノード(昇圧電圧出力ノード)BN_1、BN_2にはグランド電位VSSとの間に安定化容量42,43が接続される。昇圧ノードBN_1は第2行デコーダ25においてソース線SLを駆動するドライバ37の電源端子に結合される。昇圧ノードBN_2はメモリゲート線MGLを駆動するドライバ36の電源端子に結合される。更に昇圧ノードBN_1は電源スイッチ回路(PSW)44で選択的にディスチャージMOSトランジスタQdsのゲートに接続される。電源スイッチ44はリーク電流テスト信号φLTSTと読出し制御信号φRDを受ける論理和ゲートの出力が供給され、リーク電流テスト信号φLTSTによるリークテスト又は読出し制御信号φRDによる読出し動作の指示に応答して昇圧ノードBN_1をディスチャージMOSトランジスタQdsのゲートに導通させる。リーク電流テスト信号φLTSTは、特に制限されないが、マイクロコンピュータ1の外部から、例えばテスタ等から、供給される。
図13には本発明に係る第2のマイクロコンピュータ1maが例示される。第1のマイクロコンピュータ1についてはリーク電流テストをテスタを使って行うものとして説明したが、第2のマイクロコンピュータ1maについてはオンボードでもリーク電流テストが可能なものとして説明する。主にマイクロコンピュータ1との相違点について説明する。
図17には本発明に係る第3のマイクロコンピュータ1mbが例示される。第2のマイクロコンピュータ1maについてはリーク電流テストの結果に対して冗長救済を考慮していないが、第3のマイクロコンピュータ1mbではリーク電流テストの結果を参照して冗長救済を行う。主に、第2のマイクロコンピュータ1maとのその点の相違について説明する。
図20には本発明に係る第4のマイクロコンピュータ1mcが例示される。第4のマイクロコンピュータ1mcは、冗長救済の制御をフラッシュメモリモジュール6mcで行う点が第3のマイクロコンピュータ1mbと相違する。この相違点について説明する。
Claims (21)
- 昇圧回路と、前記昇圧回路から出力される昇圧電圧を受けて動作する回路とを有する半導体装置であって、
前記昇圧回路の昇圧動作が停止された状態で、外部電源電圧を受けて前記昇圧回路の昇圧電圧出力ノードに定電流を供給する定電流回路と、前記定電流回路からの電流供給によって変化される前記昇圧電圧出力ノードの電圧をリファレンス電圧と比較する比較回路と、前記比較回路による比較結果を保持する記憶素子とを有する半導体装置。 - 複数の昇圧回路と、前記昇圧回路から出力される昇圧電圧を受けて動作する回路とを有する半導体装置であって、
前記複数個の昇圧回路の昇圧動作が停止された状態で、外部電源電圧を受けて一つの昇圧回路の昇圧電圧出力ノードに定電流を供給する定電流回路と、前記複数個の昇圧回路の昇圧電圧出力ノードを導通させる電源接続回路と、前記定電流回路からの電流供給によって変化される前記昇圧電圧出力ノードの電圧をリファレンス電圧と比較する比較回路と、前記比較回路による比較結果を保持する記憶素子とを有する半導体装置。 - メモリを有し、
前記メモリは、メモリトランジスタと、前記メモリトランジスタが接続されるソース線を選択的にディスチャージするディスチャージトランジスタと、前記ディスチャージトランジスタのゲートに出力ノードが接続可能にされ当該出力ノードに昇圧電圧を出力する昇圧回路と、前記昇圧回路の昇圧動作が停止された状態で、外部電源電圧を受けて前記昇圧回路の前記出力ノードに定電流を供給する定電流回路と、前記定電流回路からの電流供給によって変化される前記出力ノードの電圧をリファレンス電圧と比較する比較回路とを有する半導体装置。 - 前記ディスチャージトランジスタのゲートと前記出力ノードとの間に電源スイッチ回路を有し、
前記電源スイッチ回路は、リーク電流テストモードの指示に応答して、前記出力ノードを前記ディスチャージトランジスタのゲートに接続する請求項3記載の半導体装置。 - 前記比較回路による比較結果を保持する記憶素子を更に有する請求項3記載の半導体装置。
- 前記メモリと前記記憶素子をアクセス可能な中央処理装置を更に有する請求項3記載の半導体装置。
- 前記メモリは電気的に書込み及び消去可能な不揮発性メモリである請求項3記載の半導体装置。
- 昇圧回路と、前記昇圧回路から出力される昇圧電圧を受けて動作する回路と、前記昇圧電圧供給経路の電流リークを検出するリーク電流テストモードを有するテスト回路と、を備え、
前記昇圧回路は前記リーク電流テストモードに呼応して昇圧動作が停止され、
前記テスト回路は、前記リーク電流テストモードにおいて外部電源電圧を受けて前記昇圧回路の昇圧電圧出力ノードに定電流を供給する定電流回路と、前記定電流回路から供給される電流による前記昇圧電圧供給経路の電圧とリファレンス電圧と比較する比較回路とを有し、
前記リファレンス電圧は、前記昇圧電圧供給経路に制御端子が接続されたトランジスタの破壊により前記昇圧電圧供給経路に電流リークを生じているか否かを識別するための電圧である、半導体装置。 - 前記リーク電流テストモードを指示する制御回路を更に有し、
前記制御回路は前記リーク電流テストモードによる前記比較回路の比較結果を入力する、請求項8記載の半導体装置。 - 前記制御回路は、入力した比較結果が前記電流リーク有りを意味するとき前記昇圧電圧を受けて動作する回路を対象としてエラー処理を行なう、請求項9記載の半導体装置。
- 昇圧電圧を受けて動作する回路は、複数の被救済回路ユニットと、前記被救済回路ユニットを代替する救済回路ユニットとから成り、
前記リーク電流テストモードにおいて前記昇圧回路の昇圧電圧出力ノードに接続する前記被救済回路ユニットを前記制御回路からの切換え制御データに基づいて順次一つづつ切換えて選択する接続切換え回路を更に有し、
前記制御回路は比較回路による電流リークありの比較結果に対応する前記被救済回路ユニットを救済回路ユニットに代替するための代替制御データを生成する、請求項10記載の半導体装置。 - 前記制御回路は中央処理装置、又は中央処理装置からコマンドを受けて動作するロジック回路である、請求項11記載の半導体装置。
- 前記被救済回路ユニットは、昇圧電圧を用いて電気的に書換え可能にされる不揮発性メモリセルが配置されたメモリマットである、請求項12記載の半導体装置。
- 前記制御回路は、不揮発性メモリセルから記憶情報を読出す読出し動作と、不揮発性メモリセルの記憶情報を書き換える書換え動作と、前記リーク電流テストモードによるテスト動作とを制御し、前記書換え動作の前に前記テスト動作の制御を行う、請求項13記載の半導体装置。
- 前記制御回路は、書換え動作とは独立に前記テスト動作を制御可能である、請求項14記載の半導体装置。
- 昇圧電圧を受けて動作する回路は、複数の被救済回路ユニットと、前記被救済回路ユニットを代替する救済回路ユニットとから成り、
前記リーク電流テストモードにおいて前記昇圧回路の昇圧電圧出力ノードに接続する前記被救済回路ユニットを切換え制御データに基づいて順次一つづつ切換えて選択する接続切換え回路と、
前記切換え制御データを生成すると共に、前記リーク電流テストモードによる前記比較回路の比較結果を入力し、比較回路による電流リークありの比較結果に対応する前記被救済回路ユニットを救済回路ユニットに代替するための代替制御データを生成する置換え制御回路と、を更に有する請求項8記載の半導体装置。 - 前記被救済回路ユニットは、昇圧電圧を用いて電気的に書換え可能にされる不揮発性メモリセルが配置されたメモリマットである、請求項16記載の半導体装置。
- 前記リーク電流テストモードを指示すると共に前記置換え制御回路の動作を指示する制御回路を更に有する、請求項17記載の半導体装置。
- 前記制御回路は中央処理装置、又は中央処理装置からコマンドを受けて動作するロジック回路である、請求項18記載の半導体装置。
- 前記制御回路は、不揮発性メモリセルから記憶情報を読出す読出し動作と、不揮発性メモリセルの記憶情報を書き換える書換え動作と、前記リーク電流テストモードによるテスト動作とを制御し、前記書換え動作の前に前記テスト動作の制御を行う、請求項19記載の半導体装置。
- 前記制御回路は、書換え動作とは独立に前記テスト動作を制御可能である、請求項20記載の半導体装置。
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