JP4927164B2 - 半導体装置 - Google Patents

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Description

本発明は、昇圧回路を備えた半導体装置に関し、例えば昇圧電圧をゲートに受けるトランジスタの破壊によるリーク電流を検出する技術に関し、電気的に書き換え可能なフラッシュメモリ更には当該フラッシュッメモリを搭載したマイクロコンピュータ等の半導体装置に適用して有効な技術に関する。
本発明完成後の先行技術調査において以下の特許文献を見出した。特許文献１にはＥＥＰＲＯＭにおいて選択ワード線に高電圧を印加して短絡を検出したとき当該ワード線を代替ワード線に置き換える技術が記載される。特許文献２には隣接ビット線間におけるリーク電流の有無をテスト用のワード線とセンスアンプを用いて検出する技術について記載される。また特許文献３にはＤＲＡＭに関する技術であるが、ワード線のリーク電流の有無を測定するために測定用の外部端子を設け、ワード線に接続される昇圧回路を停止させてリーク電流を測定する技術について記載される。
特開平０３−１８１０９７号公報 特開平０１−２９６５００号公報 特開平０８−２４１５８９号公報
本発明者は昇圧回路の出力をゲートに受けるトランジスタの破壊によって生ずるリーク電流を検出することについて検討した。これによれば、ＭＯＳトランジスタの微細化に伴ってサブスレッショルドリーク電流の増加が顕著であるため、半導体集積回路をスタンバイ状態にした時のリーク電流を検出しても、上記高電圧を受けるトランジスタの破壊を含めてそれが故障によるリーク電流であるか否かを知ることは難しい。例えばフラッシュメモリにおいてそのようなリーク電流の有無を確かめるには、実際に消去及び書込み動作を行って消去及び書込みデータを検証しなければならず、デバイステストにとって大きな負担になることが本発明者によって見出された。特許文献１の技術では実動作における高電圧を用いて短絡検出を行って異常に対処するので、これをデバイステストに用いてもテスト効率の向上は期待できない。実際に消去及び書込み動作を行ってテストするのと変わりない。引用文献２に記載の検出対象ではゲートに高電圧を受けるトランジスタの破壊によって生ずるリーク電流を検出することはできない。特許文献3の技術ではワード線を駆動するための駆動ＭＯＳトランジスタのチャネルをオン状態にすることにより昇圧回路で発生した電圧をワード線に印加し、ワード線のリーク電流の有無を測定しているため、駆動ＭＯＳトランジスタの破壊によって生じるリーク電流を検出することはできない。
本発明の目的は、高電圧を受けるトランジスタの破壊によって生ずるリーク電流を効率的に検出することができる半導体装置を提供することにある。
本発明の別の目的は、ゲートに高電圧を受けるトランジスタの破壊による不良を簡単に検出可能にすることができる半導体装置を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
すなわち、昇圧回路の昇圧電圧を受けるトランジスタにゲート破壊によるリーク電流を生じているか否かを検出するために、前記昇圧回路の昇圧動作が停止された状態で、外部電源電圧を受けて前記昇圧回路の昇圧電圧出力ノードに定電流を供給する定電流回路と、前記定電流回路からの電流供給によって変化される前記昇圧電圧出力ノードの電圧をリファレンス電圧と比較する比較回路とを設ける。比較回路により、昇圧電圧出力ノードの電圧が電源電圧よりも低い所定の電圧になったとき、前記リーク電流が発生していると判定することができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、高電圧を受けるトランジスタの破壊によって生ずるリーク電流を効率的に検出することができる。
また、ゲートに高電圧を受けるトランジスタの破壊による不良を簡単に検出可能にすることができる。
図１は本発明の一例に係る第１のマイクロコンピュータが備えるフラッシュメモリモジュールを例示するブロック図である。 図２は本発明の一例に係る第１のマイクロコンピュータを例示するブロック図である。 図３はスプリットゲート型フラッシュメモリ素子の書込み、消去及び読出動作における電圧印加条件を例示する説明図である。 図４は図１に記載されたテスト回路に関連する回路部分を抜き出して示したブロック図である。 図５は定電流回路を例示する回路図である。 図６は比較回路を例示する回路図である。 図７は電源スイッチ回路を例示する回路図である。 図８はテスト回路の動作波形を例示するタイミングチャートである。 図９はリーク電流テスト時におけるフラッシュモジュールの動作シーケンスを例示するフローチャートである。 図１０はテスタ等によるリーク電流テストの動作フローチャートである。 図１１はテスト回路を用いた別の例を示すブロック図である。 図１２は全ての昇圧ノードを選択的に導通させるための電源接続回路を例示する回路図である。 図１３は本発明に係る第２のマイクロコンピュータを例示するブロック図である。 図１４は第２のマイクロコンピュータが備えるフラッシュメモリモジュールの詳細を例示するブロック図である。 図１５は第２のマイクロコンピュータにおいてオンボードでフラッシュメモリモジュールを書換える動作を示すフローチャートである。 図１６は第２のマイクロコンピュータにおいてオンボードでフラッシュメモリモジュールに対する単独のリーク電流テスト動作を示すフローチャートである。 図１７は本発明に係る第３のマイクロコンピュータを例示するブロック図である。 図１８は第３のマイクロコンピュータが備えるフラッシュメモリモジュールの詳細を例示するブロック図である。 図１９は第３のマイクロコンピュータにおいてオンボードでフラッシュメモリモジュールを書換える動作を示すフローチャートである。 図２０には本発明に係る第４のマイクロコンピュータを例示するブロック図である。 図２１は第４のマイクロコンピュータが備えるフラッシュメモリモジュールの詳細を例示するブロック図である。
符号の説明
１，１ｍａ，１ｍｂ，１ｍｃ マイクロコンピュータ
ＨＢＵＳ 高速バス
ＰＢＵＳ 周辺バス
２ 中央処理装置（ＣＰＵ）
３ ダイレクトメモリアクセスコントローラ(ＤＭＡＣ）
４ バスインタフェース回路（ＢＩＦ）
５ ランダムアクセスメモリ（ＲＡＭ）
６，６ｍａ，６ｍｂ，６ｍｃ フラッシュメモリモジュール（ＦＭＤＬ）
７，７ｍａ，７ｍｂ，７ｍｃ フラッシュシーケンサ（ＦＳＱＣ）
８，９ 外部入出力ポート（ＰＲＴ）
１０ タイマ（ＴＭＲ）
１１ クロックパルスジェネレータ（ＣＰＧ）
１３ システムコントローラ（ＳＹＳＣＯＮ）
ＶＣＣ 外部電源端子
ＶＳＳ 外部グランド端子
ＭＤ０〜ＭＤｉ モード端子
ＬＡＴ ラッチ回路
ＭＣ メモリセル
ＷＬ ワード線
ＭＧＬ メモリゲート選択線
ＳＢＬ 副ビット線ＳＢＬ
１９ メモリマット
１９Ｒ 冗長メモリマット
２０ 副ビット線セレクタ
ＷＭＢＬ 書込み系主ビット線ＷＭＢＬ
２２ 読出し列セレクタ
２３ 階層センスアンプアレイ（ＳＡＡ）
２４ 第１行デコーダ(ＲＤＥＣ＿１)
２５ 第２行デコーダ(ＲＤＥＣ＿２)
３６、３７ ドライバ
３８ ディスチャージ回路
Ｑｄｓ ディスチャージＭＯＳトランジスタ
３１，３１ｍ 電源回路(ＶＰＧ)
４０、４１ 昇圧回路（ＢＳＴ）
ＢＮ＿１、ＢＮ＿２ 昇圧ノード(昇圧電圧出力ノード)
４４，４４ｍ 電源スイッチ回路（ＰＳＷ）
φＬＴＳＴ リーク電流テスト信号
φＲＤ 読出し制御信号
４６ 定電流回路（ＣＣ）
４７ 比較回路（ＣＭＰ）
Ｖｒｅｆ リファレンス電圧
φＣＭＰ 比較結果信号
８１ 昇圧回路
ＮＢ＿３ 昇圧ノード
８０ 電源接続回路（ＰＣＣ）
１００ 置換え制御回路（ＲＰＬＣ）
ＲＰＬＣＤ 代替制御データ
ＭＳＤＡＴ マット選択データ
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔１〕本発明の代表的な実施の形態に係る半導体装置は、昇圧回路（４０）と、前記昇圧回路から出力される昇圧電圧を受けて動作する回路（３８）とを有する。前記昇圧回路の昇圧動作が停止された状態で、外部電源電圧（VCC）を受けて前記昇圧回路の昇圧電圧出力ノード（BN_1）に定電流を供給する定電流回路（４６）と、前記定電流回路からの電流供給によって変化される前記昇圧電圧出力ノードの電圧をリファレンス電圧（Ｖｒｅｆ）と比較する比較回路（４７）と、前記比較回路による比較結果を保持する記憶素子（ＬＡＴ）とを有する。
上記より、高電圧を受けるトランジスタの破壊によってリーク電流が生じているか否かを、比較回路による比較結果に基づいて、効率的に検出することができる。
〔２〕別の観点による実施の形態に係る半導体装置は、複数の昇圧回路と、前記昇圧回路から出力される昇圧電圧を受けて動作する回路とを有する。前記複数個の昇圧回路の昇圧動作が停止された状態で、外部電源電圧を受けて一つの昇圧回路の昇圧電圧出力ノードに定電流を供給する定電流回路と、前記複数個の昇圧回路の昇圧電圧出力ノードを導通させる電源接続回路と、前記定電流回路からの電流供給によって変化される前記昇圧電圧出力ノードの電圧をリファレンス電圧と比較する比較回路と、前記比較回路による比較結果を保持する記憶素子とを有する。
上記より、複数個の昇圧回路毎に定電流回路と比較回路を設けなくても済み、テストのためにのみ利用される回路の規模を小さくすることができる。
〔３〕別の観点による実施の形態に係る半導体装置はメモリ（６）を有する。前記メモリは、メモリトランジスタ（ＭＣ）と、前記メモリトランジスタが接続するソース線を選択的にディスチャージするディスチャージトランジスタ（Ｑｄｓ）と、前記ディスチャージトランジスタのゲートに出力ノードが接続可能にされ当該出力ノードに昇圧電圧を出力する昇圧回路（４０）と、前記昇圧回路の昇圧動作が停止された状態で、外部電源電圧を受けて前記昇圧回路の前記出力ノードに定電流を供給する定電流回路（４６）と、前記定電流回路からの電流供給によって変化される前記出力ノードの電圧をリファレンス電圧と比較する比較回路（４７）とを有する。
上記より、高電圧を受けるトランジスタの破壊によってリーク電流が生じているか否かを、比較回路による比較結果に基づいて、効率的に検出することができる。
〔４〕項３の半導体装置において、例えば前記ディスチャージトランジスタのゲートと前記出力ノードとの間に電源スイッチ回路を有し、前記電源スイッチ回路は、リーク電流テストモードの指示に応答して、前記出力ノードを前記ディスチャージトランジスタのゲートに接続する。
〔５〕項３の半導体装置において、前記比較回路による比較結果を保持する記憶素子を更に有する。
〔６〕項３の半導体装置において、前記メモリと前記記憶素子をアクセス可能な中央処理装置を更に有する。
〔７〕項３の半導体装置において、前記メモリは電気的に書込み及び消去可能な不揮発性メモリである。
〔８〕更に別の観点による半導体装置は、昇圧回路と、前記昇圧回路から出力される昇圧電圧を受けて動作する回路と、前記昇圧電圧供給経路の電流リークを検出するリーク電流テストモードを有するテスト回路と、を備える。前記昇圧回路は前記リーク電流テストモードに呼応して昇圧動作が停止される。前記テスト回路は、前記リーク電流テストモードにおいて外部電源電圧を受けて前記昇圧回路の昇圧電圧出力ノードに定電流を供給する定電流回路と、前記定電流回路から供給される電流による前記昇圧電圧供給経路の電圧とリファレンス電圧と比較する比較回路とを有する。前記リファレンス電圧は、前記昇圧電圧供給経路に制御端子が接続されたトランジスタの破壊により前記昇圧電圧供給経路に電流リークを生じているか否かを識別するための電圧である。
上記より、高電圧を受けるトランジスタの破壊によってリーク電流が生じているか否かを、比較回路による比較結果に基づいて、効率的に検出することができる。
〔９〕項８の半導体装置において、前記リーク電流テストモードを指示する制御回路（７ｍａ、７mb）を更に有し、前記制御回路は例えば前記リーク電流テストモードによる前記比較回路の比較結果（φＣＭＰ）を入力する。
〔１０〕項９の半導体装置において、前記制御回路は、入力した比較結果が前記電流リーク有りを意味するとき前記昇圧電圧を受けて動作する回路を対象としてエラー処理を行なう。例えば、昇圧電圧を受けて動作する回路が、電気的に書換え可能な不揮発性メモリマットである場合には、その判定結果が得られた以降において前記制御意回路は不揮発性メモリマットに対する書換え動作を抑止する。
〔１１〕項１０の半導体装置において、昇圧電圧を受けて動作する回路は、例えば複数の被救済回路ユニット（１９）と、前記被救済回路ユニットを代替する救済回路ユニット(１９Ｒ)とから成る。前記リーク電流テストモードにおいて前記昇圧回路の昇圧電圧出力ノードに接続する前記被救済回路ユニットを前記制御回路からの切換え制御データに基づいて順次一つづつ切換えて選択する接続切換え回路（４４ｍ）を更に有する。前記制御回路（７ｍｂ）は比較回路による電流リークありの比較結果に対応する前記被救済回路ユニットを救済回路に代替するための代替制御データ（ＲＰＬＣＤ）を生成する。高電圧を受けるトランジスタが破壊されても冗長救済を行うことが可能になる。
〔１２〕項１１の半導体装置において、前記制御回路は中央処理装置、又は中央処理装置からコマンドを受けて動作するロジック回路である。
〔１３〕項１２の半導体装置において、前記被救済回路は、例えば昇圧電圧を用いて電気的に書換え可能にされる不揮発性メモリセルが配置されたメモリマット（１９）である。
〔１４〕項１３の半導体装置において、前記制御回路は、不揮発性メモリセルから記憶情報を読出す読出し動作と、不揮発性メモリセルの記憶情報を書き換える書換え動作と、前記リーク電流テストモードによるテスト動作とを制御し、前記書換え動作の前に前記テスト動作の制御を行う。高電圧を受けるトランジスタが破壊されて書き換えを正常に行うことができない状態において消去動作によって必要なプログラムや制御データが不所望に消去されてシステム動作が不能になる虞を確実に防止することができる。
〔１５〕項１４の半導体装置において、前記制御回路は、書換え動作とは独立に前記テスト動作を制御可能である。単独で前記テスト動作が可能であるからシステムメインテナンスの便に供することができる。
〔１６〕項８の半導体装置において、昇圧電圧を受けて動作する回路は、複数の被救済回路ユニット（１９）と、前記被救済回路ユニットを代替する救済回路ユニット(１９Ｒ)とから成る。前記リーク電流テストモードにおいて前記昇圧回路の昇圧電圧出力ノードに接続する前記被救済回路ユニットを切換え制御データに基づいて順次一つづつ切換えて選択する接続切換え回路(４４ｍ)と、前記切換え制御データを生成すると共に、前記リーク電流テストモードによる前記比較回路の比較結果を入力し、比較回路による電流リークありの比較結果に対応する前記被救済回路ユニットを救済回路ユニットに代替するための代替制御データを生成する置換え制御回路（１００）と、を更に有する。高電圧を受けるトランジスタが破壊された場合の冗長救済に対して制御回路の負担を軽減することができる。
〔１７〕項１６の半導体装置において、前記被救済回路ユニットは、昇圧電圧を用いて電気的に書換え可能にされる不揮発性メモリセルが配置されたメモリマットである。
〔１８〕項１７の半導体装置において、前記リーク電流テストモードを指示すると共に前記置換え制御回路の動作を指示する制御回路（７ｍｃ）を更に有する。
〔１９〕項１８の半導体装置において、前記制御回路は中央処理装置、又は中央処理装置からコマンドを受けて動作するロジック回路である。
〔２０〕項１９の半導体装置において、前記制御回路は、不揮発性メモリセルから記憶情報を読出す読出し動作と、不揮発性メモリセルの記憶情報を書き換える書換え動作と、前記リーク電流テストモードによるテスト動作を制御し、前記書換え動作の前に前記テスト動作の制御を行う。
〔２１〕項２の半導体装置において、前記制御回路は、書換え動作とは独立に前記テスト動作を制御可能である。
２．実施の形態の詳細
実施の形態について更に詳述する。
《第１のマイクロコンピュータ》
図２には本発明の一例に係るマイクロコンピュータ(ＭＣＵ)１が示される。同図に示されるマイクロコンピュータ１は例えば相補型ＭＯＳ集積回路製造技術等により単結晶シリコンのような１個の半導体チップに形成される。
マイクロコンピュータ１は、特に制限されないが、高速バスＨＢＵＳと周辺バスＰＢＵＳの２バス構成を有する。高速バスＨＢＵＳと周辺バスＰＢＵＳは特に制限されないが夫々データバス、アドレスバス及びコントロールバスを有する。バスを２バス構成に分離することにより、共通バスに全ての回路を共通接続する場合に比べてバスの負荷を軽くし、高速アクセス動作を保証しようとするものである。
高速バスＨＢＵＳには、命令制御部と実行部を備えて命令を実行する中央処理装置（ＣＰＵ）２、ダイレクトメモリアクセスコントローラ(ＤＭＡＣ）３、高速バスＨＢＵＳと周辺バスＰＢＵＳとのバスインタフェース制御若しくはバスブリッジ制御を行うバスインタフェース回路（ＢＩＦ）４、中央処理装置２のワーク領域等に利用されるランダムアクセスメモリ（ＲＡＭ）５、及びデータやプログラムを格納する不揮発性メモリモジュールとしてのフラッシュメモリモジュール（ＦＭＤＬ）６が接続される。
周辺バスＰＢＵＳには、フラッシュメモリモジュール（ＦＭＤＬ）６に対するコマンドアクセス制御を行うフラッシュシーケンサ（ＦＳＱＣ）７、外部入出力ポート（ＰＲＴ）８，９、タイマ（ＴＭＲ）１０、マイクロコンピュータの内部クロック信号を生成するクロックパルスジェネレータ（ＣＰＧ）１１、及びシステムコントローラ（ＳＹＳＣＯＮ）１３が接続される。ＸＴＡＬ／ＥＸＴＡＬに発振子が接続され或いは外部クロック信号が供給されるクロック端子、ＳＴＢはスタンバイ状態を指示する外部ハードウェアスタンバイ端子、ＲＥＳはリセットを指示する外部リセット端子、Ｖｃｃは外部電源端子、Ｖｓｓは外部グランド端子である。ＭＤ０〜ＭＤｉはマイクロコンピュータ１の動作モードを指定するためのモード端子である。
ここではロジック回路としてのフラッシュシーケンサ７は論理合成により設計され、アレイ構成のフラッシュメモリモジュール６はＣＡＤツールを用いて設計されているため、便宜上別々の回路ブロックとして図示されているが、双方併せて一つのフラッシュメモリを構成する。フラッシュメモリモジュール６は読出し専用の高速アクセスポート（ＨＡＣＳＰ）を介して高速バスＨＢＵＳに接続される。ＣＰＵ又はＤＭＡＣは高速バスＨＢＵＳから高速アクセスポートを介してフラッシュメモリモジュール６をリードアクセスすることができる。ＣＰＵ２又はＤＭＡＣ３はフラッシュメモリモジュール６に対して書込み及び消去のアクセスを行うときは、バスインタフェース４を介して周辺バスＰＢＵＳ経由でフラッシュシーケンサ７にコマンドを発行し、これによってフラッシュシーケンサ７が周辺バスＰＢＵＳから低速アクセスポート（ＬＡＣＳＰ）を通じてフラッシュメモリモジュールの消去や書込み動作の制御を行う。
フラッシュメモリモジュール６は昇圧回路の出力ノードに接続するトランジスタにゲート破壊を生じているか否かを検出するためのテスト回路（ＬＴＳＴ）１２を備える。テスト動作において前記フラッシュシーケンサ７のコントロールレジスタの１ビット分のラッチ回路ＬＡＴはそのテスト回路１２による検出結果等を格納する記憶素子に用いられる。
《フラッシュメモリモジュール》
図１にはフラッシュメモリモジュール６の構成が例示される。メモリアレイ（ＭＡＲＹ）１９には、電気的に書込み及び消去可能な不揮発性メモリセルＭＣがマトリクス配置される。不揮発性メモリセルＭＣは、特に制限されないが、図３に例示されるスプリットゲート型フラッシュメモリ素子とされる。このメモリ素子は、ソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介して配置されたコントロールゲート（ＣＧ）とメモリゲート（ＭＧ）を有し、メモリゲートとゲート絶縁膜の間にはシリコンナイトライド等の電荷トラップ領域（ＳｉＮ）が配置されて構成される。選択ゲート側のソース又はドレイン領域はビット線(ＢＬ)に接続され、メモリゲート側のソース又はドレイン領域はソース線(ＳＬ)に接続される。メモリセルＭＣの閾値電圧（Ｖｔｈ）を下げる（例えば消去動作）にはＢＬ＝Ｈｉ−Ｚ（高インピーダンス状態）、ＣＧ＝１．５Ｖ、ＭＧ＝−１０Ｖ、ＳＬ＝６、ＷＥＬＬ＝０Ｖとし、ウェル領域（ＷＥＬＬ）とメモリゲートＭＧ間の高電界によって電荷トラップ領域（ＳｉＮ）からウェル領域（ＷＥＬＬ）に電子が引き抜かれる。この処理単位はメモリゲートを共有する複数メモリセルとされる。メモリセルＭＣの閾値電圧（Ｖｔｈ）を上げる（例えば書込み動作）にはＢＬ＝０Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝１０Ｖ、ＳＬ＝６、ＷＥＬＬ＝０Ｖとし、ソース線ＳＬからビット線に書込み電流を流し、それによってコントロールゲートとメモリゲートの境界部分で発生するホットエレクトロンが電荷トラップ領域（ＳｉＮ）に注入される。電子の注入はビット線電流を流すか否かによって決まるからこの処理はビット単位で制御される。読出しはＢＬ＝１．５Ｖ、ＣＧ＝１．５Ｖ，ＭＧ＝０Ｖ、ＳＬ＝０Ｖ、ＷＥＬＬ＝０Ｖで行われる。メモリセルの閾値電圧が低ければメモリセルはオン状態にされ、閾値電圧が高ければオフ状態にされる。
メモリセルＭＣのメモリゲートＭＧはメモリゲート選択線ＭＧＬに接続され、コントロールゲートＣＧはワード線ＷＬに接続される。実際には多数のメモリセルＭＣがマトリクス配置され、行方向の配列単位で対応するメモリゲート選択線ＭＧＬ及びワード線ＷＬに接続される。メモリセルＭＣは列単位で副ビット線ＳＢＬに接続され、副ビット線セレクタ２０を介して書込み系主ビット線ＷＭＢＬに接続する。夫々の書込み系主ビット線ＷＭＢＬには複数の副ビット線ＳＢＬが副ビット線セレクタ２０によって階層化されて接続されている。副ビット線ＳＢＬの階層化された単位をメモリマット１９と称する。前記副ビット線ＳＢＬは前記メモリマット毎に読出し列セレクタ２２を介して階層センスアンプアレイ（ＳＡＡ）２３の対応するセンスアンプの入力端子に接続される。ワード線ＷＬは第１行デコーダ(ＲＤＥＣ＿１)２４によって選択的され、メモリゲート線ＭＧＬ及び副ビット線セレクタ２０は第２行デコーダ(ＲＤＥＣ＿２)２５によって選択される。第１行デコーダ２４及び第２行デコーダ２５による選択動作は、読出しアクセスではＨＡＣＳＰに供給されるアドレス情報等に従い、データの書込み動作及び消去動作ではＬＡＣＳＰに供給されるアドレス情報等に従う。第１行デコーダ２４にはワード線を駆動するドライバ３４が代表的に示される。第２行デコーダ２５には副ビット線セレクタ２０の選択信号線を駆動するドライバ３５、メモリゲート線ＭＧＬを駆動するドライバ３６、及びソース線ＳＬを駆動するドライバ３７が代表的に示される。３８は選択的にソース線ＳＬを回路のグランド電位ＶＳＳにディスチャージするディスチャージ回路であり、ソース線ＳＬとグランド電位ＶＳＳとの間に配置されたｎチャンネル型のディスチャージＭＯＳトランジスタＱｄｓが代表的に示される。
階層センスアンプアレイ２３のセンスアンプによるセンス増幅出力は出力バッファ(ＯＢＵＦ)２６を介して高速バスＨＢＵＳのデータバスＨＢＵＳ＿Ｄに接続される。書込み系主ビット線ＷＭＢＬは書込みデータラッチ回路２７のラッチデータに従って選択的に書込み電流が流れるようにされる。書込みデータラッチ回路２７は書換え列セレクタ２８で選択され、また、書換え列セレクタ２８で選択された書き込み系主ビット線ＷＭＢＬはベリファイセンスアンプＶＳＡに接続される。ベリファイセンスアンプＶＳＡの出力及び書込みデータラッチ回路２７は、周辺バスＰＢＵＳのデータバス（ＰＢＵＳ＿Ｄ）にインタフェースされる入出力回路（ＩＯＢＵＳ）２９に接続する。書換え列セレクタ２８は列デコーダ(ＣＤＥＣ)３０によって選択される。列デコーダ３０の選択動作はＬＡＣＳＰからバスＰＢＵＳに供給されるアドレス情報等に従う。
タイミングジェネレータ(ＴＭＧ)３２はＣＰＵ２等からＨＡＣＳＰに供給されるアクセスストローブ信号、ＦＳＱＣ７からＬＡＣＳＰに供給されるアクセスコマンド等に従って、内部動作タイミングを規定する内部制御信号を生成する。フラッシュメモリの制御部はＦＳＱＣ７とタイミングジェネレータ３２によって構成される。
《テスト回路》
電源回路(ＶＰＧ)３１は読出し、書込み、及び消去に必要な各種動作電源を生成する。前記テスト回路１２は便宜上電源回路３１に配置される。電源回路３１は、代表的に示された昇圧回路（ＢＳＴ）４０，４１を有する。昇圧回路４０，４１は例えばチャージポンプを利用して電源電圧を昇圧する。昇圧電圧が出力される昇圧ノード(昇圧電圧出力ノード)ＢＮ＿１、ＢＮ＿２にはグランド電位ＶＳＳとの間に安定化容量４２，４３が接続される。昇圧ノードＢＮ＿１は第２行デコーダ２５においてソース線ＳＬを駆動するドライバ３７の電源端子に結合される。昇圧ノードＢＮ＿２はメモリゲート線ＭＧＬを駆動するドライバ３６の電源端子に結合される。更に昇圧ノードＢＮ＿１は電源スイッチ回路（ＰＳＷ）４４で選択的にディスチャージＭＯＳトランジスタＱｄｓのゲートに接続される。電源スイッチ４４はリーク電流テスト信号φＬＴＳＴと読出し制御信号φＲＤを受ける論理和ゲートの出力が供給され、リーク電流テスト信号φＬＴＳＴによるリークテスト又は読出し制御信号φＲＤによる読出し動作の指示に応答して昇圧ノードＢＮ＿１をディスチャージＭＯＳトランジスタＱｄｓのゲートに導通させる。リーク電流テスト信号φＬＴＳＴは、特に制限されないが、マイクロコンピュータ1の外部から、例えばテスタ等から、供給される。
ディスチャージＭＯＳトランジスタＱｄｓのゲートには読出し動作（ベリファイ読出しを含む）において高電圧が印加される。読出し動作においてメモリセルＭＣからソース線ＳＬに流れる電流によってソース線ＳＬのレベルが不所望に上昇しないようにするためにＭＯＳトランジスタＱｄｓの相互コンダクタンスを大きくするためである。前記ディスチャージＭＯＳトランジスタＱｄｓは、書込み高電圧又は消去高電圧をゲートに受けるＭＯＳトランジスタに比べて印加電圧は低いが、高電圧の印加によるゲート酸化膜が受けるストレス時間は格段に長くされる。したがって、当該トランジスタに対しては厳しい電圧条件を用いてバーンインテスト等を行うことが望ましい。そのようなバーンインテストの結果、ディスチャージＭＯＳトランジスタＱｄｓのゲート破壊によるリークを生じた場合にこれを容易に検出するために前記テスト回路１２が設けられる。ディスチャージＭＯＳトランジスタＱｄｓのゲートが破壊されてゲート・ドレイン・ソース間が不所望にリークすると、書き込み動作や読出し動作においてソース線を必要な電圧に制御することができなくなって、記憶情報の読出しや記憶情報の書き換えを正常に行うことができなくなる。
前記テスト回路１２は、前記昇圧回路の昇圧動作が停止された状態で、外部電源電圧ＶＣＣを受けて前記昇圧回路４０の昇圧ノードＢＮ＿１に定電流を供給する定電流回路（ＣＣ）４６と、前記定電流回路４６からの電流供給によって変化される前記昇圧電圧出力ノードＢＮ＿１の電圧をリファレンス電圧Ｖｒｅｆと比較する比較回路（ＣＭＰ）４７とを有する。ディスチャージＭＯＳトランジスタＱｄｓにゲート破壊を生じている場合、昇圧ノードＢＮ＿１に定電流回路４６から電流が供給されても基板や其の他の経路にリークして其の電圧レベルは比較的低いレベルになろうとする。半導体製造技術の進歩により微細化プロセスが進み、その結果としてＭＯＳトランジスタのサブスレッショルドリーク電流（単にゲートリーク電流とも記す）が増加したとしても、ゲート破壊を生じたＭＯＳトランジスタのリーク電流の方が大きいことから、このリファレンス電圧Ｖｒｅｆはゲートリーク電流による電圧降下よりも大きな電圧降下を検出可能に設定すればよい。または定電流回路４６から供給する電流はゲートリーク電流よりも多くゲート破壊によるリーク電流よりも少ない電流を供給するように設定すれば、ゲートリーク電流では電圧降下を生じず、ゲート破壊によるリーク電流により生じる電圧降下を検出することが可能となる。例えば、ディスチャージＭＯＳトランジスタＱｄｓの近傍にゲートリーク電流を測定するためのディスチャージＭＯＳトランジスタＱｄｓと実質的に同じテストサンプルＭＯＳトランジスタを配置しておき、このテストサンプルＭＯＳトランジスタのゲートに昇圧ノードＢＮ＿１を導通させて流れる電流量を測定し、それとの比較によりディスチャージＭＯＳトランジスタＱｄｓのリーク電流を測定するようにしてもよい。テストサンプルＭＯＳトランジスタを用いたテストを行うことで、ディスチャージＭＯＳトランジスタＱｄｓがゲート破壊を生じているものの破壊の程度が小さいため高抵抗状態であり、継続的に使用を続けることにより将来的にゲート破壊が進行する可能性がある場合でもその前に検出することが可能となる。
比較回路４７は昇圧ノードＢＮ＿１のレベルがリファレンス電圧Ｖｒｅｆよりも低い状態によってそれを検出する。この状態で比較回路４７の比較結果信号φＣＭＰはローレベルからハイレベルに変化される。この信号φＣＭＰの変化はラッチ回路ＬＡＴに論理値“１”の検出フラグをセットする。例えばＣＰＵ２が検出フラグを外部に出力し、或いは外部から当該検出フラグを参照することによって、ゲートが昇圧ノードに接続しているトランジスタの破壊が生じていることを外部で簡単に認識することができる。尚、リーク電流テストを行うときは、トランジスタのゲートに昇圧ノードが接続する昇圧回路の昇圧動作は少なくとも停止させることが必要であるが、ＣＰＵ２等のその他の回路の動作について停止させることは必須ではない。上記テスト動作を行うのにモード端子ＭＤ０〜ＭＤｉを用いてリーク電流テストモードを設定すればよい。
図４には図１からテスト回路１２に関連する回路部分を抜き出して示してある。ＮＤ１は論理和ゲートＯＲの出力ノード、ＮＤ２は電源スイッチ回路の電圧出力ノードを意味する。
図５には定電流回路４６の一例が示される。ＶＣＣがマイクロコンピュータの外部電源端子に印加される外部電源電圧、ＶＤＤは外部電源電圧ＶＣＣを降圧して得られるロジック回路用の内部電源電圧である。ＭＯＳトランジスタ記号においてゲートが太く図示されたトランジスタはゲートが細く図示されたトランジスタに比べてゲート耐圧が高くされた高耐圧ＭＯＳトランジスタを意味する。図面においてｐチャンネル型ＭＯＳトランジスタにはバックゲートに矢印を付することによってｎチャンネルＭＯＳトランジスタと区別している。
テスト信号φＬＴＳＴのハイレベルによってテスト動作が指示されると、昇圧回路４０の動作が停止される。テスト信号φＬＴＳＴはインバータ５０で反転され、テスト信号φＬＴＳＴの非反転及び反転信号を受けるレベルシフト回路５１はテスト信号φＬＴＳＴの電圧振幅０〜ＶＤＤを０〜ＢＮ＿１の電圧振幅に変換し、レベルシフトされた信号はインバータ５２で反転される。インバータ５０の出力を受ける分割回路５３はｐチャンネル型ＭＯＳトランジスタＱｐ１のソースにＶＤＤ／２の電圧を形成する。外部電源電圧ＶＣＣに接続するカレントミラー回路５４の一方の負荷ＭＯＳトランジスタＱｐ２にはＭＯＳトランジスタＱｎ３，Ｑｎ４，Ｑｎ５の直列回路が接続され、これに流れる電流を他方の負荷ＭＯＳトランジスタＱｐ６を介して昇圧ノードＢＮ＿１に鏡映する。ＭＯＳトランジスタＱｐ７はリーク電流テスト以外の時にノードＢＮ＿１から電源電圧ＶＣＣへ電流が逆流するのを防止するために設けられている。この定電流回路４６により、テストモードにおいて、昇圧動作が停止された昇圧回路の昇圧ノードＢＮ＿１に定電流を供給することができる。
図６には比較回路４７の一例が示される。差動アンプ６０は差動入力端子にリファレンス電圧Ｖｒｅｆと昇圧ノードＢＮ＿１の電圧とを受け、昇圧ノードＢＮ＿１の電圧がリファレンス電圧Ｖｒｅｆよりも低くなると、シングルエンド出力がローレベルからハイレベルに反転する。差動アンプ６０のシングルエンド出力には直列２段のインバータ６１，６２が結合され、インバータ６２の出力が比較結果信号φＣＭＰとされる。インバータ６２の入力にはプルアップＭＯＳトランジスタＱｐ８が結合され、差動アンプ６０とインバータ６１にはイネーブルスイッチＭＯＳトランジスタＱｎ９，Ｃｎ１０が結合され、それらトランジスタＱｐ８，Ｑｎ９，Ｑｎ１０はテスト信号φＬＴＳＴによってスイッチ制御される。差動アンプ６０およびインバータ６１はテスト信号φＬＴＳＴのハイレベルによって動作可能にされる。昇圧ノードＢＮ＿１の電圧がリファレンス電圧Ｖｒｅｆよりも低くなると、比較結果信号φＣＭＰがローレベルからハイレベルに反転され、これによって、昇圧ノードＢＮ＿１にゲートが結合するとＭＯＳトランジスタＱｄｓにゲート絶縁破壊を生じていることが検出される。
図７には電源スイッチ回路４４の一例が示される。電源スイッチ回路４４は、特に制限されないが、ラッチ回路７０を流用して構成され、選択的に昇圧ノードＢＮ＿１の電圧をノードＮＤ２に出力可能にする回路である。ノードＢＮ＿２がハイレベルのとき、ノードＮＤ１がハイレベルにされることにより、ラッチ回路７０は昇圧ノードＢＮ＿１の電圧をノードＮＤ２に出力する。ノードＢＮ＿２がハイレベルのとき、ノードＮＤ１がローレベルにされることにより、ラッチ回路７０はグランド電圧ＶＳＳをノードＮＤ２に出力する。リーク電流テストモードにおいて、テスト信号φＬＴＳＴはハイレベルにされ、昇圧回路４１は昇圧動作を行うので、昇圧ノードＢＮ＿１はノードＮＤ２に導通される。
図８にはテスト回路の動作波形が例示される。ここでは、便宜上、トランジスタＱｄｓにゲート破壊を生じておらずリーク電流が小さい（ゲートリーク電流が支配的に生じている）場合には、テスト動作中に昇圧ノードＢＮ＿１は大凡電源電圧ＶＣＣを維持する場合を一例としている。この状態から、トランジスタＱｄｓのゲート破壊が顕在化したことを想定すると、昇圧ノードＢＮ＿１のレベルが徐々に低下し、リファレンス電圧Ｖｒｅｆよりも低くなったとき、検出信号φＣＭＰはローレベルからハイレベルに反転される。リーク電流テストを行うとき図示のように昇圧ノードＢＮ＿１を予め電源電圧ＶＣＣに初期化する場合は、昇圧ノードＢＮ＿１を電源電圧ＶＣＣにプリチャージすればよい。テスト時間を短縮する必要性が低ければ、トランジスタＱｄｓの破壊を検出するのにソース線ＳＬを予め電源電圧ＶＣＣに初期化することは必須ではない。リーク電流が少なければ徐々に昇圧ノードＢＮ＿１が充電されてリファレンス電圧Ｖｒｅｆを超え、ゲート破壊によってリーク電流が多い場合には昇圧ノードＢＮ＿１は常にリファレンス電圧Ｖｒｅｆを超えることがないように、定電流回路４６の電流供給能力を設定すれば、リーク電流テスト開始後、所定時間経過後の検出信号φＣＭＰによって、ゲート破壊の有無を検出することができる。尚、電源スイッチ回路はノードＮＤ１のハイレベルによってオン動作する単なるスイッチ回路を用いてよいことは言うまでもない。
図９にはリーク電流テスト時におけるフラッシュモジュールの動作シーケンスが例示される。リーク電流テスト信号φＬＴＳＴによってリーク電流テストの開始が指示されると、昇圧回路４０の昇圧動作が停止され（Ｓ１）、定電流回路４６から昇圧ノードＢＮ＿１経由の電流供給は開始される（Ｓ２）。比較回路４７による電圧比較動作が行われ（Ｓ３，Ｓ４）、昇圧ノードＢＮ＿１のレベルがリファレンスレベルＶｒｅｆ以上であれば昇圧ノードＢＮ＿１の経路におけるリーク電流は小さく、検出信号φＣＭＰはローレベルにされる（Ｓ５）。昇圧ノードＢＮ＿１のレベルがリファレンスレベルＶｒｅｆよりも低ければ、昇圧ノードＢＮ＿１の経路におけるリーク電流は大きく、検出信号φＣＭＰはハイレベルにされる（Ｓ６）。検出信号φＣＭＰのハイレベルによってラッチ回路ＬＡＴにエラーフラグがセットされる（Ｓ７）。
図１０にはテスタ等によるリーク電流テストの動作フローが例示される。マイクロコンピュータ1のバーンインテスト又はウェーハテストが行われた後（Ｓ１１）、マイクロコンピュータ１にテスタからのリーク電流テスト信号φＬＴＳＴによってリーク電流テストモードが設定されると（Ｓ１２）、マイクロコンピュータ1の内部で図９のシーケンスに従ってリーク電流テスト動作が行われる。テスタはそのテスト結果が得られるのを待ち（Ｓ１３）、ラッチ回路ＬＡＴを参照してエラーフラグがセットされているか否かを判別する（Ｓ１４）。エラーフラグの参照は、特に制限されないが、ＣＰＵ２にテストプログラムを実行させてエラーフラグを外部に出力させ、或いはテスタが直接エラーフラグをアクセスする、などの可能な手法によって行えばよい。テスタはエラーフラグがセット状態にされていなければ当該マイクロコンピュータ1を良品と判定し（Ｓ１５）、エラーフラグがセットされていれば不良品と判定する（Ｓ１６）。
図１１にはテスト回路１２を用いた別の例を示す。図１１において昇圧回路８１はフラッシュメモリモジュール６が保有するその他全ての昇圧回路を総称する。ＮＢ＿３は昇圧回路の昇圧電圧出力ノード（昇圧ノード）、８２は安定化容量である。ここでは、リーク電流テストモードにおいて全ての昇圧ノードＢＮ＿１，ＢＮ＿２，ＢＮ＿３を導通させる電源接続回路（ＰＣＣ）８０が設けられる。その他の構成は図４と同じである。電流接続回路８０はリーク電流テスト信号φＬＴＳＴのハイレベルによってリーク電流テスト動作が指示されると、昇圧ノードＢＮ＿１，ＢＮ＿２，ＢＮ＿３を相互に導通させ、それら昇圧ノードＢＮ＿１，ＢＮ＿２，ＢＮ＿３に一つの定電流源回路４６から定電流が供給可能になる。したがって、昇圧ノードにゲートが接続するトランジスタＱｄｓだけでなく、昇圧ノードＢＮ＿２に接続するドライバを構成するとトランジスタのソース破壊等による電流リーク、或いは昇圧回路４０，４１，８１を構成するトランジスタ等の破壊による電流リークの有無について検出することができる。要するに、昇圧回路それ自体並びに昇圧ノードに接続する回路のトランジスタ破壊等に起因するリーク電流の有無を全般的に検出することができる。
図１２には電源接続回路８０の一例が示される。９０，９２，９４，９６はレベルシフト回路であり、９１，９３，９５，９７は選択的に逆方向ダイオード接続状態を採り得るｐチャンネル型の逆流防止ＭＯＳトランジスタである。リーク電流テスト信号φＬＴＳＴがハイレベルにされると、逆流防止ＭＯＳトランジスタ９１，９３，０５，９７は対応するレベルシフト回路９０，９２，９４，９６の出力を受けてオン状態にされ、昇圧ノードＢＮ＿１をＢＮ＿２とＢＮ＿３に導通させる。これによって前記リーク電流テストが可能になる。リーク電流テスト信号φＬＴＳＴがローレベルにされると、逆流防止ＭＯＳトランジスタ９１，９３，０５，９７は自らのゲートがソースに接続する逆方向ダイオード接続状態を採ることができるようになり、昇圧ノードＢＮ＿２と昇圧ノードＢＮ＿３は昇圧ノードＢＮ＿１から電気的に分離され、通常動作では支障を生じないようになっている。
《第２のマイクロコンピュータ》
図１３には本発明に係る第２のマイクロコンピュータ１ｍａが例示される。第１のマイクロコンピュータ１についてはリーク電流テストをテスタを使って行うものとして説明したが、第２のマイクロコンピュータ１ｍａについてはオンボードでもリーク電流テストが可能なものとして説明する。主にマイクロコンピュータ１との相違点について説明する。
マイクロコンピュータ１ｍａはフラッシュメモリモジュール６ｍａを有し、このフラッシュメモリモジュール６ｍａはフラッシュシーケンサ７ｍａからバスＰＢＵＳ及びアクセスポートＬＡＣＳＰを介して与えられる信号ＬＴＳＬ，ＬＴＷＥによってリーク電流テストが指示され、タイミングジェネレータ３２ｍがリーク電流テスト信号φＬＴＳＴを生成する。ＲＤはフラッシュシーケンサ７ｍａからバスＰＢＵＳ及びアクセスポートＬＡＣＳＰを介して与えられるリード信号を意味する。フラッシュシーケンサ７ｍａからバスＰＢＵＳ及びアクセスポートＬＡＣＳＰを介して与えられる書き込み信号、消去信号は図示を省略してある。テスト結果はラッチ回路ＬＡＴに保持され、ＣＰＵ２のプログラム処理等に用いられる。
図１４にはフラッシュメモリモジュール６ｍａの詳細が示される。ここでは複数のメモリマット１９とディスチャージ回路３８を図示してある。図１との相違点は電源回路３１ｍの構成である。電源スイッチ回路４４ｍはマット選択レジスタＭＳＲＥＧを有し、制御信号φＬＴＳＴが活性化されているときマット選択レジスタＭＳＲＥＧにセットされたデータＭＳＤＡＴに従って電源スイッチ回路４４ｍは昇圧ノードＢＮ＿１を接続する一つのディスチャージ回路３８を選択する。制御信号φＲＤが活性化されているときは電源スイッチ回路４４ｍは昇圧ノードＢＮ＿１を全てのディスチャージ回路３８に接続する。制御信号φＲＤはリード信号ＲＤによりリード動作が指示されるのに呼応して活性化される。制御信号φＬＴＳＴは信号ＬＴＳＬ又はＬＴＷＥによってリーク電流テストが指示されるのに呼応して活性化される。尚、ＡＤＲＳはアドレスバスＨＢＵＳ＿Ａ又はＰＢＵＳ＿ＡからデコーダＲＤＥＣ＿１に供給されるロウアドレス信号を代表的に示したものである。
フラッシュシーケンサ７ｍａはレジスタＭＳＲＥＧにセットするデータＭＳＤＡＴを順次切換えながら逐次比較結果信号φＣＭＰをラッチ回路ＬＡＴに蓄積する。特に制限されないがフラッシュシーケンサ７ｍａは蓄積結果に基づいて昇圧電流供給経路で大きな電流リークが発生しているか否かを判別し、その判別結果に応じた処理を行なう、あるいは大きな電流リークの発生をエラーとしてＣＰＵ２に通知したりする。ＣＰＵ２はそのエラー通知によって、例えばそれ以降、フラッシュメモリモジュール６ｍａに対する書換え動作を抑止する。昇圧ノードのリークによって正常な書き換え動作を保証することができなくなるからである。
図１５にはオンボードでフラッシュメモリモジュールを書換えるときの動作フローが例示される。ＣＰＵ２によってフラッシュメモリモジュール６ｍａに対するデータの書き込み動作がフラッシュシーケンサ７ｍａに与えられると、フラッシュシーケンサ７ｍａはフラッシュメモリモジュール６ｍａに対する書換え動作の制御を開始する(Ｓ２０)。先ず、記憶情報の書換えの前にリーク電流テストを行う。即ち、信号ＬＴＷＥによってリークテスト信号φＬＴＳＴを活性化し、昇圧回路４０の昇圧動作を停止させ（Ｓ２１）、定電流回路４６を動作させ（Ｓ２２）、レジスタＭＳＲＥＧにデータＭＳＤＡＴを設定してディスチャージ回路３８を選択したとき比較回路４７で生成される比較結果信号φＣＭＰをラッチ回路ＬＡＴに保持する（Ｓ２３）。保持された結果はリファレンス電圧以上であるか否かが判定される（Ｓ２４）。メモリマット１９のディスチャージ回路３８を順次切換えながらステップＳ２３、Ｓ２４の動作行うが、全てのディスチャージ回路３８の選択が一巡するまでの間に全くエラーが無ければ（全ての比較結果がリファレンス電圧以上であれば）Ｓ２５の処理に、一度でもエラーがあれば（比較結果が一つでもリファレンス電圧よりも低ければ）Ｓ３１の処理に分岐する。
Ｓ２５では、昇圧電圧経路のリーク電流はサブスレッショルドリークによるものであって、昇圧電圧をゲートに受けるＭＯＳトランジスタは破壊されていない、即ち、昇圧電圧供給経路の電流リークは小さいと判別する。これによってフラッシュシーケンサ７ｍａはフラッシュメモリモジュール６ｍａに対する消去開始（Ｓ２６）、消去終了（Ｓ２７）、書込み開始（Ｓ２８）、書込み終了（Ｓ２９）、及びフラッシュメモリモジュール６ｍａの書換え終了（Ｓ３０）のそれぞれの処理を完了する。
一方、Ｓ３１では、昇圧電圧供給経路のリーク電流はサブスレッショルドリークによるものだけでなく、昇圧電圧をゲートに受けるＭＯＳトランジスタの破壊に起因するリーク電流も含まれている、即ち、昇圧電圧供給経路の電流リークは大きいと判別する。これによってフラッシュシーケンサ７ｍａはエラー信号を出力し（Ｓ３２）、フラッシュメモリモジュール６ｍａの書換え動作を中断して異常終了する（Ｓ３３）。エラー信号は例えばＣＰＵ２に出力され、ＣＰＵはそれに対応するエラー処理を行なう。前記エラー信号は割込み要求信号として処理されてもよい。
これにより、高電圧を受けるトランジスタが破壊されて書き換えを正常に行うことができない状態において消去動作によって必要なプログラムや制御データが不所望に消去されてシステム動作が不能になる虞を確実に防止することができる。
図１６にはオンボードでフラッシュメモリモジュールに対するリーク電流テストを行うときの動作フローが例示される。ＣＰＵ２によってフラッシュメモリモジュール６ｍａに対するリーク電流テストの指示がフラッシュシーケンサ７ｍａに与えられると、フラッシュシーケンサ７ｍａはフラッシュメモリモジュール６ｍａに対する単独のリーク電流テスト動作の制御を開始する。ＣＰＵ２からフラッシュシーケンサ７ｍａへのリーク電流テストの指示は、特定のコマンド、又はフラッシュシーケンサ７ｍａ内のコントロールレジスタへの制御データの書き込み等によって行われる。リーク電流テストが指示されると、シーケンサ７ｍａは信号ＬＴＳＬによってリークテスト信号φＬＴＳＴを活性化し、昇圧回路４０の昇圧動作を停止させ（Ｓ４０）、定電流回路４６を動作させ（Ｓ４１）、レジスタＭＳＲＥＧにデータＭＳＤＡＴを設定してディスチャージ回路３８を選択したとき比較回路４７で生成される比較結果信号φＣＭＰをラッチ回路ＬＡＴに保持する（Ｓ４２）。保持された結果はリファレンス電圧以上であるか否かが判定される（Ｓ４３）。メモリマット１９のディスチャージ回路３８を順次切換えながらステップＳ４２、Ｓ４３の動作行うが、全てのディスチャージ回路３８の選択が一巡するまでの間に全くエラーが無ければ（全ての比較結果がリファレンス電圧以上であれば）Ｓ４４の処理に、一度でもエラーがあれば（比較結果が一つでもリファレンス電圧よりも低ければ）Ｓ４５の処理に分岐する。
Ｓ４４では、フラッシュシーケンサ７ｍａは昇圧電圧供給経路のリーク電流が小さいことを示すスタータスをＣＰＵ２に返して処理を終了する。一方、Ｓ４５では、昇圧電圧供給経路のリーク電流が大きいことを示すステータス若しくはエラー信号をＣＰＵ２に返して処理を終了する。
これによれば、単独で前記リーク電流テスト動作が可能であるからマイクロコンピュータ６ｍａのシステムメインテナンスの便に供することができる。
《第３のマイクロコンピュータ》
図１７には本発明に係る第３のマイクロコンピュータ１ｍｂが例示される。第２のマイクロコンピュータ１ｍａについてはリーク電流テストの結果に対して冗長救済を考慮していないが、第３のマイクロコンピュータ１ｍｂではリーク電流テストの結果を参照して冗長救済を行う。主に、第２のマイクロコンピュータ１ｍａとのその点の相違について説明する。
マイクロコンピュータ１ｍｂはフラッシュメモリモジュール６ｍｂを有し、このフラッシュメモリモジュール６ｍｂはフラッシュシーケンサ７ｍｂからバスＰＢＵＳ及びアクセスポートＬＡＣＳＰを介して与えられる信号ＬＴＳＬ，ＬＴＷＥによってリーク電流テストが指示され、タイミングジェネレータ３２ｍがリーク電流テスト信号φＬＴＳＴを生成する。テスト結果はラッチ回路ＬＡＴに保持され、ＣＰＵ２のプログラム処理等に用いられる。ここでは冗長による救済として、複数ワード線を単位とするメモリマット１９単位の救済を想定する。救済のプログラムは代替制御データＲＰＬＣＤが第１デコーダ２４ｍ及び第２デコーダ２５ｍに与えられて行われる。代替制御データＲＰＬＣＤは、例えばフラッシュシーケンサ７ｍｂが生成する。
図１８にはフラッシュメモリモジュール６ｍｂの詳細が示される。ここでは、被救済回路ユニットとして複数のメモリマット１９が示され、被救済回路ユニットを代替する救済回路ユニットとして冗長メモリマット１９Ｒが示される。それぞれのメモリマット１９にはディスチャージ回路３８が対応されて図示されている。冗長メモリマット１９Ｒにはディスチャージ回路３８Ｒが対応される。３４Ｒ,３６Ｒ,３７Ｒは代表的に示された冗長用のドライバである。
第２のマイクロコンピュータ６ｍａと同様に、電源スイッチ回路４４ｍはマット選択レジスタＭＳＲＥＧを有し、制御信号φＬＴＳＴが活性化されているときマット選択レジスタＭＳＲＥＧにセットされたデータＭＳＤＡＴに従って電源スイッチ回路４４ｍは昇圧ノードＢＮ＿１を接続する一つのディスチャージ回路３８を選択する。制御信号φＲＤが活性化されているときは電源スイッチ回路４４ｍは昇圧ノードＢＮ＿１を全てのディスチャージ回路３８に接続する。制御信号φＲＤはリード信号ＲＤによりリード動作が指示されるのに呼応して活性化される。制御信号φＬＴＳＴは信号ＬＴＳＬ又はＬＴＷＥによってリーク電流テストが指示されるのに呼応して活性化される。
フラッシュシーケンサ７ｍｂはレジスタＭＳＲＥＧにセットするデータＭＳＤＡＴを順次切換えながら逐次比較結果信号φＣＭＰをラッチ回路ＬＡＴに蓄積する。特に制限されないがフラッシュシーケンサ７ｍｂは蓄積結果に基づいて昇圧電流供給経路で大きな電流リークが発生しているか否かを判別し、大きな電流リークが発生していることを判別したときは、それに対応するメモリマットを冗長メモリマット１９Ｒに置き換えるための代替制御データＲＰＬＣＤを生成してデコーダ２４ｍ，２５ｍに供給する。代替方式について特に図示はしないが電気的に書換え可能阿な不揮発性レジスタに代替制御データＲＰＬＣＤを設定することによって行われる。例えば、救済されるメモリマットのメモリマットアドレスの入力を判別し、これを判別したときメモリマット１９の選択を禁止し、冗長メモリマット１９Ｒを選択するように、不揮発性レジスタに代替制御データＲＰＬＣＤに従ってデコーダ２４ｍ，２５ｍの論理構成が可変化能にされる。高電圧を受けるトランジスタが破壊されて不所望なリーク電流を生ずる故障を生じても、冗長救済を行うことが可能になる。
図１９にはオンボードでフラッシュメモリモジュール６ｍｂを書換えるときの動作フローが例示される。ＣＰＵ２によってフラッシュメモリモジュール６ｍｂに対するデータの書き込み動作がフラッシュシーケンサ７ｍｂに与えられると、フラッシュシーケンサ７ｍｂはフラッシュメモリモジュール６ｍｂに対する書換え動作の制御を開始する(Ｓ５０)。先ず、リーク電流テストを行う(Ｓ５１)。その処理内容はステップＳ２１，Ｓ２２，Ｓ２３と同じ内容であり、比較回路４７で順次生成された比較結果信号φＣＭＰがフラッシュシーケンサ７ｍｂのラッチ回路ＬＡＴに保持される。保持された結果はリファレンス電圧よりも低い異常状態であるか否かが判定され（Ｓ５２）、異常状態であればその比較結果に対応されるメモリマット（エラーマット）のアドレスが記憶される（Ｓ５３）。ステップＳ５２，Ｓ５３の処理は、保持した全ての比較結果に対して繰り返し行われる（Ｓ５４，Ｓ５５）。保持した全ての比較結果に対してエラーマットが存在する場合にはエラーマットを冗長メモリマットに置き換える処理が行なわれる（Ｓ５６，Ｓ５７）。置き換え処理は、フラッシュシーケンサ７ｍｂがステップＳ５３で格納したエラーマットのアドレスを代替制御データＲＰＬＣＤとしてデコーダ２４ｍ，２５ｍの不揮発性レジスタにセットする処理である。その後、フラッシュシーケンサ７ｍｂはフラッシュメモリモジュール６ｍｂに対する消去開始（Ｓ５８）、消去終了（Ｓ５９）、書込み開始（Ｓ６０）、書込み終了（Ｓ６１）、及びフラッシュメモリモジュール６ｍｂの書換え終了（Ｓ６２）のそれぞれの処理を完了する。図１９に示されるＣＮＴ１−ＣＮＴ３の制御処理は全てフラッシュシーケンサ７ｍｂが行なう。
図１６の単独のリーク電流テスト動作の制御に対応するには、図１９のＣＮＴ２の制御処理行ない、電流リーク異常がなかった場合には図１６のＳ４４の処理を行ない、電流リーク異常があった場合には図１６のＳ４５の処理を行なえばよい。
《第４のマイクロコンピュータ》
図２０には本発明に係る第４のマイクロコンピュータ１ｍｃが例示される。第４のマイクロコンピュータ１ｍｃは、冗長救済の制御をフラッシュメモリモジュール６ｍｃで行う点が第３のマイクロコンピュータ１ｍｂと相違する。この相違点について説明する。
マイクロコンピュータ１ｍｃはフラッシュメモリモジュール６ｍｃを有し、このフラッシュメモリモジュール６ｍｃはフラッシュシーケンサ７ｍｃからバスＰＢＵＳ及びアクセスポートＬＡＣＳＰを介して与えられる信号ＬＴＳＬ，ＬＴＷＥによってリーク電流テストが指示され、タイミングジェネレータ３２ｍがリーク電流テスト信号φＬＴＳＴを生成する。テスト結果φＣＭＰは冗長救済を制御するための置換え制御回路（ＲＰＬＣ）１００に供給され、置換え制御回路１００はテスト結果φＣＭＰ及びマット選択データＭＳＤＡＴに基づいて代替制御データＲＰＬＣＤを生成してデコーダ２４ｍ，２５ｍに供給する。
図２１にはフラッシュメモリモジュール６ｍｃの詳細が示される。ここでは、被救済回路ユニットとして複数のメモリマット１９が示され、被救済回路ユニットを代替する救済回路ユニットとして冗長メモリマット１９Ｒが示される。それぞれのメモリマット１９にはディスチャージ回路３８が対応されて図示されている。冗長メモリマット１９Ｒにはディスチャージ回路３８Ｒが対応される。３４Ｒ,３６Ｒ,３７Ｒは代表的に示された冗長用のドライバである。
第３のマイクロコンピュータ６ｍｂと同様に、電源スイッチ回路４４ｍはマット選択レジスタＭＳＲＥＧを有し、制御信号φＬＴＳＴが活性化されているときマット選択レジスタＭＳＲＥＧにセットされたデータＭＳＤＡＴに従って電源スイッチ回路４４ｍは昇圧ノードＢＮ＿１を接続する一つのディスチャージ回路３８を選択する。制御信号φＲＤが活性化されているときは電源スイッチ回路４４ｍは昇圧ノードＢＮ＿１を全てのディスチャージ回路３８に接続する。制御信号φＲＤはリード信号ＲＤによりリード動作が指示されるのに呼応して活性化される。制御信号φＬＴＳＴは信号ＬＴＳＬ又はＬＴＷＥによってリーク電流テストが指示されるのに呼応して活性化される。
リーク電流テストを指示した後、フラッシュシーケンサ７ｍｃはフラッシュメモリモジュール６ｍｃに所定のインターバルでデータＭＳＤＡＴを順次供給する。データＭＳＤＡＴは電源スイッチ回路４４ｍのレジスタＭＳＲＥＧと置換え制御回路１００のレジスタＭＳＲＥＧにセットされる。置換え制御回路１００はテスト結果φＣＭＰが前記電流リークの大きいことを示している場合にレジスタＭＳＲＥＧにセットされているマット選択データで示されるメモリマットアドレスを救済アドレスとするための代替制御データＲＰＬＣＤを生成してデコーダ２４ｍ，２５ｍに供給する。置換え制御回路は、置き換えを要するメモリマット１９の数が冗長メモリマット１９Ｒの数を越えたときは、エラー信号ＥＲＲをフラッシュシーケンサ７ｍｃに出力して、未救済メモリマットが残っていることを通知する。ＣＰＵ２はフラッシュシーケンサ７ｍｃを介してそのようなエラーの発生を認識することにより、フラッシュメモリモジュール６ｍｃに対するその後の書き換えを禁止する。
このフラッシュメモリモジュール６ｍｃを用いた場合、図１９のＣＮＴ２の処理は、マット選択データＭＳＤＡＴの発生意外の制御をフラッシュメモリモジュール６ｍｃそれ自体で行うことができる。したがって、このフラッシュメモリモジュール６ｍｃによれば高電圧を受けるトランジスタが破壊された場合の冗長救済に対してフラッシュシーケンサの負担を軽減することができる。
図１６の単独のリーク電流テスト動作の制御に対応するには、図１９のＣＮＴ２の制御処理行ってから、電流リーク異常がなかった場合には図１６のＳ４４の処理を行ない、電流リーク異常があった場合には図１６のＳ４５の処理を行なえばよい。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、昇圧回路はフラッシュメモリに代表される電気的に書換え可能な不揮発性メモリのための回路に限定されず、その他のメモリのためのブースト電圧、或いはＡ／Ｄ変換器、液晶ドライバなど、その他の回路に用いるものであってもよい。本発明はマイクロコンピュータに限定されず、システムオンチップ形態のその他のデータプロセッシングデバイス、メモリデバイス等、種々の半導体装置に広く適用することができる。また、フラッシュメモリにおいて、メモリ素子はスプリットゲート型フラッシュメモリ素子に限定されず、スタックド・ゲート型フラッシュメモリ素子であってよく、書込みはホットキャリア注入に限定されず、ＦＮトンネルで行ってもよい。また、半導体装置を実装基板に搭載した後に、上記リーク電流テストモードを設定して、昇圧ノードに接続する回路の異常を検出可能にすれば、昇圧ノードに接続するＭＯＳトランジスタの経年劣化による破壊もいち早く検出することができる。
また、上記ではフラッシュシーケンサを制御回路として用いる場合について説明したが、本発明はそれに限定されず、フラッシュシーケンサの制御機能をＣＰＵとその動作プログラムによって実現してもよい。
本発明は、昇圧回路を有し電気的に書き換え可能なフラッシュメモリ、当該フラッシュッメモリを搭載したマイクロコンピュータ、更には昇圧回路を有するその他の半導体集積回路に広く適用することができる。

Claims (21)

  1. 昇圧回路と、前記昇圧回路から出力される昇圧電圧を受けて動作する回路とを有する半導体装置であって、
    前記昇圧回路の昇圧動作が停止された状態で、外部電源電圧を受けて前記昇圧回路の昇圧電圧出力ノードに定電流を供給する定電流回路と、前記定電流回路からの電流供給によって変化される前記昇圧電圧出力ノードの電圧をリファレンス電圧と比較する比較回路と、前記比較回路による比較結果を保持する記憶素子とを有する半導体装置。
  2. 複数の昇圧回路と、前記昇圧回路から出力される昇圧電圧を受けて動作する回路とを有する半導体装置であって、
    前記複数個の昇圧回路の昇圧動作が停止された状態で、外部電源電圧を受けて一つの昇圧回路の昇圧電圧出力ノードに定電流を供給する定電流回路と、前記複数個の昇圧回路の昇圧電圧出力ノードを導通させる電源接続回路と、前記定電流回路からの電流供給によって変化される前記昇圧電圧出力ノードの電圧をリファレンス電圧と比較する比較回路と、前記比較回路による比較結果を保持する記憶素子とを有する半導体装置。
  3. メモリを有し、
    前記メモリは、メモリトランジスタと、前記メモリトランジスタが接続されるソース線を選択的にディスチャージするディスチャージトランジスタと、前記ディスチャージトランジスタのゲートに出力ノードが接続可能にされ当該出力ノードに昇圧電圧を出力する昇圧回路と、前記昇圧回路の昇圧動作が停止された状態で、外部電源電圧を受けて前記昇圧回路の前記出力ノードに定電流を供給する定電流回路と、前記定電流回路からの電流供給によって変化される前記出力ノードの電圧をリファレンス電圧と比較する比較回路とを有する半導体装置。
  4. 前記ディスチャージトランジスタのゲートと前記出力ノードとの間に電源スイッチ回路を有し、
    前記電源スイッチ回路は、リーク電流テストモードの指示に応答して、前記出力ノードを前記ディスチャージトランジスタのゲートに接続する請求項３記載の半導体装置。
  5. 前記比較回路による比較結果を保持する記憶素子を更に有する請求項３記載の半導体装置。
  6. 前記メモリと前記記憶素子をアクセス可能な中央処理装置を更に有する請求項３記載の半導体装置。
  7. 前記メモリは電気的に書込み及び消去可能な不揮発性メモリである請求項３記載の半導体装置。
  8. 昇圧回路と、前記昇圧回路から出力される昇圧電圧を受けて動作する回路と、前記昇圧電圧供給経路の電流リークを検出するリーク電流テストモードを有するテスト回路と、を備え、
    前記昇圧回路は前記リーク電流テストモードに呼応して昇圧動作が停止され、
    前記テスト回路は、前記リーク電流テストモードにおいて外部電源電圧を受けて前記昇圧回路の昇圧電圧出力ノードに定電流を供給する定電流回路と、前記定電流回路から供給される電流による前記昇圧電圧供給経路の電圧とリファレンス電圧と比較する比較回路とを有し、
    前記リファレンス電圧は、前記昇圧電圧供給経路に制御端子が接続されたトランジスタの破壊により前記昇圧電圧供給経路に電流リークを生じているか否かを識別するための電圧である、半導体装置。
  9. 前記リーク電流テストモードを指示する制御回路を更に有し、
    前記制御回路は前記リーク電流テストモードによる前記比較回路の比較結果を入力する、請求項８記載の半導体装置。
  10. 前記制御回路は、入力した比較結果が前記電流リーク有りを意味するとき前記昇圧電圧を受けて動作する回路を対象としてエラー処理を行なう、請求項９記載の半導体装置。
  11. 昇圧電圧を受けて動作する回路は、複数の被救済回路ユニットと、前記被救済回路ユニットを代替する救済回路ユニットとから成り、
    前記リーク電流テストモードにおいて前記昇圧回路の昇圧電圧出力ノードに接続する前記被救済回路ユニットを前記制御回路からの切換え制御データに基づいて順次一つづつ切換えて選択する接続切換え回路を更に有し、
    前記制御回路は比較回路による電流リークありの比較結果に対応する前記被救済回路ユニットを救済回路ユニットに代替するための代替制御データを生成する、請求項１０記載の半導体装置。
  12. 前記制御回路は中央処理装置、又は中央処理装置からコマンドを受けて動作するロジック回路である、請求項１１記載の半導体装置。
  13. 前記被救済回路ユニットは、昇圧電圧を用いて電気的に書換え可能にされる不揮発性メモリセルが配置されたメモリマットである、請求項１２記載の半導体装置。
  14. 前記制御回路は、不揮発性メモリセルから記憶情報を読出す読出し動作と、不揮発性メモリセルの記憶情報を書き換える書換え動作と、前記リーク電流テストモードによるテスト動作とを制御し、前記書換え動作の前に前記テスト動作の制御を行う、請求項１３記載の半導体装置。
  15. 前記制御回路は、書換え動作とは独立に前記テスト動作を制御可能である、請求項１４記載の半導体装置。
  16. 昇圧電圧を受けて動作する回路は、複数の被救済回路ユニットと、前記被救済回路ユニットを代替する救済回路ユニットとから成り、
    前記リーク電流テストモードにおいて前記昇圧回路の昇圧電圧出力ノードに接続する前記被救済回路ユニットを切換え制御データに基づいて順次一つづつ切換えて選択する接続切換え回路と、
    前記切換え制御データを生成すると共に、前記リーク電流テストモードによる前記比較回路の比較結果を入力し、比較回路による電流リークありの比較結果に対応する前記被救済回路ユニットを救済回路ユニットに代替するための代替制御データを生成する置換え制御回路と、を更に有する請求項８記載の半導体装置。
  17. 前記被救済回路ユニットは、昇圧電圧を用いて電気的に書換え可能にされる不揮発性メモリセルが配置されたメモリマットである、請求項１６記載の半導体装置。
  18. 前記リーク電流テストモードを指示すると共に前記置換え制御回路の動作を指示する制御回路を更に有する、請求項１７記載の半導体装置。
  19. 前記制御回路は中央処理装置、又は中央処理装置からコマンドを受けて動作するロジック回路である、請求項１８記載の半導体装置。
  20. 前記制御回路は、不揮発性メモリセルから記憶情報を読出す読出し動作と、不揮発性メモリセルの記憶情報を書き換える書換え動作と、前記リーク電流テストモードによるテスト動作とを制御し、前記書換え動作の前に前記テスト動作の制御を行う、請求項１９記載の半導体装置。
  21. 前記制御回路は、書換え動作とは独立に前記テスト動作を制御可能である、請求項２０記載の半導体装置。
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