JP4926010B2 - 断熱充電メモリ回路 - Google Patents
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Description
菅野卓雄 監修、飯塚哲哉 編、CMOS 超LSIの設計、倍風館(1989年)、p.144
図1は、本発明の第1の実施の形態における断熱充電メモリ回路の回路図を示している。本実施の形態における接地部分は、GND線とメモリセルGND線(Memory Cell Ground Line:MCGL)とを接続するスイッチS1、および断熱充電信号A1とMCGLとを接続するスイッチS2を備えた構成である。スイッチS1は、たとえばnMOSトランジスタとpMOSトランジスタとを並列接続したアナログスイッチにより実現してもよい。また、nMOSトランジスタのみか、あるいはpMOSトランジスタのみで構成してもよい。
図3は、本発明の第2の実施の形態における断熱充電メモリ回路の回路図を示している。本実施の形態における接地部分は、電位GNDを有する定電圧電源線V1とMCGLとを接続するスイッチS1と、およびVDDの電位を有する定電圧電源線V2とMCGLとを接続するスイッチS2を備えた構成である。スイッチS1およびスイッチS2は、フリップフロップ回路のMCGLに入力される電位を、フリップフロップ回路の時定数よりも長い時間で変化させる抵抗値の大きいトランジスタを有することを特徴とする。スイッチS1は、たとえば、nMOSトランジスタとpMOSトランジスタとを並列接続したアナログスイッチを用いる。また、nMOSトランジスタのみ、あるいは、pMOSトランジスタのみでもよいことはいうまでもない。
P1、P2、N1、N2…トランジスタ
VDD…電源
MCGL…メモリセルGND線(Memory Cell Ground Line:MCGL)
WL…ワード線
Claims (1)
- 直列に接続したpMOSトランジスタとnMOSトランジスタにより構成されるCMOSインバータ回路を2つ相補的に接続したフリップフロップ回路と、前記フリップフロップ回路の一方の入出力端子と第1のビット線との間で信号を伝達する第1のトランスファートランジスタと、前記フリップフロップ回路の他方の入出力端子と第2のビット線との間で信号を伝達する第2のトランスファートランジスタとを有するメモリセルと、
前記フリップフロップ回路の前記各nMOSトランジスタのソース電極に接続されたメモリセルGND線に対して、前記フリップフロップ回路の時定数よりも長い時間で変化させる電圧を入力するための電圧入力手段と、
前記メモリセルGND線とGND線とを接続する第1のスイッチと、
前記メモリセルGND線と前記電圧入力手段とを接続する第2のスイッチと、
を備え、
データの書き込み時に、
前記第1および第2のビット線のうち、いずれか一方の電位をVDDとし、他方の電位をGND電位とするとともに、
前記第1のスイッチをオフとし、かつ前記第2のスイッチをオンとして、前記各nMOSトランジスタのソース電極の電位を前記電圧入力手段によりGND電位からVDDまで上昇させた後、前記第2のスイッチをオフとして、前記メモリセルGND線をハイインピーダンス状態とし、
その後、前記第1および第2のトランスファートランジスタをオンとして、前記メモリセルGND線から、前記各nMOSトランジスタのうちオン状態のnMOSトランジスタと、前記第1および第2のトランスファートランジスタのうち、前記オン状態のnMOSトランジスタと、前記第1および第2のビット線のうちGND電位のビット線とを接続しているトランスファートランジスタとを介して、前記GND電位のビット線に電流を流すことにより、前記メモリセルGND線をGND電位まで下降させる
ことを特徴とする断熱充電メモリ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007303178A JP4926010B2 (ja) | 2007-11-22 | 2007-11-22 | 断熱充電メモリ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007303178A JP4926010B2 (ja) | 2007-11-22 | 2007-11-22 | 断熱充電メモリ回路 |
Publications (2)
Publication Number | Publication Date |
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JP2009129495A JP2009129495A (ja) | 2009-06-11 |
JP4926010B2 true JP4926010B2 (ja) | 2012-05-09 |
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ID=40820267
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
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JP (1) | JP4926010B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4926086B2 (ja) * | 2008-01-29 | 2012-05-09 | 日本電信電話株式会社 | Sram回路 |
JP2011054239A (ja) * | 2009-09-02 | 2011-03-17 | Nippon Telegr & Teleph Corp <Ntt> | 断熱充電メモリ回路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07254285A (ja) * | 1994-03-15 | 1995-10-03 | Fujitsu Ltd | 半導体記憶装置 |
JPH10188571A (ja) * | 1996-12-25 | 1998-07-21 | Toshiba Corp | 半導体メモリ回路装置及び半導体メモリセルの書き込み方法 |
JP3570596B2 (ja) * | 1996-12-25 | 2004-09-29 | 川崎マイクロエレクトロニクス株式会社 | 出力バッファ回路 |
JP3957357B2 (ja) * | 1997-04-03 | 2007-08-15 | シャープ株式会社 | 半導体記憶装置 |
WO2003105156A1 (ja) * | 2002-06-05 | 2003-12-18 | 松下電器産業株式会社 | 不揮発性メモリ回路及びその駆動方法並びにそのメモリ回路を用いた半導体装置 |
JP4485971B2 (ja) * | 2005-02-14 | 2010-06-23 | 日本電信電話株式会社 | メモリ回路 |
JP4776396B2 (ja) * | 2006-02-27 | 2011-09-21 | 日本電信電話株式会社 | 断熱充電メモリ回路及びデータ書き込み方法 |
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Publication number | Publication date |
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JP2009129495A (ja) | 2009-06-11 |
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A621 | Written request for application examination |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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