JP4924308B2 - Vertical Hall element - Google Patents

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    • G01R33/07—Hall effect devices
    • G01R33/077—Vertical Hall-effect devices

Description

本発明は、基板表面（チップ面）に平行な磁界成分が同基板内の磁気検出部に印加されたとき、その磁界成分に応じたホール電圧信号を同基板内に発生させる縦型ホール素子に関する。 The present invention, when the magnetic field component parallel to the substrate surface (chip surface) is applied to the magnetic detection portion in the substrate, the vertical Hall element to generate a Hall voltage signal corresponding to the magnetic field component in the same substrate about the.

周知のように、ホール素子は、非接触での角度検出が可能であることから、いわゆるホールＩＣ等に搭載されて例えば磁気センサとして車載内燃機関のスロットル弁開度センサ等の角度検出センサに用いられる。まず、図２５を参照して、ホール素子の磁気検出原理について説明する。   As is well known, since the Hall element can detect the angle without contact, it is mounted on a so-called Hall IC or the like and used as an angle detection sensor such as a throttle valve opening sensor of an in-vehicle internal combustion engine as a magnetic sensor, for example. It is done. First, the magnetic detection principle of the Hall element will be described with reference to FIG.

物質中を流れる電流に対して垂直な磁界（磁気）が加わると、それら電流および磁界の双方に垂直な方向に電界（電圧）が生じる。この現象をホール効果と呼び、ここで発生する電圧をホール電圧と呼ぶ。   When a magnetic field (magnetism) perpendicular to the current flowing in the material is applied, an electric field (voltage) is generated in a direction perpendicular to both the current and the magnetic field. This phenomenon is called the Hall effect, and the voltage generated here is called the Hall voltage.

例えば、図２５に示すようなホール素子（導体）１００を考えた場合、同素子の磁気検出部（ホールプレート）の幅をＷ、長さをＬ、厚さをｄ、同素子と磁界とのなす角度をθ、印加される磁束密度をＢ、供給（駆動）電流（端子ＴＩ−ＴＩ’間に流れる電流）をＩとすると、ホール電圧（端子ＴＶＨ−ＴＶＨ’間に生じる電圧）ＶＨは、
ＶＨ＝（ＲＨＩＢ／ｄ）ｃｏｓθ、ＲＨ＝１／（ｑｎ）
のように表せる。ここで、ＲＨはホール係数であり、またｑは電荷、ｎはキャリア濃度である。 For example, when considering the Hall element (conductor) 100 as shown in FIG. 25, the width of the magnetic detection part (Hall plate) of the element is W, the length is L, the thickness is d, and the element and the magnetic field If the angle formed is θ, the applied magnetic flux density is B, and the supply (drive) current (current flowing between the terminals TI and TI ′) is I, the Hall voltage (voltage generated between the terminals TV H and TV H ′) V H is
V H = (R H IB / d) cos θ, R H = 1 / (qn)
It can be expressed as Here, RH is the Hall coefficient, q is the charge, and n is the carrier concentration.

上記関係式からも分かるように、ホール素子と磁界とのなす角度θに応じてホール電圧ＶＨが変化するため、これを利用することで角度の検出が可能となる。このように、ホール素子を用いることで上述の角度検出センサを実現することができる。 As can be seen from the above relational expression, the Hall voltage V H changes according to the angle θ formed by the Hall element and the magnetic field, so that the angle can be detected by using this. Thus, the above-described angle detection sensor can be realized by using the Hall element.

そして、一般的なホール素子としては、例えば非特許文献１に記載のようなホール素子、いわゆる横型ホール素子が知られている。この横型ホール素子は、基板表面（チップ面）に対して垂直な磁界成分を検出するものである。   As a general Hall element, for example, a Hall element as described in Non-Patent Document 1, a so-called horizontal Hall element is known. This horizontal Hall element detects a magnetic field component perpendicular to the substrate surface (chip surface).

以下、図２６を参照して、このホール素子（横型ホール素子）についてさらに説明する。なお、図２６（ａ）はこのホール素子の平面図、図２６（ｂ）は図２６（ａ）のＬ１−Ｌ１線に沿った断面図である。   Hereinafter, this Hall element (horizontal Hall element) will be further described with reference to FIG. FIG. 26A is a plan view of the Hall element, and FIG. 26B is a cross-sectional view taken along line L1-L1 in FIG.

同図２６（ａ）および（ｂ）に示されるように、このホール素子は、大きくは、例えばＰ型のシリコンからなる半導体層（Ｐ−ｓｕｂ）２１の上に、例えばエピタキシャル成長にて形成されたＮ型のシリコンからなる半導体領域２２を有して構成されている。ちなみに、上記半導体領域２２は、Ｎ型の半導体基板（Ｎ−ｓｕｂ）や、イオン注入等による拡散層、すなわちウェル（Ｗｅｌｌ）として形成することもできる。また一般に、シリコン等の半導体材料は、Ｐ型からなる半導体よりもＮ型からなる半導体のほうが大きなキャリア移動度をもっているため、この半導体領域２２の材料としては、Ｎ型の半導体材料（例えばシリコン）が用いられることが多い。しかし、製造工程や構造上の条件等に応じてＰ型の半導体材料（Ｐ−層）が採用されることもある。また、この半導体領域２２の不純物濃度が小さく（薄く）なるほど、同領域におけるキャリア移動度は大きくなるため、ホール素子としての感度を上げる、すなわち出力電圧として大きな電圧を得るためには、同半導体領域２２の不純物濃度を小さく（薄く）することがより望ましい。一般に、同半導体領域２２（Ｎ−層）は、「１．０×１０１４〜１．０×１０１７／ｃｍ３」の濃度に設定される。 As shown in FIGS. 26A and 26B, this Hall element is largely formed on, for example, an epitaxial growth on a semiconductor layer (P - sub) 21 made of, for example, P-type silicon. The semiconductor region 22 is made of N-type silicon. Incidentally, the semiconductor region 22 can also be formed as an N-type semiconductor substrate (N - sub) or a diffusion layer by ion implantation or the like, that is, a well. In general, a semiconductor material such as silicon has a larger carrier mobility in a semiconductor made of N-type than in a semiconductor made of P-type. Therefore, the semiconductor region 22 is made of an N-type semiconductor material (for example, silicon). Is often used. However, a P-type semiconductor material (P - layer) may be employed depending on the manufacturing process and structural conditions. Further, as the impurity concentration of the semiconductor region 22 is reduced (thinner), the carrier mobility in the same region is increased. Therefore, in order to increase the sensitivity as the Hall element, that is, to obtain a large voltage as the output voltage, the semiconductor region 22 It is more desirable to make the impurity concentration of 22 small (thin). Generally, the semiconductor region 22 (N − layer) is set to a concentration of “1.0 × 10 14 to 1.0 × 10 17 / cm 3 ”.

そして、この半導体領域２２には、当該ホール素子を他の素子と素子分離すべく、半導体層２１に接続されるような例えばＰ型の拡散層（Ｐ型拡散分離壁）２４が形成されている。また、同半導体領域２２の表面には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでコンタクト領域２３ａ〜２３ｄが形成され、これらコンタクト領域２３ａ〜２３ｄとそこに配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになっている。さらに詳しくは、コンタクト領域２３ａおよび２３ｂとコンタクト領域２３ｃおよび２３ｄとは、互いに直交するかたちで上記拡散層２４に囲まれた領域（活性領域）２２ａの四隅に配置されている。これらコンタクト領域２３ａ〜２３ｄは、そこに配設される各電極（配線）を介して、それぞれ端子ＳおよびＧ、並びに端子Ｖ１およびＶ２と電気的に接続される。すなわち、上記コンタクト領域２３ａおよび２３ｂは電流供給端に相当するものであり、また上記コンタクト領域２３ｃおよび２３ｄは電圧出力端に相当するものである。   In the semiconductor region 22, for example, a P-type diffusion layer (P-type diffusion isolation wall) 24 that is connected to the semiconductor layer 21 is formed so as to isolate the Hall element from other elements. . Further, contact regions 23a to 23d are formed on the surface of the semiconductor region 22 in such a manner that the impurity concentration (N-type) of the surface is selectively increased, and the contact regions 23a to 23d and the contact regions 23a to 23d are disposed there. A good ohmic contact is formed between the electrodes (wiring). More specifically, the contact regions 23a and 23b and the contact regions 23c and 23d are arranged at four corners of a region (active region) 22a surrounded by the diffusion layer 24 in a manner orthogonal to each other. These contact regions 23a to 23d are electrically connected to terminals S and G and terminals V1 and V2, respectively, via respective electrodes (wirings) disposed there. That is, the contact regions 23a and 23b correspond to current supply ends, and the contact regions 23c and 23d correspond to voltage output ends.

ここで、例えば端子Ｓから端子Ｇへ一定の駆動電流を流すと、その電流は、上記コンタクト領域２３ａから半導体領域２２内をコンタクト領域２３ｂへと流れる。すなわちこの場合、基板表面の近傍に、同面（チップ面）に平行な成分を主に含む電流が流れることとなる。このとき、その電流に対し基板表面（チップ面）に垂直な成分を含む磁界（例えば図２６中に矢印Ｂで示される磁界）が印加されると、前述したホール効果により、端子Ｖ１と端子Ｖ２との間にその磁界に応じたホール電圧が発生する。したがって、それら端子Ｖ１およびＶ２を通じてその発生したホール電圧信号を検出することで、図２５に示した先の関係式「ＶＨ＝（ＲＨＩＢ／ｄ）ｃｏｓθ」に基づき検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面（チップ面）に垂直な磁界成分が求められることとなる。なお、このホール素子においては、端子Ｖ１およびＶ２に駆動電流を流して端子ＳおよびＧにてホール電圧を検出することもできる。そのため、こうした電極の入れ替えを利用して、例えば電極の入れ替えを周期的に行って、同素子に発生するオフセット電圧（不平衡電圧）を相殺するような駆動方式（チョッパ駆動）なども実用されている。 Here, for example, when a constant drive current flows from the terminal S to the terminal G, the current flows from the contact region 23a to the contact region 23b in the semiconductor region 22. That is, in this case, a current mainly containing a component parallel to the same surface (chip surface) flows near the substrate surface. At this time, when a magnetic field (for example, a magnetic field indicated by an arrow B in FIG. 26) including a component perpendicular to the substrate surface (chip surface) is applied to the current, the terminal V1 and the terminal V2 are caused by the Hall effect described above. A Hall voltage corresponding to the magnetic field is generated between Therefore, by detecting the generated Hall voltage signal through the terminals V1 and V2, the magnetic field component to be detected based on the previous relational expression “V H = (R H IB / d) cos θ” shown in FIG. That is, a magnetic field component perpendicular to the surface (chip surface) of the substrate used for the Hall element is required. In this Hall element, it is also possible to detect the Hall voltage at terminals S and G by passing a drive current through terminals V1 and V2. For this reason, a drive method (chopper drive) or the like that offsets an offset voltage (unbalanced voltage) generated in the element by periodically replacing the electrodes by using such electrode replacement has been put into practical use. Yes.

また、こうした横型ホール素子としては他にも、例えば図２７に示すような横型ホール素子がある。すなわち、この横型ホール素子では、上記拡散層２４に囲まれた領域（活性領域）２２ａが十字状に形成され、各先端部分に上記コンタクト領域２３ａ〜２３ｄが配設されている。このホール素子においても、その動作態様は、先の図２６に示した横型ホール素子と同様である。   In addition, as such a horizontal Hall element, for example, there is a horizontal Hall element as shown in FIG. That is, in this horizontal Hall element, a region (active region) 22a surrounded by the diffusion layer 24 is formed in a cross shape, and the contact regions 23a to 23d are disposed at the respective tip portions. This Hall element also operates in the same manner as the horizontal Hall element shown in FIG.

また近年、上記横型ホール素子に加え、例えば特許文献１に記載されているように、基板表面（チップ面）に平行な磁界成分を検出するホール素子、いわゆる縦型ホール素子も提案されている。この縦型ホール素子は、異なる位相（角度）を検出する２つの素子を１チップに集積化できるという特長をもつため、２つの縦型ホール素子を「９０°」の角度をなすように配置することで、「０°〜３６０°」の角度範囲でリニアな出力（電圧信号）の得られる回転センサ等も実現可能になる。以下、図２８を参照して、縦型ホール素子の一例について説明する。なお、同図２８において、図２８（ａ）はこのホール素子の平面図、図２８（ｂ）は図２８（ａ）のＬ１−Ｌ１線に沿った断面図、図２８（ｃ）は図２８（ａ）のＬ２−Ｌ２線に沿った断面図である。   In recent years, in addition to the horizontal Hall element, as described in Patent Document 1, for example, a Hall element that detects a magnetic field component parallel to the substrate surface (chip surface), a so-called vertical Hall element has also been proposed. Since this vertical Hall element has a feature that two elements that detect different phases (angles) can be integrated on one chip, the two vertical Hall elements are arranged at an angle of “90 °”. Thus, a rotation sensor or the like that can obtain a linear output (voltage signal) in an angle range of “0 ° to 360 °” can be realized. Hereinafter, an example of the vertical Hall element will be described with reference to FIG. 28A is a plan view of the Hall element, FIG. 28B is a sectional view taken along line L1-L1 in FIG. 28A, and FIG. 28C is FIG. It is sectional drawing along the L2-L2 line of (a).

同図２８（ａ）〜（ｃ）に示されるように、このホール素子は、大きくは、例えばＰ型のシリコンからなる半導体層（Ｐ−ｓｕｂ）３１と、この表面にＮ型の導電型不純物が導入されるかたちで形成された埋込層ＢＬと、さらにこの上に例えばエピタキシャル成長にて形成されたＮ型のシリコンからなる半導体領域３２とを有して構成されている。なお、上記埋込層ＢＬは、いわば下部電極として機能するものであり、その不純物濃度は上記半導体領域３２よりも高い濃度に設定される。 As shown in FIGS. 28A to 28C, this Hall element is roughly composed of a semiconductor layer (P - sub) 31 made of, for example, P-type silicon, and an N-type conductive impurity on the surface thereof. And a semiconductor region 32 made of, for example, N-type silicon formed by epitaxial growth on the buried layer BL. The buried layer BL functions as a lower electrode, and its impurity concentration is set higher than that of the semiconductor region 32.

このホール素子においても、上記半導体領域３２には、当該ホール素子を他の素子と素子分離すべく、半導体層３１に接続されるような例えばＰ型の拡散層（Ｐ型拡散分離壁）３４が形成されている。そして、半導体領域３２の表面にあってこの拡散層３４にて囲まれた領域（活性領域）には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでコンタクト領域（Ｎ＋層）３３ａ〜３３ｅが形成され、これらコンタクト領域３３ａ〜３３ｅとそこに配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになっている。そして、これらコンタクト領域３３ａ〜３３ｅは、そこに配設される各電極（配線）を介して、それぞれ端子ＳおよびＧ１およびＧ２およびＶ１およびＶ２と電気的に接続されている。すなわち、このホール素子においては、上記コンタクト領域３３ａ〜３３ｃが電流供給端に相当し、また上記コンタクト領域３３ｄおよび３３ｅが電圧出力端に相当する。 Also in this Hall element, the semiconductor region 32 has, for example, a P-type diffusion layer (P-type diffusion separation wall) 34 connected to the semiconductor layer 31 in order to isolate the Hall element from other elements. Is formed. In the region (active region) surrounded by the diffusion layer 34 on the surface of the semiconductor region 32, the contact region (N + layer) is formed in such a manner that the impurity concentration (N type) on the surface is selectively increased. ) 33a to 33e are formed, and a good ohmic contact is formed between the contact regions 33a to 33e and the electrodes (wirings) disposed thereon. These contact regions 33a to 33e are electrically connected to terminals S, G1, G2, V1, and V2, respectively, via respective electrodes (wirings) disposed there. That is, in the Hall element, the contact regions 33a to 33c correspond to current supply ends, and the contact regions 33d and 33e correspond to voltage output ends.

また、拡散層３４にて囲まれる領域（活性領域）は、図２８（ａ）に示されるように、各拡散層によるｐｎ接合分離を通じて、Ｐ型の拡散層（Ｐ型拡散分離壁）３４ａおよび３４ｂを互いに隔てた領域３２ａ〜３２ｃに分割されている。ここで、上記拡散層３４ａおよび３４ｂは、上記埋込層ＢＬに接続される態様で形成されており、上記領域３２ａ〜３２ｃにおいては、図２８（ｃ）に示されるように、基板内部においても電気的に区画された領域が形成されている。また、これら各領域に関しては、領域３２ａに上記コンタクト領域３３ｂが、領域３２ｂに上記コンタクト領域３３ｃが、領域（素子領域）３２ｃに上記コンタクト領域３３ａおよび３３ｄおよび３３ｅがそれぞれ形成されている。さらに詳しくは、上記コンタクト領域３３ａが、コンタクト領域３３ｂおよび３３ｃとこれら領域に直交するコンタクト領域３３ｄおよび３３ｅとの双方に挟まれるかたちで配置されている。すなわち、このコンタクト領域３３ａが、上記拡散層３４ａおよび３４ｂを隔ててコンタクト領域３３ｂおよび３３ｃにそれぞれ対向するような配置となっている。   In addition, as shown in FIG. 28A, the region (active region) surrounded by the diffusion layer 34 is formed by a P-type diffusion layer (P-type diffusion separation wall) 34a and a pn junction isolation by each diffusion layer. 34b is divided into regions 32a to 32c that are separated from each other. Here, the diffusion layers 34a and 34b are formed so as to be connected to the buried layer BL. In the regions 32a to 32c, as shown in FIG. An electrically partitioned region is formed. As for these regions, the contact region 33b is formed in the region 32a, the contact region 33c is formed in the region 32b, and the contact regions 33a, 33d and 33e are formed in the region (element region) 32c. More specifically, the contact region 33a is arranged so as to be sandwiched between both the contact regions 33b and 33c and the contact regions 33d and 33e orthogonal to these regions. That is, the contact region 33a is arranged to face the contact regions 33b and 33c with the diffusion layers 34a and 34b interposed therebetween.

このホール素子においては、上記領域３２ｃの基板内部に電気的に区画される領域にあって上記コンタクト領域３３ｄおよび３３ｅにて挟まれる領域が、いわゆる磁気検出部（ホールプレート）ＨＰとなる。すなわち、このホール素子では、ここに印加される磁界に応じたホール電圧信号が発生することになる。   In this Hall element, a region that is electrically partitioned inside the substrate of the region 32c and is sandwiched between the contact regions 33d and 33e is a so-called magnetic detection unit (hole plate) HP. That is, in this Hall element, a Hall voltage signal corresponding to the magnetic field applied here is generated.

ここで例えば、上記端子Ｓから端子Ｇ１へ、また端子Ｓから端子Ｇ２へそれぞれ一定の駆動電流を流すと、その電流は、基板表面に形成されたコンタクト領域３３ａから上記磁気検出部ＨＰ、埋込層ＢＬを通じて、コンタクト領域３３ｂおよび３３ｃへとそれぞれ流れる。すなわちこの場合、上記磁気検出部ＨＰには、基板表面（チップ面）に垂直な成分を主に含む電流が流れることになる。このため、その駆動電流を流した状態において、基板表面（チップ面）に平行な成分を含む磁界（例えば図２８中に矢印Ｂで示される磁界）が当該ホール素子の磁気検出部ＨＰに印加されたとすると、上述のホール効果によって、上記端子Ｖ１と端子Ｖ２との間にその磁界に応じたホール電圧が発生する。したがって、それら端子Ｖ１およびＶ２を通じてその発生したホール電圧信号を検出することで、図２５に示した先の関係式「ＶＨ＝（ＲＨＩＢ／ｄ）ｃｏｓθ」に基づき検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面（チップ面）に平行な磁界成分が求められることとなる。ちなみに、このホール素子では、図２５中に示す寸法ｄが磁気検出部（ホールプレート）の厚さ（上記関係式中の「ｄ」）に相当する。また、このホール素子において駆動電流を流す方向は任意であり、上記駆動電流の方向を反対にして磁界（磁気）の検出を行うこともできる。 Here, for example, when a constant drive current is passed from the terminal S to the terminal G1 and from the terminal S to the terminal G2, the current flows from the contact region 33a formed on the surface of the substrate to the magnetic detection unit HP. It flows through the layer BL to the contact regions 33b and 33c, respectively. That is, in this case, a current mainly including a component perpendicular to the substrate surface (chip surface) flows through the magnetic detection unit HP. For this reason, in a state where the drive current flows, a magnetic field (for example, a magnetic field indicated by an arrow B in FIG. 28) including a component parallel to the substrate surface (chip surface) is applied to the magnetic detection unit HP of the Hall element. If so, a Hall voltage corresponding to the magnetic field is generated between the terminal V1 and the terminal V2 due to the Hall effect. Therefore, by detecting the generated Hall voltage signal through the terminals V1 and V2, the magnetic field component to be detected based on the previous relational expression “V H = (R H IB / d) cos θ” shown in FIG. That is, a magnetic field component parallel to the surface (chip surface) of the substrate used for the Hall element is required. Incidentally, in this Hall element, the dimension d shown in FIG. 25 corresponds to the thickness of the magnetic detection part (Hall plate) (“d” in the above relational expression). In addition, the direction in which the drive current flows in the Hall element is arbitrary, and the magnetic field (magnetism) can be detected with the direction of the drive current being reversed.

また、こうした縦型ホール素子としては他にも、例えば非特許文献２に記載された縦型ホール素子がある。
特開平１−２５１７６３号公報 前中一介、外３名，「集積化三次元磁気センサ」，電気学会論文誌 Ｃ，平成元年，第１０９巻，第７号，ｐ４８３−４９０ Ｒ．Ｓ．Ｐｏｐｏｖｉｃ，“Ｔｈｅ Ｖｅｒｔｉｃａｌ Ｈａｌｌ−Ｅｆｆｅｃｔ Ｄｅｖｉｃｅ”，ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲ，ＳＥＰＴＥＭＢＥＲ １９８４，ＥＤＬ−５，ＮＯ９，Ｐ３５７−３５８ As another example of such a vertical Hall element, there is a vertical Hall element described in Non-Patent Document 2, for example.
Japanese Patent Laid-Open No. 1-251763 Ichisuke Maenaka, 3 others, "Integrated 3D magnetic sensor", IEEJ Transactions C, 1989, Vol. 109, No. 7, p483-490 R. S. Popovic, “The Vertical Hall-Effect Device”, IEEE ELECTRON DEVICE LETTER, SEPTEMBER 1984, EDL-5, NO9, P357-358

このように、上記図２８に例示した縦型ホール素子によれば、磁気検出部ＨＰに印加される磁界成分、より詳しくは基板表面（チップ面）に平行な磁界成分を検出することは確かに可能になる。しかし、この縦型ホール素子では、必ずしも同素子のおかれるその時々の状況に対応することのできる構造、すなわちホール素子の用途や同素子を利用したセンサの用途、あるいは使用環境等に応じて最適化の図られた構造とはなっておらず、未だ改良の余地（課題）を残すものとなっている。以下、図２９〜図３２を参照して、この課題について詳述する。   As described above, according to the vertical Hall element illustrated in FIG. 28, the magnetic field component applied to the magnetic detection unit HP, more specifically, the magnetic field component parallel to the substrate surface (chip surface) is surely detected. It becomes possible. However, this vertical Hall element is optimal for the structure that can always handle the situation where the element is placed, that is, the application of the Hall element, the application of the sensor using the element, or the usage environment. The structure has not been improved, and there is still room for improvement (issues). Hereinafter, this problem will be described in detail with reference to FIGS.

例えば図２９（ａ）に示すように、Ｎ極およびＳ極からなる磁石ＭＧ１およびＭＧ２間の回転軸上に、それら磁石の回転を検出すべく上記図２８に例示した縦型ホール素子３０を配設する。ここで、磁石ＭＧ１およびＭＧ２が回転すると、縦型ホール素子３０からは、例えば図２９（ｂ）に波形Ｍ１〜Ｍ３として示すような電圧信号（ホール電圧信号）が出力される。そして、図３０（ａ）および（ｂ）に示すように、この電圧信号（出力電圧）としての波形Ｍ４のリニアな部分（範囲ＭＡ）を利用することで、センサ出力としてリニアな出力（出力波形）Ｍ５の得られる回転センサが実現される。   For example, as shown in FIG. 29 (a), the vertical Hall element 30 illustrated in FIG. 28 is arranged on the rotation axis between the magnets MG1 and MG2 composed of the N pole and the S pole so as to detect the rotation of the magnets. Set up. Here, when the magnets MG1 and MG2 rotate, voltage signals (Hall voltage signals) as shown by waveforms M1 to M3 in FIG. 29B, for example, are output from the vertical Hall element 30. Then, as shown in FIGS. 30A and 30B, a linear output (output waveform) is output as a sensor output by using a linear portion (range MA) of the waveform M4 as the voltage signal (output voltage). ) A rotation sensor with M5 is realized.

詳しくは、上記波形Ｍ３（図２９（ｂ））は、磁界が印加されていないときの出力電圧、いわゆるオフセット電圧（不平衡電圧）の生じていない理想的な波形（Ｓｉｎ波）である。しかし、実際のホール素子では通常、例えば波形Ｍ２のように、磁界が印加されていないにもかかわらず、幾らかの出力電圧（オフセット電圧）が生じている。このオフセット電圧が発生する原因は、大きくは、次の２つである。   Specifically, the waveform M3 (FIG. 29B) is an ideal waveform (Sin wave) in which an output voltage when a magnetic field is not applied, that is, a so-called offset voltage (unbalanced voltage) is not generated. However, in an actual Hall element, some output voltage (offset voltage) is usually generated even though no magnetic field is applied, such as the waveform M2. There are two main causes for the generation of the offset voltage.

その１つは、ホール素子の製造過程（リソグラフィ工程）において、マスク合わせ誤差等に起因して生じる位置ずれ（アライメントずれ）である。こうした位置ずれが生じた場合には、すなわちホール素子の構成要素（拡散層３４、３４ａ、３４ｂやコンタクト領域３３ａ〜３３ｅ等）が本来の位置からずれて（偏って）形成された場合には、素子内部の電流経路に偏りが生じて、素子内部の電位分布（等電位線）にアンバランス（不平衡）が生じることになる。そしてこれにより、同ホール素子には、幾らかのオフセット電圧が発生することになる。   One of them is a positional shift (alignment shift) caused by a mask alignment error or the like in the Hall element manufacturing process (lithography process). When such a positional deviation occurs, that is, when the constituent elements of the Hall element (diffusion layers 34, 34a, 34b, contact regions 33a to 33e, etc.) are deviated (biased) from their original positions, The current path inside the element is biased, and the potential distribution (equipotential line) inside the element is unbalanced. As a result, some offset voltage is generated in the Hall element.

もう１つの原因は、外部から素子に加わる機械的な応力である。例えば、当該ホール素子をパッケージングする際には、熱硬化性のエポキシ樹脂（モールド樹脂）等の封止材や銀ペースト等からなる接着剤に起因して基板に応力が印加される。そして、基板にこうした応力が印加されると、同基板の各個所に不均一に応力が印加されることとなり、ピエゾ抵抗効果によって、素子内部における抵抗成分の等価回路としての抵抗ブリッジがより非平衡なものとなる。すなわちこの場合も、素子内部の電位分布にアンバランス（不平衡）が生じ、オフセット電圧が発生することになる。   Another cause is mechanical stress applied to the element from the outside. For example, when packaging the Hall element, stress is applied to the substrate due to an adhesive made of a sealing material such as a thermosetting epoxy resin (mold resin) or a silver paste. When such stress is applied to the substrate, the stress is applied non-uniformly to various parts of the substrate, and the resistance bridge as an equivalent circuit of the resistance component inside the element is more unbalanced due to the piezoresistive effect. It will be something. That is, also in this case, an imbalance (unbalance) occurs in the potential distribution inside the element, and an offset voltage is generated.

また、図２９（ｂ）に波形Ｍ１として示すように、ホール素子の出力電圧（ホール電圧信号）は同素子の温度特性によっても変動する。なお実際には、磁石ＭＧ１およびＭＧ２の温度特性も回転角度の検出に影響を与える。   Further, as shown as a waveform M1 in FIG. 29B, the output voltage (Hall voltage signal) of the Hall element varies depending on the temperature characteristics of the element. Actually, the temperature characteristics of the magnets MG1 and MG2 also affect the detection of the rotation angle.

こうしたオフセット電圧や温度特性による出力電圧の変動は、正確な磁界検出の妨げになる。そのため通常、補正回路などを設けてこれを補正除去するようにしている。しかし、こうした場合においても、出力電圧のばらつき（例えば標準偏差）が大きいときには、補正回路を大きくせざるを得なくなり、それに伴う種々の不都合は避けられなくなる。また、こうした補正回路を設ける場合、ホール素子と共々、補正回路が１チップに集積化されることもあれば、補正回路を別のチップとして設けることもある。いずれの場合も補正回路の拡大によって不都合を伴うことになるが、特に、補正回路が１チップに集積化される場合は、チップ面積に関するスペース的な制約やコストアップ等、多くの不都合を伴うことになる。   Such fluctuations in output voltage due to offset voltage and temperature characteristics hinder accurate magnetic field detection. For this reason, a correction circuit or the like is usually provided and corrected and removed. However, even in such a case, when the variation in output voltage (for example, standard deviation) is large, the correction circuit must be enlarged, and various inconveniences associated therewith cannot be avoided. When such a correction circuit is provided, the correction circuit may be integrated on one chip together with the Hall element, or the correction circuit may be provided on another chip. In any case, there will be inconveniences due to the expansion of the correction circuit. However, especially when the correction circuit is integrated on one chip, there are many inconveniences such as space restrictions on the chip area and cost increase. become.

図３１に、補正回路と共に１チップに集積化されたホール素子の一例を示す。また、図３２には、オフセット電圧（ｏｆｆｓｅｔ電圧）の温度特性の一例をグラフとして示す。
すなわち、このホール素子では、例えばダイオードや抵抗素子からなる温度検出デバイスＴＤによって温度を検出しつつ、適宜の補正回路によって、温度変化に基づく出力電圧の変動やオフセット電圧の変動（図３２参照）に対する補正を行うようにしている。これにより、例えばアライメントずれ等に起因して、コンタクト領域３３ａ〜３３ｅが本来の位置、すなわち基準軸Ｐ１１〜Ｐ１３、Ｐ２１〜Ｐ２３上からずれて配設されたとしても、上記補正を通じて所望とする波形の出力電圧が得られることとなる。しかしながら、この補正方法では、温度検出デバイスがさらに必要となり、回路規模のさらなる拡大を招くことにもなる。 FIG. 31 shows an example of the Hall element integrated on one chip together with the correction circuit. FIG. 32 is a graph showing an example of temperature characteristics of the offset voltage (offset voltage).
That is, in this Hall element, for example, a temperature detection device TD composed of a diode or a resistance element detects the temperature, and an appropriate correction circuit responds to fluctuations in the output voltage and offset voltage (see FIG. 32) due to temperature changes. Correction is made. As a result, even if the contact regions 33a to 33e are displaced from their original positions, i.e., on the reference axes P11 to P13 and P21 to P23, due to misalignment or the like, for example, a desired waveform is obtained through the above correction. Output voltage is obtained. However, this correction method further requires a temperature detection device, and further increases the circuit scale.

この発明は、こうした実情に鑑みてなされたものであり、オフセット電圧の好適な補正を可能とし、オフセット電圧等に関する補正回路を備える構成にあっては、その回路規模の縮小化を図ることのできる縦型ホール素子を提供することを目的とする。 The present invention has been made in view of such circumstances, and it is possible to appropriately correct an offset voltage, and in a configuration including a correction circuit related to an offset voltage or the like, the circuit scale can be reduced. and to provide a vertical Hall element.

こうした目的を達成すべく、請求項１に記載の発明では、半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態で前記磁気検出部に対し前記基板の表面に平行な磁界成分が印加されたとき、その印加された磁界成分に対応するホール電圧信号を前記基板内に発生させる縦型ホール素子として、前記半導体基板内には、当該縦型ホール素子を他の素子と素子分離する第１の分離壁が形成され、前記第１の分離壁にて囲まれる領域内の半導体基板の表面には、対をなして前記発生したホール電圧信号を
出力する電圧出力端と前記磁気検出部へ電流を供給する部分として対をなす電流供給端とが設けられるとともに、該電流供給端の一方の端部は、対をなす前記電圧出力端に挟まれ、前記第１の分離壁にて囲まれる領域内には、前記電圧出力端および前記電圧出力端に挟まれる電流供給端の一方の端部が配される領域と前記電流供給端の他方の端部が配される領域とを区画する第２の分離壁が形成され、前記電圧出力端の少なくとも一方の端部を、前記半導体基板の表面に設けられた凹部もしくは凸部に形成されたものとするとともに、該凹部もしくは凸部を、オフセット電圧を調整するようにその段差が調整されたものとする。 In order to achieve such an object, according to the first aspect of the present invention, in the state where a current including a component perpendicular to the surface of the substrate is supplied to the magnetic detection unit in the semiconductor substrate, the substrate is supplied to the magnetic detection unit. As a vertical Hall element that generates a Hall voltage signal corresponding to the applied magnetic field component in the substrate when a magnetic field component parallel to the surface of the substrate is applied, the vertical Hall element is included in the semiconductor substrate. A first isolation wall is formed to isolate the element from other elements, and the generated Hall voltage signal is paired on the surface of the semiconductor substrate in a region surrounded by the first isolation wall.
A voltage output terminal for output and a current supply terminal forming a pair as a part for supplying current to the magnetic detection unit are provided, and one end of the current supply terminal is sandwiched between the pair of voltage output terminals In the region surrounded by the first separation wall, a region where one end of the voltage output end and the current supply end sandwiched between the voltage output ends is disposed and the other end of the current supply end A second separation wall that divides the region where the portion is arranged is formed, and at least one end of the voltage output end is formed in a recess or a protrusion provided on the surface of the semiconductor substrate; In addition, it is assumed that the step of the concave portion or the convex portion is adjusted so as to adjust the offset voltage .

また、請求項２に記載の発明では、半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態で前記磁気検出部に対し前記基板の表面に平行な磁界成分が印加されたとき、その印加された磁界成分に対応するホール電圧信号を前記基板内に発生させる縦型ホール素子として、前記半導体基板内には、当該縦型ホール素子を他の素子と素子分離する第１の分離壁が形成され、前記第１の分離壁にて囲まれる領域内の半導体基板の表面には、対をなして前記発生したホール電圧信号を出力する電圧出力端と前記磁気検出部へ電流を供給する部分として対をなす電流供給端とが設けられるとともに、該電流供給端の一方の端部は、対をなす前記電圧出力端に挟まれ、前記第１の分離壁にて囲まれる領域内には、前記電圧出力端および前記電圧出力端に挟まれる電流供給端の一方の端部が配される領域と前記電流供給端の他方の端部が配される領域とを区画する第２の分離壁が形成され、前記電圧出力端に挟まれる電流供給端の一方の端部を、前記半導体基板の表面に設けられた凹部もしくは凸部に形成されたものとするとともに、該凹部もしくは凸部を、オフセット電圧を調整するようにその段差が調整されたものとする。
。 According to a second aspect of the present invention, the magnetic detection unit in the semiconductor substrate is parallel to the surface of the substrate with respect to the magnetic detection unit in a state where a current including a component perpendicular to the surface of the substrate is supplied. When a magnetic field component is applied, as a vertical Hall element that generates a Hall voltage signal corresponding to the applied magnetic field component in the substrate, the vertical Hall element is connected to another element in the semiconductor substrate. A first isolation wall for element isolation is formed, and a voltage output terminal for outputting the generated Hall voltage signal in a pair is formed on the surface of the semiconductor substrate in a region surrounded by the first isolation wall; A pair of current supply ends is provided as a part for supplying current to the magnetic detection unit, and one end of the current supply end is sandwiched between the pair of voltage output ends, and the first separation wall In the area surrounded by A second separation wall is formed that partitions a region where one end of the current supply end sandwiched between the output end and the voltage output end is disposed and a region where the other end of the current supply end is disposed. The one end of the current supply end sandwiched between the voltage output ends is formed in a recess or projection provided on the surface of the semiconductor substrate, and the offset or voltage is applied to the recess or projection. It is assumed that the level difference is adjusted so as to adjust.
.

このように、基板表面に設けられた凹部や凸部に対して、上記のように電圧出力端もしくは電流供給端を形成することで、上記凹部の深さや上記凸部の高さの調整を通じて磁気検出部（ホールプレート）を歪ませることができるようになる。特に、磁気検出部に近接して設けられた各端部が凹部や凸部に形成されることになるため、凹部の深さや凸部の高さの調整を通じて磁気検出部の形状を直接的に歪ませることができるようになる。つまり、換言すれば素子内部の電位分布（等電位線）を変位させることができるようになり、ひいては所望の電位分布、すなわちオフセット電圧の低減される電位分布が得られるようになる。すなわち、こうした構造によって、オフセット電圧の好適な補正が可能となる。しかも、前述したようなオフセット電圧等に関する補正回路を備える構成にあっては、その回路規模の縮小化を図ることができるようになる。さらにこの場合は、半導体基板の表面において、対をなす電圧出力端の少なくとも一方の端部と、電圧出力端に挟まれる電流供給端の一方の端部との間に段差が形成された構造となる。この段差はオフセット電圧と強
く相関しており、こうした構造によれば、この段差高さの調整を通じて上記オフセット電圧の調整（補正）をより好適に行うことができるようになる。 In this way, by forming the voltage output end or the current supply end as described above with respect to the concave portion or the convex portion provided on the substrate surface, the magnetic field can be obtained through the adjustment of the depth of the concave portion or the height of the convex portion. The detector (hole plate) can be distorted . In particular, since each end provided close to the magnetic detection unit is formed in a concave part or a convex part, the shape of the magnetic detection part can be directly adjusted by adjusting the depth of the concave part or the height of the convex part. It can be distorted. In other words, the potential distribution (equipotential lines) inside the element can be displaced, and as a result, a desired potential distribution, that is, a potential distribution in which the offset voltage is reduced can be obtained. That is, such a structure makes it possible to appropriately correct the offset voltage. In addition, in the configuration including the correction circuit related to the offset voltage and the like as described above, the circuit scale can be reduced . In this case is found in the surface of the semi-conductor substrate, a step between the at least one end of the voltage output terminal of the pair, and one end of the current supply end sandwiched voltage output end formed It becomes the structure made . This step is strongly correlated with the offset voltage, and according to such a structure, the adjustment (correction) of the offset voltage can be more suitably performed through the adjustment of the height of the step.

また、請求項３に記載の発明では、請求項１または２に記載の縦型ホール素子に関し、前記対をなしてホール電圧信号を出力する電圧出力端を、前記半導体基板の表面において導電型不純物の濃度が選択的に高められた部分として形成されたものとする。 According to a third aspect of the present invention, in the vertical Hall element according to the first or second aspect , a voltage output terminal that outputs the Hall voltage signal in a pair is connected to a conductive impurity on the surface of the semiconductor substrate. It is assumed that the portion is formed as a portion where the concentration of is selectively increased.

また、請求項４に記載の発明では、請求項１または２に記載の縦型ホール素子に関し、前記磁気検出部へ電流を供給する部分として対をなす電流供給端を、前記半導体基板の表面において導電型不純物の濃度が選択的に高められた部分として形成されたものとする。 According to a fourth aspect of the present invention, in the vertical Hall element according to the first or second aspect , a current supply end that forms a pair as a portion for supplying a current to the magnetic detection unit is formed on the surface of the semiconductor substrate. It is assumed that it is formed as a portion where the concentration of the conductive impurity is selectively increased.

これらの構造によれば、上記電圧出力端や電流供給端と、そこに配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになり、ひいてはより優れた電気特性が得られるようになる。   According to these structures, a good ohmic contact is formed between the voltage output terminal or the current supply terminal and the electrode (wiring) disposed thereon, and thus more excellent electrical characteristics. It will be obtained.

（第１の比較例）
以下、この発明に係る縦型ホール素子およびそのオフセット電圧調整方法についてその実施の形態を説明するに先立ち、第１の比較例を示す。 (First comparative example )
Hereinafter, the vertical Hall element and the offset voltage adjusting method according to the present invention Before describing the form of implementation of that shows a first comparative example.

まず、図１を参照して、この比較例に係る縦型ホール素子の概略構造について説明する。なお、この図１において、図１（ａ）はこのホール素子の平面構造を模式的に示す平面図、図１（ｂ）は図１（ａ）のＬ１−Ｌ１線に沿った断面図、図１（ｃ）は図１（ａ）のＬ２−Ｌ２線に沿った断面図である。 First, a schematic structure of a vertical Hall element according to this comparative example will be described with reference to FIG. In FIG. 1, FIG. 1 (a) is a plan view schematically showing the planar structure of the Hall element, and FIG. 1 (b) is a cross-sectional view taken along line L1-L1 in FIG. 1 (a). 1 (c) is a cross-sectional view taken along line L2-L2 of FIG. 1 (a).

同図１（ａ）〜（ｃ）に示されるように、このホール素子は、大きくは、例えばＰ型のシリコンからなる半導体層（Ｐ−ｓｕｂ）１１と、この表面に例えばＮ型の導電型不純物が導入されて拡散層（ウェル）として形成されたＮ型の半導体領域（Ｎウェル）１２とを有して構成されている。なお、前述したように、シリコン等の半導体材料はＰ型からなる半導体よりもＮ型からなる半導体のほうが大きなキャリア移動度をもっているため、この半導体領域１２の材料としては、Ｎ型の半導体材料（例えばシリコン）を用いることが望ましい。しかし、製造工程や構造上の条件等に応じてＰ型の半導体材料（Ｐ−層）を採用することもできる。また、この半導体領域１２の不純物濃度が小さく（薄く）なるほど、同領域におけるキャリア移動度は大きくなるため、ホール素子としての感度を上げる、すなわち出力電圧として大きな電圧を得るためには、同半導体領域１２の不純物濃度を小さく（薄く）することがより望ましい。 As shown in FIGS. 1A to 1C, the Hall element is roughly composed of a semiconductor layer (P - sub) 11 made of, for example, P-type silicon and an N-type conductivity type on the surface. And an N-type semiconductor region (N well) 12 formed as a diffusion layer (well) by introducing impurities. As described above, a semiconductor material such as silicon has a higher carrier mobility in an N-type semiconductor than in a P-type semiconductor. Therefore, the semiconductor region 12 may be formed of an N-type semiconductor material ( For example, it is desirable to use silicon. However, a P-type semiconductor material (P − layer) can also be employed depending on the manufacturing process, structural conditions, and the like. Further, as the impurity concentration of the semiconductor region 12 is reduced (thinner), the carrier mobility in the same region is increased. Therefore, in order to increase the sensitivity as the Hall element, that is, to obtain a large voltage as the output voltage, the semiconductor region 12 It is more desirable to make the impurity concentration of 12 small (thin).

このホール素子においても、上記半導体層１１には、例えばＰ型からなる拡散層（Ｐ型拡散分離壁）１８が、当該ホール素子を他の素子と素子分離するように形成されている。そして、上記半導体領域１２の表面にあってこの拡散層１８にて囲まれた領域（活性領域）には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでコンタクト領域（Ｎ＋層）１３ａ〜１７ａおよび１３ｂ〜１７ｂおよび１３ｃ〜１７ｃが形成されている。こうして、これら各コンタクト領域とそこに配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになっている。また、これらコンタクト領域は、そこに配設される各電極（配線）を介して、それぞれ端子Ｓ１〜Ｓ３およびＧ１１〜Ｇ１３およびＧ２１〜Ｇ２３およびＶ１１〜Ｖ１３およびＶ２１〜Ｖ２３と電気的に接続されている。すなわち、このホール素子においては、上記コンタクト領域１３ａ〜１３ｃおよび１４ａ〜１４ｃおよび１６ａ〜１６ｃが電流供給端に相当し、また上記コンタクト領域１５ａ〜１５ｃおよび１７ａ〜１７ｃが電圧出力端に相当する。 Also in this Hall element, a P-type diffusion layer (P-type diffusion separation wall) 18 is formed in the semiconductor layer 11 so as to separate the Hall element from other elements. In the region (active region) surrounded by the diffusion layer 18 on the surface of the semiconductor region 12, the contact region (N + ) is selectively increased in the impurity concentration (N type) on the surface. Layers) 13a to 17a and 13b to 17b and 13c to 17c are formed. Thus, a good ohmic contact is formed between each of these contact regions and the electrode (wiring) disposed there. These contact regions are electrically connected to terminals S1 to S3, G11 to G13, G21 to G23, V11 to V13, and V21 to V23, respectively, via respective electrodes (wirings) disposed there. Yes. That is, in this Hall element, the contact regions 13a to 13c and 14a to 14c and 16a to 16c correspond to current supply ends, and the contact regions 15a to 15c and 17a to 17c correspond to voltage output ends.

またここで、上記コンタクト領域１３ａ〜１７ａおよび１３ｂ〜１７ｂおよび１３ｃ〜１７ｃは、それぞれ同一のパターン（十字状のパターン）をもって形成されている。さらに詳しくは、この十字状のパターンは、電圧出力端および電流供給端の双方が他方を基準にして対称配置されるパターンとなっている。すなわち、コンタクト領域１３ａ〜１３ｃおよび１４ａ〜１４ｃおよび１６ａ〜１６ｃがコンタクト領域１５ａ〜１５ｃおよび１７ａ〜１７ｃからなる対称軸を基準にして線対称に配置されて且つこの逆も成り立つようなパターンとなっている。そして、これら３つの同一パターンは、１つの基準パターン（コンタクト領域１３ｂ〜１７ｂによるパターン）と、これを基準（対称軸）にして互いに対称（線対称）な関係をもつパターン対、すなわちコンタクト領域１３ａ〜１７ａによるパターンとコンタクト領域１３ｃ〜１７ｃによるパターンとによって構成されている。   Here, the contact regions 13a to 17a and 13b to 17b and 13c to 17c are formed with the same pattern (cross-shaped pattern). More specifically, this cross-shaped pattern is a pattern in which both the voltage output terminal and the current supply terminal are symmetrically arranged with respect to the other. That is, the contact regions 13a to 13c and 14a to 14c and 16a to 16c are arranged in line symmetry with respect to the symmetry axis composed of the contact regions 15a to 15c and 17a to 17c, and vice versa. Yes. These three identical patterns are one reference pattern (a pattern formed by the contact regions 13b to 17b) and a pattern pair having a symmetrical (line symmetric) relationship with respect to the reference (symmetric axis), that is, the contact region 13a. To 17a and contact regions 13c to 17c.

また、上記拡散層１８にて囲まれる領域（活性領域）は、図１（ａ）に示されるように、各拡散層によるｐｎ接合分離を通じて、Ｐ型の拡散層（Ｐ型拡散分離壁）１９ａおよび１９ｂを互いに隔てた領域１２ａ〜１２ｃに分割されている。そして、図１（ｃ）に示されるように、これら領域１２ａ〜１２ｃにおいては、基板内部においても電気的に区画された領域が形成されている。また、これら各領域に関しては、領域１２ａに上記コンタクト領域１３ａ〜１３ｃが、領域１２ｂに上記コンタクト領域１４ａ〜１４ｃが、領域（素子領域）１２ｃに上記コンタクト領域１５ａ〜１５ｃおよび１６ａ〜１６ｃおよび１７ａ〜１７ｃがそれぞれ形成されている。さらに詳しくは、上記コンタクト領域１６ａ〜１６ｃが、コンタクト領域１３ａ〜１３ｃおよび１４ａ〜１４ｃとこれら領域に直交するコンタクト領域１５ａ〜１５ｃおよび１７ａ〜１７ｃとの双方に挟まれるかたちで配置されている。すなわち、このコンタクト領域１６ａ〜１６ｃが、上記拡散層１９ａおよび１９ｂを隔ててコンタクト領域１３ａ〜１３ｃおよび１４ａ〜１４ｃにそれぞれ対向するような配置となっている。   Further, as shown in FIG. 1A, the region (active region) surrounded by the diffusion layer 18 is formed by a P-type diffusion layer (P-type diffusion separation wall) 19a through pn junction isolation by each diffusion layer. And 19b are divided into regions 12a to 12c separating each other. And as FIG.1 (c) shows, in these area | regions 12a-12c, the area | region divided electrically also in the inside of a board | substrate is formed. As for each of these regions, the contact regions 13a to 13c are formed in the region 12a, the contact regions 14a to 14c are formed in the region 12b, and the contact regions 15a to 15c and 16a to 16c and 17a to 17c are formed in the region (element region) 12c. 17c is formed. More specifically, the contact regions 16a to 16c are arranged so as to be sandwiched between both the contact regions 13a to 13c and 14a to 14c and the contact regions 15a to 15c and 17a to 17c orthogonal to these regions. That is, the contact regions 16a to 16c are arranged so as to face the contact regions 13a to 13c and 14a to 14c with the diffusion layers 19a and 19b interposed therebetween.

このホール素子においては、上記領域１２ｃの基板内部に電気的に区画される領域にあって上記コンタクト領域１５ａ〜１５ｃおよび１７ａ〜１７ｃ（より正確には、これら領域のうち、実際に電圧出力端として使用されるコンタクト領域）にて挟まれる領域が、いわゆる磁気検出部（ホールプレート）ＨＰとなる。すなわち、このホール素子では、ここに印加される磁界に応じたホール電圧信号が発生することになる。   In this Hall element, the contact regions 15a to 15c and 17a to 17c (more precisely, of these regions as actual voltage output terminals) are electrically partitioned inside the substrate of the region 12c. A region sandwiched between the contact regions used) is a so-called magnetic detection unit (hole plate) HP. That is, in this Hall element, a Hall voltage signal corresponding to the magnetic field applied here is generated.

次に、この縦型ホール素子の動作態様について説明する。
例えば、上記端子Ｓ２から端子Ｇ１２へ、また端子Ｓ２から端子Ｇ２２へそれぞれ一定の駆動電流を流すと、その電流は、基板表面に形成されたコンタクト領域１６ｂから上記磁気検出部ＨＰ、そして拡散層１９ａおよび１９ｂの下方を通じて、コンタクト領域１３ｂおよび１４ｂへとそれぞれ流れる。すなわちこの場合、上記磁気検出部ＨＰには、基板表面（チップ面）に垂直な成分を含む電流が流れることになる。このため、この駆動電流を流した状態において、基板表面（チップ面）に平行な成分を含む磁界（例えば図１中に矢印Ｂで示される磁界）が当該ホール素子の磁気検出部ＨＰに印加されたとすると、前述したホール効果によって、例えば上記端子Ｖ１２と端子Ｖ２２との間にその磁界に応じたホール電圧が発生する。したがって、それら端子Ｖ１２およびＶ２２を通じてその発生したホール電圧信号を検出することで、図２５に示した先の関係式「ＶＨ＝（ＲＨＩＢ／ｄ）ｃｏｓθ」に基づき検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面（チップ面）に平行な磁界成分が求められることとなる。なお、このホール素子において駆動電流を流す方向は任意であり、上記駆動電流の向きを反対にして磁界（磁気）の検出を行うこともできる。また、ここではコンタクト領域１３ｂ〜１７ｂによるパターンを用いての磁界検出について言及したが、別のパターンやこれらパターンの組み合わせを用いて（選択して）磁界の検出を行うこともできる。 Next, the operation mode of this vertical Hall element will be described.
For example, when a constant driving current is passed from the terminal S2 to the terminal G12 and from the terminal S2 to the terminal G22, the current flows from the contact region 16b formed on the substrate surface to the magnetic detection unit HP and the diffusion layer 19a. And 19b through the contact regions 13b and 14b, respectively. That is, in this case, a current including a component perpendicular to the substrate surface (chip surface) flows through the magnetic detection unit HP. For this reason, in the state where this driving current is applied, a magnetic field (for example, a magnetic field indicated by an arrow B in FIG. 1) including a component parallel to the substrate surface (chip surface) is applied to the magnetic detection unit HP of the Hall element. Assuming that, for example, a Hall voltage corresponding to the magnetic field is generated between the terminal V12 and the terminal V22 due to the Hall effect described above. Therefore, by detecting the generated Hall voltage signal through the terminals V12 and V22, the magnetic field component to be detected based on the previous relational expression “V H = (R H IB / d) cos θ” shown in FIG. That is, a magnetic field component parallel to the surface (chip surface) of the substrate used for the Hall element is required. In this Hall element, the direction in which the drive current flows is arbitrary, and the magnetic field (magnetism) can be detected by reversing the direction of the drive current. Although the magnetic field detection using the patterns by the contact regions 13b to 17b is mentioned here, the magnetic field can be detected using (selecting) another pattern or a combination of these patterns.

続いて、図２（ａ）および（ｂ）を併せ参照しつつ、上記縦型ホール素子に関するオフセット電圧の調整（補正）態様について説明する。なお、図２（ａ）および（ｂ）は、それぞれアライメントずれが無い場合およびアライメントずれが有る場合のオフセット電圧特性を示すグラフである。これらグラフにおいて、縦軸はオフセット電圧（ｏｆｆｓｅｔ電圧）を、また横軸は、上記各パターン（電圧出力端および電流供給端）についての基準位置（中心位置）からのずれ量を、すなわち基準軸Ｐ１１〜Ｐ１３からのずれ量を示している。さらにここでは、オフセット電圧の温度特性を簡単に例示すべく、室温時の特性および高温時の特性を、それぞれリニアな（直線的な）データ線ＬＮ１およびＬＮ２にて示している。ここで、これらデータ線ＬＮ１およびＬＮ２におけるデータＰＴ１〜ＰＴ３は、上記コンタクト領域１３ａ〜１７ａおよび１３ｂ〜１７ｂおよび１３ｃ〜１７ｃによる各パターンの特性を示すものである。まず、これら各図を参照して、この縦型ホール素子のオフセット電圧特性について詳述する。   Next, an offset voltage adjustment (correction) mode for the vertical Hall element will be described with reference to FIGS. 2 (a) and 2 (b). 2A and 2B are graphs showing the offset voltage characteristics when there is no misalignment and when there is misalignment, respectively. In these graphs, the vertical axis represents the offset voltage (offset voltage), and the horizontal axis represents the shift amount from the reference position (center position) for each of the patterns (voltage output terminal and current supply terminal), that is, the reference axis P11. The deviation | shift amount from -P13 is shown. Further, in order to simply illustrate the temperature characteristics of the offset voltage, the characteristics at room temperature and the characteristics at high temperature are indicated by linear (linear) data lines LN1 and LN2, respectively. Here, the data PT1 to PT3 on the data lines LN1 and LN2 indicate the characteristics of each pattern by the contact regions 13a to 17a, 13b to 17b, and 13c to 17c. First, the offset voltage characteristics of the vertical Hall element will be described in detail with reference to these drawings.

同図２（ａ）および（ｂ）に示されるように、アライメントずれが無い場合とアライメントずれが有る場合とではオフセット電圧特性が異なる。そしてここでは、基準軸Ｐ１１〜Ｐ１３をコンタクト領域１３ｂ〜１７ｂの本来の位置としているため、アライメントずれが無い場合は、これらの領域が基準軸Ｐ１１〜Ｐ１３上に配設されることになる。すなわちこの場合、図２（ａ）に示されるように、これら領域によるパターンのデータＰＴ２は、基準位置（中心位置）からのずれ量「０」、オフセット電圧「０」に位置する。また、上記コンタクト領域１３ａ〜１７ａおよび１３ｃ〜１７ｃによる２つのパターンがコンタクト領域１３ｂ〜１７ｂを基準（対称軸）にして対称（線対称）に設けられていることにより、このコンタクト領域１３ｂ〜１７ｂによるパターンのデータＰＴ２は、他のパターンのデータＰＴ１およびＰＴ３の中点位置に位置することにもなる。そして、データＰＴ１〜ＰＴ３のこうした位置関係は、温度変化やアライメントずれが生じた場合も維持されるようになっている。   As shown in FIGS. 2A and 2B, the offset voltage characteristics are different between the case where there is no misalignment and the case where there is an misalignment. Here, since the reference axes P11 to P13 are the original positions of the contact regions 13b to 17b, when there is no misalignment, these regions are arranged on the reference axes P11 to P13. That is, in this case, as shown in FIG. 2A, the pattern data PT2 of these regions is located at a deviation amount “0” and an offset voltage “0” from the reference position (center position). Further, since the two patterns of the contact regions 13a to 17a and 13c to 17c are provided symmetrically (line symmetric) with respect to the contact regions 13b to 17b (symmetric axis), the contact regions 13b to 17b The pattern data PT2 is also located at the midpoint position of the other pattern data PT1 and PT3. Such a positional relationship between the data PT1 to PT3 is maintained even when a temperature change or misalignment occurs.

次に、こうしたオフセット電圧特性を利用して行われるオフセット電圧調整（補正）に
ついてその一態様を示す。
この比較例に係る縦型ホール素子において、上記３つのパターンは、同一のマスクを用いて同時に形成することにより、アライメントずれを生じさせることなく容易に正確なパターンとして得られ、各パターンの位置関係は、レイアウト（設計工程）の段階で自由に設定することができる。すなわち、各パターンの位置関係は、レイアウトの段階で把握することができる。このため、各パターンの位置関係から、温度変化（環境温度）に応じて変動するオフセット電圧の補正値を容易且つ的確に求めることができ、その補正値に基づきオフセット電圧を適切に補正除去することができるようになる。 Next, an aspect of offset voltage adjustment (correction) performed using such offset voltage characteristics will be described.
In the vertical Hall element according to this comparative example , the above three patterns can be easily formed as accurate patterns without causing misalignment by forming simultaneously using the same mask, and the positional relationship between the patterns. Can be freely set at the stage of layout (design process). That is, the positional relationship between the patterns can be grasped at the layout stage. For this reason, it is possible to easily and accurately obtain a correction value of an offset voltage that fluctuates according to a temperature change (environmental temperature) from the positional relationship of each pattern, and appropriately correct and remove the offset voltage based on the correction value. Will be able to.

具体的には、アライメントずれが生じると、図２（ｂ）に示されるように、上記データＰＴ２に、幾らかのアライメントずれ量（中心位置からのずれ量）、並びにオフセット電圧が現れる。このとき、アライメントずれ量に対するオフセット電圧の発生量は、同図２（ｂ）中のデータ線ＬＮ１およびＬＮ２にて示されるように、温度（環境温度）によって異なるものとなる。このため、データＰＴ２のオフセット電圧の値が分かったとしても、そのときの温度が分からない限りは、データＰＴ２のアライメントずれ量を、すなわちオフセット電圧の補正値を特定することができない。これを特定するために従来、温度検出デバイス等を必要としていたことは前述したとおりである。この点、この比較例に係る縦型ホール素子では、例えばレイアウトの段階で記録しておくなどして、各パターンの位置関係や、データＰＴ１〜ＰＴ３の位置関係を予め把握しておき、各パターンについてのオフセット電圧を測定し、この測定したオフセット電圧と先に把握しておいた各位置関係とから、これらパターンによるデータ線を作成する。具体的には、室温時にはこのデータ線として例えばデータ線ＬＮ１が得られ、高温時にはこのデータ線として例えばデータ線ＬＮ２が得られる。そして、図２（ｂ）のグラフから明らかなように、このデータ線を作成することにより、データＰＴ２のアライメントずれ量が、すなわちオフセット電圧の補正値が、温度（環境温度）によることなく、容易に且つ的確に求められることになる。さらには、その補正値に基づいて、このホール素子のオフセット電圧を適切に補正除去することができるようにもなる。なお、ここで作成したデータ線において、データＰＴ２がデータＰＴ１およびＰＴ３の中点位置に位置することは前述したとおりである。また、オフセット電圧の調整は、通常、ウェハ工程の完了時やパッケージング後に、例えばトリミング等を通じて行われる。 Specifically, when an alignment shift occurs, as shown in FIG. 2B, some amount of alignment shift (shift amount from the center position) and offset voltage appear in the data PT2. At this time, the generation amount of the offset voltage with respect to the misalignment amount varies depending on the temperature (environment temperature) as indicated by the data lines LN1 and LN2 in FIG. For this reason, even if the value of the offset voltage of the data PT2 is known, the amount of misalignment of the data PT2, that is, the correction value of the offset voltage cannot be specified unless the temperature at that time is known. As described above, a temperature detection device or the like has been conventionally required to specify this. In this regard, in the vertical Hall element according to this comparative example , the positional relationship of each pattern and the positional relationship of the data PT1 to PT3 are grasped in advance by, for example, recording at the layout stage. The offset voltage is measured, and data lines based on these patterns are created from the measured offset voltage and the positional relationships previously known. Specifically, for example, the data line LN1 is obtained as the data line at room temperature, and for example, the data line LN2 is obtained as the data line at high temperature. As apparent from the graph of FIG. 2B, by creating this data line, the amount of misalignment of the data PT2, that is, the correction value of the offset voltage can be easily made without depending on the temperature (environment temperature). Therefore, it will be required accurately. Furthermore, the offset voltage of the Hall element can be appropriately corrected and removed based on the correction value. As described above, in the data line created here, the data PT2 is located at the midpoint of the data PT1 and PT3. Also, the offset voltage is usually adjusted through trimming, for example, at the completion of the wafer process or after packaging.

このように、この比較例に係る縦型ホール素子によれば、環境温度に応じて変動するオフセット電圧の補正値を的確にとらえてオフセット電圧の好適な補正が可能となる。また、温度検出デバイス等を必要としないため、前述したようなオフセット電圧等に関する補正回路を備える構成にあっても、その回路規模の縮小化が図られるようになる。さらに、オフセット電圧の調整（補正）方法として上記方法を採用すれば、オフセット電圧の補正範囲を任意に設定することが可能となるため、オフセット電圧が大きく振れるような場合であれ、これを容易に補正することができるようになる。すなわち、この方法は、ホール素子の製造工程によることなく、より多くのホール素子に対して幅広く適用することができる。 Thus, according to the vertical Hall element according to this comparative example , it is possible to appropriately correct the offset voltage by accurately grasping the correction value of the offset voltage that varies according to the environmental temperature. Further, since a temperature detection device or the like is not required, the circuit scale can be reduced even in the configuration including the correction circuit related to the offset voltage or the like as described above. Further, if the above method is adopted as the offset voltage adjustment (correction) method, the correction range of the offset voltage can be set arbitrarily, so that even if the offset voltage fluctuates greatly, this can be easily performed. It becomes possible to correct. That is, this method can be widely applied to more Hall elements without depending on the Hall element manufacturing process.

以上説明したように、この比較例に係る縦型ホール素子およびそのオフセット電圧調整方法によれば、以下に記載するような効果が得られるようになる。
（１）半導体基板の表面（半導体領域１２）に、対をなしてホール電圧信号を出力する電圧出力端、および対をなして磁気検出部ＨＰに電流を供給する電流供給端を、同一のパターンで３つのパターンをもつ態様で形成した。これにより、温度検出デバイス等を必要とすることなく、各パターンの位置関係から、温度変化（環境温度）に応じて変動するオフセット電圧の補正値を容易且つ的確に求めることができ、その補正値に基づきオフセット電圧を適切に補正除去することができるようになる。また、前述したようなオフセット電圧等に関する補正回路を備える構成にあっては、その回路規模の縮小化を図ることができるようになる。 As described above, according to the vertical Hall element and the offset voltage adjusting method according to this comparative example, so that effects can be obtained as described below.
(1) A voltage output terminal that outputs a Hall voltage signal in a pair and a current supply terminal that supplies a current to the magnetic detection unit HP in a pair are formed in the same pattern on the surface (semiconductor region 12) of the semiconductor substrate. And formed in an embodiment having three patterns. This makes it possible to easily and accurately determine a correction value for an offset voltage that fluctuates according to a temperature change (environmental temperature) from the positional relationship of each pattern without requiring a temperature detection device. Accordingly, the offset voltage can be appropriately corrected and removed. Further, in the configuration including the correction circuit related to the offset voltage and the like as described above, the circuit scale can be reduced.

（２）また、ホール素子の歩留り向上や低コスト化にもつながり、ひいては省エネルギー化が図られることにもなる。
（３）上記電圧出力端および電流供給端によるパターンとして、これら端部の双方が他方を基準にして対称配置される十字状のパターン（図１参照）を採用したことで、これら各端部（コンタクト領域）を規則正しく配置することができるようになり、ひいてはホール素子としての構造の簡素化が図られることになる。 (2) In addition, the yield of Hall elements can be improved and the cost can be reduced. As a result, energy saving can be achieved.
(3) By adopting a cross-shaped pattern (see FIG. 1) in which both of these end portions are symmetrically arranged with respect to the other as a pattern by the voltage output end and the current supply end, these end portions ( The contact region) can be regularly arranged, and as a result, the structure of the Hall element can be simplified.

（４）さらに、これら端部による３つの同一パターンとして、１つの基準パターンとこれを基準（対称軸）にして互いに対称（線対称）な関係をもつパターン対とによって構成されるパターンを採用したことで、例えば図２（ｂ）に示したようなグラフから容易に補正値を求めることができるようになる。   (4) Furthermore, as three identical patterns by these end portions, a pattern constituted by one reference pattern and pattern pairs having a symmetrical (line symmetric) relationship with each other as a reference (symmetric axis) is adopted. Thus, for example, the correction value can be easily obtained from the graph as shown in FIG.

（５）上記電圧出力端および電流供給端を、いずれも基板表面において導電型不純物の濃度が選択的に高められたコンタクト領域（Ｎ＋層）１３ａ〜１７ａおよび１３ｂ〜１７ｂおよび１３ｃ〜１７ｃとして設けるようにした。これにより、電流を供給する、もしくは取り出すために、あるいはホール電圧信号を検出するためにそれら各領域に配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになり、ひいてはより優れた電気特性が得られるようになる。 (5) Both the voltage output terminal and the current supply terminal are provided as contact regions (N + layers) 13a to 17a, 13b to 17b, and 13c to 17c in which the concentration of the conductive impurity is selectively increased on the substrate surface. I did it. As a result, a good ohmic contact is formed between the electrodes (wirings) disposed in these regions in order to supply or take out a current or to detect a Hall voltage signal, As a result, more excellent electrical characteristics can be obtained.

（６）また、縦型ホール素子のオフセット電圧を調整するにあたって、上記電圧出力端および電流供給端による３つのパターンの位置とオフセット電圧との関係（図２（ａ）や図２（ｂ）のグラフ）からオフセット電圧の調整に用いる補正値（アライメントずれ量）を求めることとした。これにより、温度検出デバイス等を必要とすることなく、各パターンの位置関係から、温度変化（環境温度）に応じて変動するオフセット電圧の補正値を容易且つ的確に求めることができ、その補正値に基づきオフセット電圧を適切に補正除去することができるようになる。   (6) When adjusting the offset voltage of the vertical Hall element, the relationship between the position of the three patterns by the voltage output terminal and the current supply terminal and the offset voltage (in FIG. 2A and FIG. 2B) The correction value (alignment deviation amount) used to adjust the offset voltage is obtained from the graph). This makes it possible to easily and accurately determine a correction value for an offset voltage that fluctuates according to a temperature change (environmental temperature) from the positional relationship of each pattern without requiring a temperature detection device. Accordingly, the offset voltage can be appropriately corrected and removed.

（第２の比較例）
図３に、第２の比較例を示す。 (Second comparative example )
Figure 3 shows a second comparative example.

以下、図３および図４を参照して、先の第１の比較例との相違点を中心に、この比較例に係る縦型ホール素子について説明する。なお、図３の平面図は先の図１（ａ）の平面図に、図４（ａ）および（ｂ）のグラフは先の図２（ａ）および（ｂ）のグラフにそれぞれ対応するものであり、またこの図３において、図１（ａ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。 Hereinafter, the vertical Hall element according to this comparative example will be described with reference to FIGS. 3 and 4 focusing on the differences from the first comparative example . The plan view of FIG. 3 corresponds to the plan view of FIG. 1A, and the graphs of FIGS. 4A and 4B correspond to the graphs of FIGS. 2A and 2B, respectively. In FIG. 3, the same elements as those shown in FIG. 1A are denoted by the same reference numerals, and redundant description of these elements is omitted.

同図３に示されるように、この縦型ホール素子も、基本的には、図１に例示した先の第１の比較例の縦型ホール素子と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この比較例では、上記電圧出力端および電流供給端によるパターンの数を減らし、これら端部によるパターンとして２つの同一パターンを、半導体基板の表面（半導体領域１２）に形成するようにしている。すなわち、この縦型ホール素子においては、コンタクト領域１３ａ〜１７ａおよび１３ｂ〜１７ｂが、それぞれ同一のパターンをもって形成されている。またここでも、これら２つの同一パターンは、コンタクト領域１３ａ〜１７ａおよび１３ｂ〜１７ｂにより、互いに対称な関係をもつパターン対を構成し、両パターンとも十字状のパターンからなる。ただし、ここではパターンの数が１つ減っ
ているため、これらコンタクト領域１３ａ〜１７ａおよび１３ｂ〜１７ｂは他のパターン（コンタクト領域）ではなく仮想線である基準軸Ｐ１１〜Ｐ１３について線対称となるような位置を本来の位置として形成される。すなわち、アライメントずれが無い場合、図４（ａ）に示されるように、これらパターンのデータＰＴ１およびＰＴ２の中点は、基準位置（中心位置）からのずれ量「０」、オフセット電圧「０」に位置する。そしてここでも、これらデータＰＴ１およびＰＴ２のこうした位置関係は、温度変化やアライメントずれが生じた場合も維持されるようになっている。 As shown in FIG. 3, this vertical Hall element basically has the same structure as the vertical Hall element of the first comparative example illustrated in FIG. The operation mode is also as described above. However, in this comparative example , the number of patterns by the voltage output end and the current supply end is reduced, and two identical patterns are formed on the surface of the semiconductor substrate (semiconductor region 12) as patterns by these ends. . That is, in this vertical Hall element, the contact regions 13a to 17a and 13b to 17b are formed with the same pattern. Again, these two identical patterns constitute a pattern pair having a symmetrical relationship with each other by the contact regions 13a to 17a and 13b to 17b, and both patterns are cross-shaped patterns. However, since the number of patterns is reduced by one here, the contact regions 13a to 17a and 13b to 17b are not symmetrical to other patterns (contact regions) but are symmetrical with respect to the reference axes P11 to P13 which are virtual lines. The correct position is formed as the original position. That is, when there is no misalignment, as shown in FIG. 4A, the midpoints of the data PT1 and PT2 of these patterns are the deviation amount “0” from the reference position (center position) and the offset voltage “0”. Located in. Again, such a positional relationship between the data PT1 and PT2 is maintained even when a temperature change or misalignment occurs.

この比較例においても、アライメントずれが生じると、図４（ｂ）に示されるように、上記データＰＴ１およびＰＴ２の中点に、幾らかのアライメントずれ量（中心位置からのずれ量）、並びにオフセット電圧が現れる。このため、先の第１の比較例と同様、各パターンについてのオフセット電圧を測定し、この測定したオフセット電圧と予め把握しておいた各パターンの位置関係とからそれらパターンによるデータ線を作成することにより、温度（環境温度）によることなく、オフセット電圧の補正値が容易に且つ的確に求められることになる。さらには、その補正値により、このホール素子のオフセット電圧を適切に補正除去することができるようにもなる。 Also in this comparative example , when misalignment occurs, as shown in FIG. 4B, some misalignment amount (deviation amount from the center position) and offset are set at the midpoint of the data PT1 and PT2. A voltage appears. Therefore, as in the first comparative example , the offset voltage for each pattern is measured, and a data line based on the pattern is created from the measured offset voltage and the positional relationship of each pattern that has been grasped in advance. As a result, the correction value of the offset voltage can be obtained easily and accurately without depending on the temperature (environmental temperature). Furthermore, the offset value of the Hall element can be appropriately corrected and removed by the correction value.

以上説明したように、この比較例に係る縦型ホール素子によっても、先の第１の比較例による前記（１）〜（６）の効果と同様の効果もしくはそれに準じた効果が得られるようになる。また、この比較例に係る縦型ホール素子では、先の第１の比較例よりもパターン数を減らしているため、データの数が少なくなって検出精度が幾らか犠牲になるものの、それらデータに関する信号処理が容易になることによって、補正回路等の回路規模のさらなる縮小化が図られるようになる。 As described above, the vertical Hall element according to this comparative example can obtain the same effects as the effects (1) to (6) of the first comparative example or effects equivalent thereto. Become. In the vertical Hall element according to this comparative example , since the number of patterns is reduced as compared with the first comparative example , the number of data is reduced and the detection accuracy is somewhat sacrificed. By facilitating signal processing, the circuit scale of the correction circuit and the like can be further reduced.

（第３の比較例）
図５に、第３の比較例を示す。 (Third comparative example )
Figure 5 shows a third comparative example.

以下、図５および図６を参照して、先の第１の比較例との相違点を中心に、この比較例に係る縦型ホール素子の構造について説明する。なおここでも、図５の平面図は先の図１（ａ）の平面図に、図６（ａ）および（ｂ）のグラフは先の図２（ａ）および（ｂ）のグ
ラフにそれぞれ対応するものであり、またこの図５において、図１（ａ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。 Hereinafter, with reference to FIGS. 5 and 6, the structure of the vertical Hall element according to this comparative example will be described with a focus on differences from the first comparative example . Here, the plan view of FIG. 5 corresponds to the plan view of FIG. 1A, and the graphs of FIGS. 6A and 6B correspond to the graphs of FIG. 2A and FIG. 2B, respectively. In FIG. 5, the same elements as those shown in FIG. 1A are denoted by the same reference numerals, and redundant description of these elements is omitted.

同図５に示されるように、この縦型ホール素子も、基本的には、図１に例示した先の第１の比較例の縦型ホール素子と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この比較例では、上記電圧出力端および電流供給端によるパターンの数を増加し、これら端部によるパターンとして５つの同一パターンを、半導体基板の表面（半導体領域１２）に形成するようにしている。すなわち、この縦型ホール素子においては、コンタクト領域１３ａ〜１７ａおよび１３ｂ〜１７ｂおよび１３ｃ〜１７ｃおよび１３ｄ〜１７ｄおよび１３ｅ〜１７ｅが、いずれも同一のパターンをもって、すなわち十字状のパターンをもって形成されている。またここでも、これら５つの同一パターンは、１つの基準パターンと、これを基準（対称軸）にして互いに対称（線対称）な関係をもつ２つのパターン対、すなわちコンタクト領域１３ａ〜１７ａおよび１３ｅ〜１７ｅによるパターン対、並びにコンタクト領域１３ｂ〜１７ｂおよび１３ｄ〜１７ｄによるパターン対とによって構成されている。なお、ここでの基準パターンはコンタクト領域１３ｃ〜１７ｃによるパターンであり、アライメントずれが無い場合は、これらの領域が基準軸Ｐ１１〜Ｐ１３上に配設されることになる。すなわちこの場合、図６（ａ）に示されるように、これらの領域によるパターンのデータＰＴ３は、基準位置（中心位置）からのずれ量「０」、オフセット電圧「０」に位置する。また、この基準パターンのデータＰＴ３は、上記２つのパターン対のデータ、すなわちデータＰＴ１およびＰＴ５、並びにデータＰＴ２およびＰＴ４の中点位置に位置することにもなる。そしてここでも、データＰＴ１〜ＰＴ５のこうした位置関係は、温度変化やアライメントずれが生じた場合も維持されるようになっている。 As shown in FIG. 5, this vertical Hall element also basically has the same structure as the vertical Hall element of the first comparative example illustrated in FIG. The operation mode is also as described above. However, in this comparative example , the number of patterns by the voltage output end and the current supply end is increased, and five identical patterns are formed on the surface of the semiconductor substrate (semiconductor region 12) as patterns by these ends. Yes. That is, in this vertical Hall element, contact regions 13a-17a, 13b-17b, 13c-17c, 13d-17d, and 13e-17e are all formed in the same pattern, that is, in a cross-shaped pattern. . Again, these five identical patterns are one reference pattern and two pattern pairs having a symmetrical (line symmetric) relationship with respect to this as a reference (symmetry axis), that is, contact regions 13a-17a and 13e- 17e, and the pattern pairs of contact regions 13b to 17b and 13d to 17d. Here, the reference pattern is a pattern formed by the contact regions 13c to 17c. When there is no misalignment, these regions are arranged on the reference axes P11 to P13. That is, in this case, as shown in FIG. 6A, the pattern data PT3 of these regions is located at a shift amount “0” and an offset voltage “0” from the reference position (center position). The reference pattern data PT3 is also located at the midpoint position of the data of the above two pattern pairs, that is, the data PT1 and PT5 and the data PT2 and PT4. Again, such a positional relationship between the data PT1 to PT5 is maintained even when a temperature change or misalignment occurs.

この比較例においても、アライメントずれが生じると、図６（ｂ）に示されるように、上記データＰＴ３に、幾らかのアライメントずれ量（中心位置からのずれ量）、並びにオフセット電圧が現れる。このため、先の第１の比較例と同様、各パターンについてのオフセット電圧を測定し、この測定したオフセット電圧と予め把握しておいた各パターンの位置関係とからそれらパターンによるデータ線を作成することにより、温度（環境温度）によることなく、オフセット電圧の補正値が容易に且つ的確に求められる。さらには、その補正値により、このホール素子のオフセット電圧を適切に補正除去することができるようにもなる。しかも、この比較例では、パターン数を増加して、より多くのデータに基づき補正値を求めるようにしているため、より高い精度をもってオフセット電圧の調整（補正）を行うことができるようになる。 Also in this comparative example , when an alignment shift occurs, as shown in FIG. 6B, some amount of alignment shift (shift amount from the center position) and offset voltage appear in the data PT3. Therefore, as in the first comparative example , the offset voltage for each pattern is measured, and a data line based on the pattern is created from the measured offset voltage and the positional relationship of each pattern that has been grasped in advance. Accordingly, the offset voltage correction value can be easily and accurately obtained without depending on the temperature (environment temperature). Furthermore, the offset value of the Hall element can be appropriately corrected and removed by the correction value. In addition, in this comparative example , the correction value is obtained based on more data by increasing the number of patterns, so that the offset voltage can be adjusted (corrected) with higher accuracy.

また、図７に示すように、先の第２の比較例に係る縦型ホール素子のパターン数を増加して、半導体基板の表面（半導体領域１２）に同一のパターンで４つのパターンの電圧出力端および電流供給端を形成した場合も、上記と同様、より高い精度をもってオフセット電圧の調整を行うことができるようになる。図８（ａ）および（ｂ）に、この縦型ホール素子のオフセット電圧特性をグラフとして示す。なお、これら図８（ａ）および（ｂ）も、先の図２（ａ）および（ｂ）にそれぞれ対応するものである。 Further, as shown in FIG. 7, the number of patterns of the vertical Hall element according to the second comparative example is increased, and the voltage output of four patterns with the same pattern on the surface of the semiconductor substrate (semiconductor region 12). Even when the end and the current supply end are formed, the offset voltage can be adjusted with higher accuracy as described above. FIGS. 8A and 8B are graphs showing the offset voltage characteristics of the vertical Hall element. FIGS. 8A and 8B also correspond to FIGS. 2A and 2B, respectively.

以上説明したように、この比較例に係る縦型ホール素子によっても、先の第１の比較例による前記（１）〜（６）の効果と同様の効果もしくはそれに準じた効果が得られるようになる。また、この比較例に係る縦型ホール素子では、先の第１もしくは第２の比較例よりもパターン数を増加しているため、それらパターンによるデータの数が増加し、より高い精度をもってオフセット電圧の調整を行うことができるようになる。 As described above, the vertical Hall element according to this comparative example can obtain the same effects as the effects (1) to (6) of the first comparative example or effects equivalent thereto. Become. Further, in the vertical Hall element according to this comparative example , since the number of patterns is increased as compared with the first or second comparative example , the number of data by these patterns increases, and the offset voltage has higher accuracy. You will be able to make adjustments.

なお、上記第１〜第３の比較例は、以下の態様をもって実施することもできる。
・上記第１〜第３の比較例では、電圧出力端の配設方向に沿ったアライメントずれを想定して各パターンを同方向にずらすかたちで形成したが、これに限られることなく、例えば図９に示すように、各パターンを電流供給端の配設方向（図の横方向）にずらすかたちで形成するようにしてもよい。なお、図９には、第１の比較例に係る縦型ホール素子の変形例を示しているが、第２および第３の比較例に係る縦型ホール素子も同様に変形させることができる。また、図９中の基準軸Ｐ２１〜Ｐ２３は、図１中の基準軸Ｐ１１〜Ｐ１３に対応するものである。 In addition, the said 1st-3rd comparative example can also be implemented with the following aspects.
In the first to third comparative examples , each pattern is formed by shifting in the same direction on the assumption of misalignment along the arrangement direction of the voltage output terminal. As shown in FIG. 9, each pattern may be formed by shifting in the arrangement direction of the current supply end (lateral direction in the figure). Although FIG. 9 shows a modification of the vertical Hall element according to the first comparative example , the vertical Hall elements according to the second and third comparative examples can be similarly modified. Further, reference axes P21 to P23 in FIG. 9 correspond to the reference axes P11 to P13 in FIG.

・さらに、電圧出力端の配設方向と電流供給端の配設方向との双方へのアライメントずれに対応すべく、例えば図１０に示すように、各パターンを縦列および横列に格子状に配列させるようにしてもよい。なお、図１０には、第１の比較例に係る縦型ホール素子の変形例を示したが、第２および第３の比較例に係る縦型ホール素子も同様に変形させることができる。また、図１０中のコンタクト領域１３〜１７は、それぞれ図１中のコンタクト領域１３ａ〜１３ｃ、１４ａ〜１４ｃ、１５ａ〜１５ｃ、１６ａ〜１６ｃ、１７ａ〜１７ｃに対応するものである。 Furthermore, in order to cope with misalignment in both the voltage output terminal arrangement direction and the current supply terminal arrangement direction, for example, as shown in FIG. 10, each pattern is arranged in a grid pattern in columns and rows. You may do it. FIG. 10 shows a modification of the vertical Hall element according to the first comparative example, but the vertical Hall elements according to the second and third comparative examples can be similarly modified. Further, the contact regions 13 to 17 in FIG. 10 correspond to the contact regions 13a to 13c, 14a to 14c, 15a to 15c, 16a to 16c, and 17a to 17c, respectively, in FIG.

・上記第１〜第３の比較例に関しては、少なくとも一部を一時的もしくは永続的に断線可能にした配線材が各コンタクト領域に配設された構造とすることで、それらコンタクト領域に各々配設される各配線材の断線処理を通じて、より容易に且つより適切にオフセット電圧の調整（補正）を行うことができるようになる。さらに、複数の同一パターンのうち、所望とするパターンを自由に選択することも可能となるため、前述のアライメントずれ等が生じた場合であれ、それらパターンのいずれかを選択して、オフセット電圧（不平衡電圧）の最も低減されるパターンを用いたより正確な磁気検出を実現することができるようになる。なお、上記少なくとも一部を一時的もしくは永続的に断線可能にした配線材としては、
（イ）過電流により自断線する例えば多結晶シリコン（ｐｏｌｙ−Ｓｉ）やＡｌ（アルミニウム）等からなるヒューズを備える配線材。
（ロ）レーザ等によるトリミング断線を可能とする例えばＣｒＳｉやＡｌ（アルミニウム）等からなる薄膜抵抗を備える配線材。
（ハ）外部からの信号に応じてスイッチング動作するスイッチング素子を備える配線材。等々の配線材を採用することができる。ちなみに、上記スイッチング素子を用いる場合は、例えば適宜のデコーダを介して調整用のデータが予め記憶されたメモリ（例えばＥＰＲＯＭや、ＥＥＰＲＯＭ、フラッシュメモリ、ＲＯＭ）等に当該スイッチング素子を接続した構成など、ホール素子の用途等に応じて適宜の構成とすることが望ましい。 -With respect to the first to third comparative examples , a wiring material that can be temporarily or permanently disconnected at least partly is provided in each contact region, so that each contact region is provided with a wiring material. The offset voltage can be adjusted (corrected) more easily and more appropriately through the disconnection process of each wiring member provided. Furthermore, since it becomes possible to freely select a desired pattern among a plurality of the same patterns, even when the above-described misalignment or the like occurs, any one of these patterns is selected and an offset voltage ( More accurate magnetic detection using a pattern with the lowest unbalance voltage) can be realized. In addition, as a wiring material that can be temporarily or permanently disconnected at least a part of the above,
(A) A wiring material provided with a fuse made of, for example, polycrystalline silicon (poly-Si) or Al (aluminum) that is disconnected by an overcurrent.
(B) A wiring material provided with a thin film resistor made of, for example, CrSi or Al (aluminum) that enables trimming disconnection by a laser or the like.
(C) A wiring material including a switching element that performs a switching operation in response to an external signal. Etc. can be used. Incidentally, when using the switching element, for example, a configuration in which the switching element is connected to a memory (for example, EPROM, EEPROM, flash memory, ROM) in which adjustment data is stored in advance via an appropriate decoder, etc. It is desirable to adopt an appropriate configuration according to the use of the Hall element.

・上記第１〜第３の比較例においては、駆動時の電流経路を２つもつ縦型ホール素子を想定したが、これに限られることなく、例えば駆動時の電流経路を１つしかもたない縦型ホール素子に対してもこの発明は同様に適用することができる。例えば図１１に示すように、第１の比較例に係る縦型ホール素子について、領域１２ａ、すなわち端子Ｇ１１〜Ｇ１３側のコンタクト領域１３ａ〜１３ｃ等を割愛した構造としても、上記効果と同様の効果もしくはそれに準ずる効果は得られることになる。しかもこうした構造にすれば、先の図１に示した縦型ホール素子と比較して約「１／３」の面積が縮小されることになり、大幅な小型化が図られるようになる。なお、こうしたホール素子の動作態様も、基本的には、図１に例示した先の縦型ホール素子と同様である。 In the first to third comparative examples , the vertical Hall element having two current paths at the time of driving is assumed. However, the present invention is not limited to this. For example, there is only one current path at the time of driving. The present invention can be similarly applied to a vertical Hall element. For example, as shown in FIG. 11, the vertical Hall element according to the first comparative example has the same effect as the above effect even when the region 12 a, that is, the contact regions 13 a to 13 c on the terminals G 11 to G 13 side is omitted. Or the effect equivalent to it will be acquired. In addition, with such a structure, the area of about “1/3” is reduced as compared with the vertical Hall element shown in FIG. 1, and the size can be greatly reduced. The operation mode of such a Hall element is also basically the same as that of the previous vertical Hall element exemplified in FIG.

・また、上記電圧出力端の数も１対に限られることなく任意である。例えば図１２に示すように、第１の比較例に係る縦型ホール素子において、電流供給端に相当するコンタクト領域１３ａ〜１３ｃおよび１４ａ〜１４ｃに対しても、電圧出力端に相当するコンタクト領域１ａ〜１ｃおよび２ａ〜２ｃ、コンタクト領域３ａ〜３ｃおよび４ａ〜４ｃを各々設けるようにした構造としてもよい。こうした構造では、それら各コンタクト領域に設けられた端子Ｖ１ａ〜Ｖ１ｃおよびＶ２ａ〜Ｖ２ｃ、並びに端子Ｖ３ａ〜Ｖ３ｃおよびＶ４ａ〜Ｖ４ｃの出力電圧（Ｖｏｕｔ）の特性が、領域１２ｃに配設された端子Ｖ１１〜Ｖ１３およびＶ２１〜Ｖ２３の出力電圧（Ｖｏｕｔ）の特性とは逆の特性（極性が逆）になる。このため、補正値を求めるためのデータ数が増加し、より高い精度をもってオフセット電圧の調整を行うことができるようになる。 The number of voltage output terminals is not limited to one pair and is arbitrary. For example, as shown in FIG. 12, in the vertical Hall element according to the first comparative example , the contact region 1a corresponding to the voltage output terminal is also applied to the contact regions 13a to 13c and 14a to 14c corresponding to the current supply terminal. ˜1c and 2a-2c and contact regions 3a-3c and 4a-4c may be provided. In such a structure, the characteristics of the output voltages (Vout) of the terminals V1a to V1c and V2a to V2c and the terminals V3a to V3c and V4a to V4c provided in each contact region are the terminals V11 to V11 disposed in the region 12c. The characteristics of the output voltage (Vout) of V13 and V21 to V23 are opposite to those of the output voltage (Vout). For this reason, the number of data for obtaining the correction value increases, and the offset voltage can be adjusted with higher accuracy.

・またここでは、上記電圧出力端および電流供給端によるパターンとして、これら端部の少なくとも一方が他方を基準にして対称配置されるパターンをいくつか例示した。しかし、このパターン（パターンレイアウト）はこれに限られることなく、任意のパターンを採用することができる。すなわち、例えば図１３に示すように、電流供給端に相当するコンタクト領域１３ａ〜１３ｃおよび１４ａ〜１４ｃおよび１６ａ〜１６ｃと、電圧出力端に相当するコンタクト領域１５ａ〜１５ｃおよび１７ａ〜１７ｃとが一列に配列されたパターン等も適宜に採用することができる。なお、図１３（ａ）はこのホール素子の平面構造を模式的に示す平面図、図１３（ｂ）は図１３（ａ）のＬ１−Ｌ１線に沿った断面図である。また、この縦型ホール素子の動作原理は、基本的に、上記非特許文献２に記載された縦型ホール素子と同様である。   Here, several patterns in which at least one of these end portions are symmetrically arranged with respect to the other are illustrated as patterns by the voltage output end and the current supply end. However, this pattern (pattern layout) is not limited to this, and an arbitrary pattern can be adopted. That is, for example, as shown in FIG. 13, contact regions 13a to 13c and 14a to 14c and 16a to 16c corresponding to the current supply ends and contact regions 15a to 15c and 17a to 17c corresponding to the voltage output ends are arranged in a line. Arranged patterns and the like can be appropriately employed. FIG. 13A is a plan view schematically showing the planar structure of the Hall element, and FIG. 13B is a cross-sectional view taken along line L1-L1 in FIG. 13A. The operating principle of the vertical Hall element is basically the same as that of the vertical Hall element described in Non-Patent Document 2.

・さらに、こうしたパターンの数も基本的に任意である。要は、半導体基板の表面に、対をなしてホール電圧信号を出力する電圧出力端と、磁気検出部へ電流を供給する部分として対をなす電流供給端とが、少なくとも２つの同一パターンをもって形成された構造であれば、少なくとも前記（１）の効果と同様の効果もしくはそれに準じた効果は得ることができる。   -Furthermore, the number of such patterns is basically arbitrary. In short, on the surface of the semiconductor substrate, a voltage output terminal that outputs a Hall voltage signal in pairs and a current supply terminal that forms a pair as a part for supplying current to the magnetic detection unit are formed with at least two identical patterns. With such a structure, at least the same effect as the effect (1) or an effect equivalent thereto can be obtained.

・一方、オフセット電圧の調整方法としても、対をなしてホール電圧信号を出力する電圧出力端と磁気検出部へ電流を供給する部分として対をなす電流供給端との両端部による少なくとも２つの同一パターンを表面に有する基板を用意し、これらパターンの位置とオフセット電圧との関係からオフセット電圧の補正値を求めるものであれば足りる。こうした方法であれば、少なくとも前記（６）の効果と同様の効果もしくはそれに準じた効果は得ることができる。   On the other hand, the offset voltage adjustment method is also at least two identical by both ends of a voltage output terminal that outputs a Hall voltage signal in pairs and a current supply terminal that forms a pair as a part that supplies current to the magnetic detection unit It is sufficient if a substrate having a pattern on the surface is prepared and a correction value for the offset voltage is obtained from the relationship between the position of the pattern and the offset voltage. If it is such a method, the effect similar to the effect of said (6) or an effect according to it can be acquired.

（第４の比較例）
以下、図１４および図１５を併せ参照しつつ、第４の比較例について説明する。 (Fourth comparative example )
Hereinafter, with reference also to FIGS. 14 and 15, a description will be given of a fourth comparative example.

まず、図１４を参照して、チョッパ駆動によりオフセット電圧がキャンセルされる原理について説明する。なおここでは、説明の便宜を図るため、先の図２６に示した横型ホール素子を例にとり、このホール素子にチョッパ駆動を採用した場合について説明する。   First, the principle that the offset voltage is canceled by chopper driving will be described with reference to FIG. Here, for convenience of explanation, the horizontal Hall element shown in FIG. 26 is taken as an example, and a case where chopper driving is adopted for this Hall element will be described.

同図１４に示すように、このホール素子を駆動するに際し、例えば駆動電流Ｉｈを端子Ｓから端子Ｇへ流すと、その電流は図中に矢印ｉ１で示すような方向へ流れることになる。そしてこの場合、駆動電流Ｉｈに対するホール電圧信号Ｖｈ１２は端子Ｖ１およびＶ２を通じて検出されることになる。さらに詳しくは、これら端子Ｖ１およびＶ２間の電位差（電圧）Ｖ１２は「Ｖ１２＝Ｖｈ１２＋Ｖｏｓ１２」（Ｖｏｓ１２：オフセット電圧）のように表される。一方、これら２組の端子（電極）を入れ替えて、すなわち例えば図中のスイッチＳＷ１〜ＳＷ４をそれぞれ切り換えて駆動電流Ｉｈを端子Ｖ１から端子Ｖ２へ流すようにすると、その電流は図中に破線矢印ｉ２で示すような方向へ流れることになる。そしてこの場合、駆動電流Ｉｈに対するホール電圧信号ＶｈＳＧは端子ＳおよびＧを通じて検出されることになる。さらに詳しくは、これら端子ＳおよびＧ間の電位差（電圧）ＶＳＧは「ＶＳＧ＝ＶｈＳＧ＋ＶｏｓＳＧ」（ＶｏｓＳＧ：オフセット電圧）のように表される。 As shown in FIG. 14, when driving the Hall element, for example, when a drive current Ih is passed from the terminal S to the terminal G, the current flows in the direction indicated by the arrow i1 in the figure. In this case, the Hall voltage signal V h12 for the drive current I h is detected through the terminals V1 and V2. More specifically, the potential difference between the terminals V1 and V2 (voltage) V 12 is "V 12 = V h12 + V os12": is expressed as (V OS 12 offset voltage). On the other hand, these two sets of interchanged terminal (electrode), the driving current I h ie for example the switch SW1~SW4 in FIG switches respectively when to flow from the terminal V1 to the terminal V2, the current broken line in FIG. It will flow in the direction shown by arrow i2. In this case, the Hall voltage signal V hSG for the drive current I h is detected through the terminals S and G. More specifically, the potential difference (voltage) V SG between the terminals S and G is expressed as “V SG = V hSG + V osSG ” (V osSG : offset voltage).

ここで、上記２つの場合におけるオフセット電圧Ｖｏｓ１２およびＶｏｓＳＧは、上記２組の端子（電極）の配置対称性から、「Ｖｏｓ１２≒−ＶｏｓＳＧ」という関係にある。すなわち、これら２つの場合において検出される電圧信号Ｖ１２およびＶＳＧの和をとることで、これら電圧信号に含まれるオフセット電圧が互いにキャンセル（相殺）されることになる。具体的には、例えば上記２組の端子（電極）を周期的に入れ替えつつホール電圧信号を検出することとし、磁気センサとしての出力（センサ出力）を例えば「Ｖ１２＋ＶＳＧ／２」のような演算の結果として得ることにより、オフセット電圧はキャンセルされる。このように、こうした駆動方式（チョッパ駆動）を採用することで、オフセット電圧の低減されたセンサ出力が得られるようになり、ひいては磁気センサとしてより高い精度をもって磁気検出を行うことが可能になる。 Here, the offset voltages V os12 and V osSG in the above two cases have a relationship of “V os12 ≈−V osSG ” from the arrangement symmetry of the two sets of terminals (electrodes). That is, by taking the sum of the voltage signals V 12 and V SG detected in these two cases, the offset voltages included in these voltage signals are canceled (cancelled). Specifically, for example, the Hall voltage signal is detected while the two sets of terminals (electrodes) are periodically switched, and the output (sensor output) as a magnetic sensor is, for example, “V 12 + V SG / 2”. The offset voltage is canceled by obtaining it as a result of such an operation. Thus, by adopting such a driving method (chopper driving), a sensor output with a reduced offset voltage can be obtained, and as a result, magnetic detection can be performed with higher accuracy as a magnetic sensor.

この比較例に係る縦型ホール素子およびそのオフセット電圧調整方法によれば、従来は縦型ホール素子で実現することが難しかった上記チョッパ駆動が、縦型ホール素子においても実現可能となり、より高い精度をもって磁気検出を行うことが可能になる。 According to the vertical Hall element and the offset voltage adjusting method thereof according to this comparative example , the chopper drive, which has been difficult to realize with the vertical Hall element in the past, can also be realized with the vertical Hall element, with higher accuracy. It becomes possible to perform magnetic detection.

すなわちこの方法においては、まず、例えば図１５に示す縦型ホール素子のように、磁気検出部ＨＰへ電流を供給する部分として対をなす電流供給端により表面に複数の対が形成された基板を用意する。例えばこの縦型ホール素子では、コンタクト領域１６、並びにこれと対をなすコンタクト領域１３ａ〜１３ｃおよび１４ａ〜１４ｃが基板表面に形成されており、これら２種のコンタクト領域の任意の組合せにより複数の対が基板表面に形成されている。なお、図１５は先の図１（ａ）に対応する平面図であり、この図１５においては、図１（ａ）に示した要素と同一の要素に各々同一の符号を付して示している。   That is, in this method, first, a substrate having a plurality of pairs formed on the surface by current supply ends that form a pair as a portion for supplying current to the magnetic detection unit HP, such as a vertical Hall element shown in FIG. prepare. For example, in this vertical Hall element, a contact region 16 and contact regions 13a to 13c and 14a to 14c paired with the contact region 16 are formed on the substrate surface, and a plurality of pairs are formed by any combination of these two types of contact regions. Is formed on the substrate surface. FIG. 15 is a plan view corresponding to FIG. 1 (a). In FIG. 15, the same elements as those shown in FIG. 1 (a) are denoted by the same reference numerals. Yes.

そして、この用意した縦型ホール素子（半導体基板）をチョッパ駆動によって駆動する。すなわち、例えば端子Ｓ（コンタクト領域１６）から端子Ｇ１１（コンタクト領域１３ａ）へ、また端子Ｓから端子Ｇ２１（コンタクト領域１４ａ）へとそれぞれ一定の駆動電流を流し、端子Ｖ１（コンタクト領域１５）およびＶ２（コンタクト領域１７）を通じてホール電圧信号を検出する。また電流供給用の端子（電極）を替えて、例えば端子Ｓから端子Ｇ１３（コンタクト領域１３ｃ）へ、また端子Ｓから端子Ｇ２３（コンタクト領域１４ｃ）へとそれぞれ一定の駆動電流を流し、端子Ｖ１およびＶ２を通じてホール電圧信号を検出する。そうしてこの電流供給用端子の変更を周期的に行うことにより、すなわち周期的に駆動電流の方向を変更することにより、各端子の組により検出される電圧信号の和をもってオフセット電圧をキャンセルしつつ当該ホール素子を駆動するようにする。このように、この比較例に係る縦型ホール素子およびそのオフセット電圧調整方法によれば、従来は縦型ホール素子で実現することが難しかったチョッパ駆動、すなわち駆動電流の方向を周期的に変更することによってオフセット電圧をキャンセル（相殺）しつつ当該ホール素子を駆動する駆動方式が実現可能になる。 The prepared vertical Hall element (semiconductor substrate) is driven by chopper driving. That is, for example, a constant drive current is supplied from the terminal S (contact region 16) to the terminal G11 (contact region 13a), and from the terminal S to the terminal G21 (contact region 14a), and the terminals V1 (contact region 15) and V2 are supplied. A Hall voltage signal is detected through (contact region 17). Further, by changing the terminal (electrode) for supplying current, for example, a constant drive current is supplied from the terminal S to the terminal G13 (contact region 13c) and from the terminal S to the terminal G23 (contact region 14c), respectively, and the terminal V1 and A Hall voltage signal is detected through V2. Then, by periodically changing this current supply terminal, that is, by periodically changing the direction of the drive current, the offset voltage is canceled with the sum of the voltage signals detected by each terminal set. However, the Hall element is driven. As described above, according to the vertical Hall element and the offset voltage adjusting method thereof according to this comparative example , the chopper drive, which is conventionally difficult to realize with the vertical Hall element, that is, the direction of the drive current is periodically changed. This makes it possible to realize a drive system that drives the Hall element while canceling (offset) the offset voltage.

またここでは、コンタクト領域１６および１３ａによる対とコンタクト領域１６および１３ｃによる対、またコンタクト領域１６および１４ａによる対とコンタクト領域１６および１４ｃによる対が、それぞれ電圧出力端（コンタクト領域１５および１７）からみて対称に配置されている。このため、先の近似式「Ｖｏｓ１２≒−ＶｏｓＳＧ」がより高い精度をもって成立し、オフセット電圧のキャンセルがより効率的に行われるようになる。 Further, here, a pair of contact regions 16 and 13a and a pair of contact regions 16 and 13c, and a pair of contact regions 16 and 14a and a pair of contact regions 16 and 14c are respectively connected from the voltage output terminals (contact regions 15 and 17). They are arranged symmetrically. For this reason, the preceding approximate expression “V os12 ≈−V osSG ” is established with higher accuracy, and the offset voltage is canceled more efficiently.

以上説明したように、この比較例に係る縦型ホール素子およびそのオフセット電圧調整方法によれば、先の第１の比較例による前記（２）および（５）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。 As described above, according to the vertical Hall element and the offset voltage adjusting method thereof according to this comparative example , the same effects as the effects (2) and (5) of the previous first comparative example or the equivalent thereto. In addition to the above effects, the following effects can be obtained.

（７）縦型ホール素子としての半導体基板の表面（半導体領域１２）に、磁気検出部ＨＰへ電流を供給する部分として対をなす電流供給端により複数の対が形成された構造とした。これにより、従来は縦型ホール素子で実現することが難しかったチョッパ駆動が実現可能になる。   (7) A structure in which a plurality of pairs are formed on the surface of the semiconductor substrate (semiconductor region 12) as a vertical Hall element by current supply ends that form a pair as a portion for supplying current to the magnetic detection unit HP. This makes it possible to realize chopper driving that has been difficult to realize with a vertical Hall element.

（８）また、上記電流供給端による複数の対を、上記電圧出力端を基準にして対称配置されるパターンをもって形成されるものとしたことで、オフセット電圧のキャンセルが効率よく行われるようになる。   (8) Further, the offset voltage can be canceled efficiently by forming a plurality of pairs of the current supply terminals with patterns symmetrically arranged with respect to the voltage output terminal. .

（９）さらに、こうした縦型ホール素子を駆動する際には、半導体基板として、上記電流供給端により表面に複数の対が形成される基板を使用し、これら複数の対による磁気検出部ＨＰへの電流方向の周期的な変更をもって、オフセット電圧をキャンセルしつつ当該ホール素子を駆動するようにした。こうした駆動方法を採用することで、オフセット電圧が好適に低減されるようになり、前述したようなオフセット電圧等に関する補正回路を備える構成にあっては、その回路規模の縮小化を図ることができるようになる。   (9) Further, when driving such a vertical Hall element, a substrate having a plurality of pairs formed on the surface by the current supply end is used as the semiconductor substrate, and the magnetic detection unit HP by the plurality of pairs is used. With the periodic change in the current direction, the Hall element is driven while canceling the offset voltage. By adopting such a driving method, the offset voltage is suitably reduced, and in the configuration including the correction circuit related to the offset voltage as described above, the circuit scale can be reduced. It becomes like this.

なお、上記縦型ホール素子の駆動方法はあくまで一例であってこれに限定されることはない。
すなわち、例えば端子Ｓから端子Ｇ１３へ、また端子Ｓから端子Ｇ２１へとそれぞれ一定の駆動電流を流し、端子Ｖ１およびＶ２を通じてホール電圧信号を検出する。また電流供給用の端子（電極）を替えて、端子Ｓから端子Ｇ１１へ、また端子Ｓから端子Ｇ２３へとそれぞれ一定の駆動電流を流し、端子Ｖ１およびＶ２を通じてホール電圧信号を検出する。そうして、こうした電流供給用端子の変更を周期的に行ってオフセット電圧をキャンセルしつつ当該ホール素子を駆動するような駆動方式であっても、これを適宜に採用することができる。 The driving method of the vertical Hall element is merely an example and is not limited to this.
That is, for example, a constant drive current is supplied from the terminal S to the terminal G13 and from the terminal S to the terminal G21, and the Hall voltage signal is detected through the terminals V1 and V2. Further, by changing the terminal (electrode) for supplying current, a constant driving current is supplied from the terminal S to the terminal G11 and from the terminal S to the terminal G23, and the Hall voltage signal is detected through the terminals V1 and V2. Thus, even if the driving method is such that the Hall element is driven while the offset voltage is canceled by periodically changing the current supply terminal, this can be appropriately adopted.

さらには、上記第４の比較例の駆動方式やこの変形例の駆動方式に対して、端子Ｓから端子Ｇ１２（コンタクト領域１３ｂ）へ、また端子Ｓから端子Ｇ２２（コンタクト領域１４ｂ）へとそれぞれ一定の駆動電流を流し、端子Ｖ１およびＶ２を通じてホール電圧信号を検出する期間を追加した駆動方式なども採用することができる。すなわちこの場合は、３つの電流方向を周期的に切り換えつつ、各端子の組により検出される３つの電圧信号の和をとってオフセット電圧をキャンセルしながら当該ホール素子を駆動することになる。 Furthermore, with respect to the driving method of the fourth comparative example and the driving method of this modified example, the terminal S to the terminal G12 (contact region 13b) and the terminal S to the terminal G22 (contact region 14b) are constant. It is also possible to adopt a driving method in which a period for detecting the Hall voltage signal through terminals V1 and V2 is added. That is, in this case, the Hall element is driven while canceling the offset voltage by taking the sum of the three voltage signals detected by each set of terminals while periodically switching the three current directions.

また、これら駆動方式において駆動電流の向きを反対にした駆動方式なども採用可能である。すなわち、例えば上記第４の比較例の駆動方式の駆動電流の向きを反対にして、端子Ｇ１１から端子Ｓへ、また端子Ｇ２１から端子Ｓへとそれぞれ一定の駆動電流を流し、端子Ｖ１およびＶ２を通じてホール電圧信号を検出する。また電流供給用の端子（電極）を替えた場合には、端子Ｇ１３から端子Ｓへ、また端子Ｇ２３から端子Ｓへとそれぞれ一定の駆動電流を流し、端子Ｖ１およびＶ２を通じてホール電圧信号を検出する。そうしてこの電流供給用端子の変更を周期的に行うことにより、オフセット電圧をキャンセルしつつ当該ホール素子を駆動する駆動方式なども採用することができる。 Further, in these driving methods, a driving method in which the direction of the driving current is reversed can be adopted. That is, for example , the direction of the drive current of the drive method of the fourth comparative example is reversed, and a constant drive current is passed from the terminal G11 to the terminal S and from the terminal G21 to the terminal S, respectively, through the terminals V1 and V2. A Hall voltage signal is detected. Further, when the current supply terminal (electrode) is changed, a constant drive current is supplied from the terminal G13 to the terminal S and from the terminal G23 to the terminal S, and the Hall voltage signal is detected through the terminals V1 and V2. . Thus, by periodically changing the current supply terminal, a driving method for driving the Hall element while canceling the offset voltage can be employed.

また、こうした駆動方法に用いる縦型ホール素子（半導体基板）も、図１５に例示したものに限定されない。例えば第１〜第３の比較例もしくはその変形例に係る縦型ホール素子（半導体基板）に対しても、上記駆動方法は適用可能である。要は、電流供給端により表面に複数の対が形成された縦型ホール素子（半導体基板）であれば、こうした駆動方法を適用することができる。ちなみに、第１の比較例の縦型ホール素子では、コンタクト領域１６ａ〜１６ｃ、並びにこれと対をなすコンタクト領域１３ａ〜１３ｃおよび１４ａ〜１４ｃが基板表面に形成されており、これら２種のコンタクト領域の任意の組合せにより複数の対が基板表面に形成されている。 Further, the vertical Hall element (semiconductor substrate) used in such a driving method is not limited to the one illustrated in FIG. For example, the above driving method can also be applied to the vertical Hall element (semiconductor substrate) according to the first to third comparative examples or modifications thereof. In short, such a driving method can be applied to a vertical Hall element (semiconductor substrate) having a plurality of pairs formed on the surface by a current supply end. Incidentally, in the vertical Hall element of the first comparative example , contact regions 16a to 16c and contact regions 13a to 13c and 14a to 14c that are paired with the contact regions 16a to 16c are formed on the substrate surface. A plurality of pairs are formed on the substrate surface by any combination of the above.

結局のところ、半導体基板の表面に、磁気検出部へ電流を供給する部分として対をなす電流供給端により複数の対が形成された構造であれば、少なくとも前記（７）の効果と同様の効果もしくはそれに準じた効果は得ることができる。   After all, if the structure is such that a plurality of pairs are formed on the surface of the semiconductor substrate by the current supply ends that form a pair as a part for supplying a current to the magnetic detection unit, at least the same effect as the effect (7). Or the effect according to it can be acquired.

一方、オフセット電圧の調整方法としても、半導体基板として、磁気検出部へ電流を供給する部分として対をなす電流供給端により表面に複数の対が形成された基板を使用し、これら複数の対による磁気検出部への電流方向の周期的な変更をもってオフセット電圧をキャンセルしつつ当該ホール素子を駆動するものであれば足りる。こうした方法であれば、少なくとも前記（９）の効果と同様の効果もしくはそれに準じた効果は得ることができる。   On the other hand, as a method for adjusting the offset voltage, a semiconductor substrate is used in which a plurality of pairs are formed on the surface by a current supply end that forms a pair as a portion for supplying current to the magnetic detection unit. It is sufficient to drive the Hall element while canceling the offset voltage by periodically changing the current direction to the magnetic detection unit. If it is such a method, the effect similar to the effect of said (9) or an effect according to it can be acquired.

（実施の形態）
図１６に、この発明に係る縦型ホール素子およびそのオフセット電圧調整方法の一実施の形態を示す。 (In the form of implementation)
Figure 16 shows an embodiment of a vertical Hall element and the offset voltage adjusting method according to the present invention.

以下、同図１６を参照して、先の第１の比較例との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、図１６（ａ）〜（ｃ）は先の図１（ａ）〜（ｃ）に対応するものであり、この図１６において、先の図１に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。 Hereinafter, with reference to FIG. 16, the structure of the vertical Hall element according to this embodiment will be described focusing on differences from the first comparative example . FIGS. 16A to 16C correspond to FIGS. 1A to 1C, and in FIG. 16, the same elements as those shown in FIG. The same reference numerals are given, and duplicate descriptions of these elements are omitted.

同図１６に示されるように、この縦型ホール素子も、基本的には、図１に例示した先の第１の比較例の縦型ホール素子に準じた構造を有しており、その動作態様も前述したとおりである。ただし、このホール素子においては、上記電圧出力端および電流供給端のパターンの数が１つになっている。すなわち、半導体領域１２の表面にあって拡散層１８にて囲まれる領域（活性領域）には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでコンタクト領域（Ｎ＋層）１３〜１７が形成されている。そして、これらコンタクト領域１３〜１７は、ここに配設される各電極（配線）を介して、それぞれ端子ＳおよびＧ１およびＧ２およびＶ１およびＶ２と電気的に接続されている。なおここでも、上記コンタクト領域１３および１４および１６が電流供給端に相当し、また上記コンタクト領域１５および１７が電圧出力端に相当する。 As shown in FIG. 16, this vertical Hall element basically also has a structure according to the vertical Hall element of the first comparative example illustrated in FIG. The aspect is also as described above. However, in this Hall element, the number of patterns of the voltage output terminal and the current supply terminal is one. That is, in the region (active region) surrounded by the diffusion layer 18 on the surface of the semiconductor region 12, the contact region (N + layer) 13-is formed in such a manner that the impurity concentration (N type) on the surface is selectively increased. 17 is formed. The contact regions 13 to 17 are electrically connected to the terminals S, G1, G2, V1, and V2, respectively, through the electrodes (wirings) disposed here. Also in this case, the contact regions 13, 14 and 16 correspond to current supply ends, and the contact regions 15 and 17 correspond to voltage output ends.

また、この実施の形態に係る縦型ホール素子においては、上記電圧出力端に相当するコンタクト領域１５および１７が、それぞれ基板表面（半導体領域１２）に設けられた凹部に、詳しくは同基板の表面に形成されたトレンチ（溝）Ｔ１およびＴ２の底面に形成されている。なお、これらトレンチＴ１およびＴ２の深さは同一である必要はなく、相異なる深さに設定されることもある。ちなみに、これらトレンチＴ１およびＴ２は、例えばエッチングや、レーザによる溶出、イオンミリングによる切り出し等によって形成することができる。そして、その形成条件を適宜に設定することで、所望の深さのトレンチを得ることができる。   Further, in the vertical Hall element according to this embodiment, the contact regions 15 and 17 corresponding to the voltage output terminals are respectively formed in the recesses provided in the substrate surface (semiconductor region 12), more specifically, the surface of the substrate. Are formed on the bottom surfaces of the trenches (grooves) T1 and T2. The depths of the trenches T1 and T2 do not have to be the same, and may be set to different depths. Incidentally, these trenches T1 and T2 can be formed by, for example, etching, elution by laser, or cutting by ion milling. And the trench of desired depth can be obtained by setting the formation conditions suitably.

このように、基板表面に設けられた凹部（トレンチＴ１およびＴ２）に上記電圧出力端が形成された構造とすることで、それらトレンチＴ１およびＴ２の深さの調整を通じて上記磁気検出部ＨＰを歪ませるとともに、素子内部の電位分布（等電位線）を変位させることができるようになる。そしてこれにより、所望の電位分布、すなわちオフセット電圧の低減される電位分布が得られるようになる。このように、こうした構造によっても、オフセット電圧の好適な補正が可能になり、前述したようなオフセット電圧等に関する補正回路を備える構成にあっては、その回路規模の縮小化を図ることができるようになる。なお、トレンチＴ１の深さを調整した場合と、トレンチＴ２の深さを調整した場合とでは通常、相異なる傾向にオフセット電圧が調整されることになる。このため、上記オフセット電圧の調整は、それらトレンチＴ１およびＴ２の深さのバランスを考慮しつつ行われる。   In this way, the voltage output terminal is formed in the recesses (trenches T1 and T2) provided on the substrate surface, so that the magnetic detection unit HP is distorted through the adjustment of the depths of the trenches T1 and T2. In addition, the potential distribution (equipotential lines) inside the element can be displaced. Thus, a desired potential distribution, that is, a potential distribution in which the offset voltage is reduced can be obtained. Thus, even with such a structure, the offset voltage can be suitably corrected, and the circuit scale can be reduced in the configuration including the correction circuit related to the offset voltage as described above. become. Note that the offset voltage is usually adjusted in a different tendency when the depth of the trench T1 is adjusted and when the depth of the trench T2 is adjusted. For this reason, the offset voltage is adjusted in consideration of the balance of the depths of the trenches T1 and T2.

また、この縦型ホール素子は、半導体基板の表面において、電圧出力端に相当するコンタクト領域１５および１７と、電流供給端に相当するコンタクト領域１６との間に段差が形成された構造となっている。この段差はオフセット電圧と強く相関しており、こうした構造とすることで、この段差高さの調整を通じて上記オフセット電圧の調整（補正）をより好適に行うことができるようになる。   Further, the vertical Hall element has a structure in which a step is formed between the contact regions 15 and 17 corresponding to the voltage output end and the contact region 16 corresponding to the current supply end on the surface of the semiconductor substrate. Yes. This step strongly correlates with the offset voltage. With such a structure, the adjustment (correction) of the offset voltage can be performed more appropriately through the adjustment of the step height.

以上説明したように、この実施の形態に係る縦型ホール素子およびそのオフセット電圧調整方法によれば、先の第１の比較例による前記（２）および（５）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。 As described above, according to the vertical Hall element and the offset voltage adjusting method thereof according to this embodiment, the same effects as the effects (2) and (5) of the first comparative example described above or the same In addition to similar effects, the following effects can be obtained.

（１０）対をなしてホール電圧信号を出力する電圧出力端に相当するコンタクト領域１５および１７を、基板表面（半導体領域１２）に設けられた凹部に形成するようにした。これにより、オフセット電圧の好適な補正が可能になり、前述したようなオフセット電圧等に関する補正回路を備える構成にあっては、その回路規模の縮小化を図ることができるようになる。   (10) The contact regions 15 and 17 corresponding to the voltage output terminals that output the Hall voltage signal in pairs are formed in the recesses provided in the substrate surface (semiconductor region 12). As a result, the offset voltage can be suitably corrected, and the circuit scale can be reduced in the configuration including the correction circuit related to the offset voltage as described above.

（１１）半導体基板の表面において、磁気検出部ＨＰへ電流を供給する部分として対をなす電流供給端に相当するコンタクト領域１６と、上記電圧出力端に相当するコンタクト領域１５および１７との間に段差が形成された構造とした。これにより、上記オフセット電圧の調整（補正）をより好適に行うことができるようになる。   (11) On the surface of the semiconductor substrate, between the contact region 16 corresponding to the current supply end paired as a portion for supplying current to the magnetic detection unit HP and the contact regions 15 and 17 corresponding to the voltage output end A structure with a step was formed. Thereby, the adjustment (correction) of the offset voltage can be performed more suitably.

（１２）半導体基板として、磁気検出部ＨＰへ電流を供給する部分として対をなす電流供給端と、対をなしてホール電圧信号を出力する電圧出力端とを表面に有する基板を使用し、同基板の表面におけるこれら端部の形成されている部分の選択的な高さ調整をもってオフセット電圧を調整することとした。こうした方法によれば、各端部の高さ調整を通じて磁気検出部ＨＰを歪ませるとともに、素子内部の電位分布（等電位線）を変位させることができるようになり、ひいては所望の電位分布、すなわちオフセット電圧の低減される電位分布が得られるようになる。すなわち、オフセット電圧の好適な補正が可能になり、前述したようなオフセット電圧等に関する補正回路を備える構成にあっては、その回路規模の縮小化を図ることができるようになる。   (12) As a semiconductor substrate, a substrate having a current supply end that forms a pair as a portion for supplying current to the magnetic detection unit HP and a voltage output end that forms a pair and outputs a Hall voltage signal on the surface is used. The offset voltage is adjusted by selectively adjusting the heights of the portions where the end portions are formed on the surface of the substrate. According to such a method, the magnetic detection unit HP can be distorted through the height adjustment of each end portion, and the potential distribution (equipotential line) inside the element can be displaced. As a result, a desired potential distribution, that is, A potential distribution in which the offset voltage is reduced can be obtained. That is, the offset voltage can be suitably corrected, and the circuit scale can be reduced in the configuration including the correction circuit related to the offset voltage as described above.

なお、この実施の形態に係る縦型ホール素子は、図１７もしくは図１８に示すように、上記電圧出力端に相当するコンタクト領域１５および１７のいずれか一方のみが、基板表面に設けられた凹部に、すなわち同基板の表面に形成されたトレンチＴ１もしくはＴ２の底面に形成された構造とすることもできる。 Incidentally, the vertical Hall element according to implementation in the form of this, as shown in FIG. 17 or FIG. 18, only one of the contact regions 15 and 17 corresponding to the voltage output terminal is provided on the substrate surface It is also possible to adopt a structure formed in the concave portion, that is, on the bottom surface of the trench T1 or T2 formed on the surface of the substrate.

また、図１９に示すように、コンタクト領域１５および１７に挟まれる上記電流供給端の対をなす一方に相当するコンタクト領域１６が、基板表面に設けられた凹部に、すなわち同基板の表面に形成されたトレンチＴ３の底面に形成された構造とすることもできる。   Further, as shown in FIG. 19, a contact region 16 corresponding to one of the pair of current supply ends sandwiched between the contact regions 15 and 17 is formed in a recess provided in the substrate surface, that is, on the surface of the substrate. A structure formed on the bottom surface of the trench T3 formed may be employed.

また一方、図２０に示すように、上記電圧出力端に相当するコンタクト領域１５および１７が、それぞれ基板表面に設けられた凸部Ｂ１およびＢ２に形成された構造とすることもできる。   On the other hand, as shown in FIG. 20, the contact regions 15 and 17 corresponding to the voltage output terminals may be formed in convex portions B1 and B2 provided on the substrate surface, respectively.

また、図２１に示すように、コンタクト領域１５および１７に挟まれる上記電流供給端の対をなす一方に相当するコンタクト領域１６が、基板表面に設けられた凸部Ｂ３に形成された構造とすることもできる。   Further, as shown in FIG. 21, a contact region 16 corresponding to one of the pair of the current supply ends sandwiched between the contact regions 15 and 17 is formed in a convex portion B3 provided on the substrate surface. You can also.

さらには、これら凹部および凸部を組み合わせて、図２２に示すように、上記コンタクト領域１５および１７が基板表面に設けられた凹部（トレンチＴ１およびＴ２）に、また上記コンタクト領域１６が基板表面に設けられた凸部Ｂ３に各々形成された構造とすることもできる。   Further, by combining these concave and convex portions, as shown in FIG. 22, the contact regions 15 and 17 are formed in the concave portions (trench T1 and T2) provided on the substrate surface, and the contact region 16 is formed on the substrate surface. It can also be set as the structure each formed in the provided convex part B3.

また、第１〜第４の比較例およびその変形例に係る縦型ホール素子に対してもこの構造は同様に適用することができる。すなわち、例えば第２の比較例の縦型ホール素子に適用した場合は、図２３に示すように、上記各パターンの電圧出力端に相当するコンタクト領
域１５ａおよび１５ｂ、並びにコンタクト領域１７ａおよび１７ｂが、それぞれ基板表面に設けられた凹部（トレンチＴ１およびＴ２の底面）に形成された構造となる。またこのとき、上記コンタクト領域１５ａおよび１５ｂ、並びにコンタクト領域１７ａおよび１７ｂを同一の深さのトレンチに形成する必要はなく、例えば図２４に示されるように、相異なる深さのトレンチＴ１１およびＴ１２、並びにトレンチＴ２１およびＴ２２に対して、これらのコンタクト領域を形成するようにしてもよい。 This structure can be similarly applied to the vertical Hall elements according to the first to fourth comparative examples and the modifications thereof. That is, for example , when applied to the vertical Hall element of the second comparative example , as shown in FIG. 23, the contact regions 15a and 15b corresponding to the voltage output terminals of the respective patterns, and the contact regions 17a and 17b, Each has a structure formed in a recess (bottom surfaces of the trenches T1 and T2) provided on the surface of the substrate. At this time, it is not necessary to form the contact regions 15a and 15b and the contact regions 17a and 17b in trenches having the same depth. For example, as shown in FIG. 24, trenches T11 and T12 having different depths, Further, these contact regions may be formed for the trenches T21 and T22.

・結局のところ、対をなしてホール電圧信号を出力する電圧出力端、および磁気検出部へ電流を供給する部分として対をなす電流供給端の少なくとも一方が、半導体基板の表面に設けられた凹部もしくは凸部に形成された構造であれば、少なくとも前記（１０）の効果と同様の効果もしくはそれに準じた効果は得ることができる。   After all, at least one of a voltage output terminal that forms a pair and outputs a Hall voltage signal and a current supply terminal that forms a pair as a part that supplies current to the magnetic detection unit is a recess provided on the surface of the semiconductor substrate. Or if it is the structure formed in the convex part, the effect similar to the effect of said (10) or an effect according to it can be acquired.

・一方、オフセット電圧の調整方法としても、磁気検出部へ電流を供給する部分として対をなす電流供給端と、対をなしてホール電圧信号を出力する電圧出力端とを表面に有する基板を用意し、同基板の表面におけるこれら端部の少なくとも一方が形成されている部分の選択的な高さ調整をもってオフセット電圧を調整するものであれば足りる。こうした方法であれば、少なくとも前記（１２）の効果と同様の効果もしくはそれに準じた効果は得ることができる。   ・ On the other hand, as a method for adjusting the offset voltage, a substrate having a current supply terminal that forms a pair as a part for supplying current to the magnetic detection unit and a voltage output terminal that forms a pair and outputs a Hall voltage signal is prepared. However, it is sufficient if the offset voltage is adjusted by selectively adjusting the height of the portion where at least one of these end portions on the surface of the substrate is formed. If it is such a method, the effect similar to the effect of said (12) or an effect according to it can be acquired.

なお、上記各比較例および実施の形態は、以下の態様をもって実施することもできる。
・上記各比較例および実施の形態においては、当該ホール素子を他の素子と素子分離する分離壁、および磁気検出部ＨＰを電気的に区画する分離壁として、拡散層（拡散層１８や拡散層１９ａおよび１９ｂ）を用いるようにしたが、これに代えて、トレンチアイソレーションを用いるようにしてもよい。 In addition, each said comparative example and embodiment can also be implemented with the following aspects.
In each of the above comparative examples and embodiments, a diffusion layer (a diffusion layer 18 or a diffusion layer) is used as a separation wall that separates the Hall element from other elements and a separation wall that electrically partitions the magnetic detection unit HP. 19a and 19b) are used, but trench isolation may be used instead.

・さらに、これら分離壁は必須の構成要素ではなく、ホール素子の種類やその用途によっては割愛することもできる。例えば上記第１〜第３の比較例の変形例として先に示した縦型ホール素子、すなわち電流供給端および電圧出力端が一列に配列された縦型ホール素子（図１３）では必ずしもこうした分離壁を要しない。前述したように、この発明はこうした縦型ホール素子に対しても同様に適用することができる。 Furthermore, these separation walls are not essential components, and may be omitted depending on the type of Hall element and its application. For example, in the vertical Hall element previously shown as a modification of the first to third comparative examples , that is, the vertical Hall element in which the current supply end and the voltage output end are arranged in a line (FIG. 13), such a separation wall is not necessarily used. Is not required. As described above, the present invention can be similarly applied to such a vertical Hall element.

・上記各比較例および実施の形態においては、上記電圧出力端および電流供給端を、いずれも基板表面において導電型不純物の濃度が選択的に高められたコンタクト領域（Ｎ＋層）として設けるようにした。しかし、これは必須の構成ではなく、例えばこうしたコンタクト領域を設けずに半導体領域１２の上に直に配線（電極）を設けるようにしてもよい。 In each of the comparative examples and embodiments, the voltage output terminal and the current supply terminal are both provided as contact regions (N + layers) in which the concentration of conductive impurities is selectively increased on the substrate surface. . However, this is not an essential configuration. For example, a wiring (electrode) may be provided directly on the semiconductor region 12 without providing such a contact region.

・上記各比較例および実施の形態においては、縦型ホール素子の駆動方法の一例として定電流駆動について説明したが、この縦型ホール素子の駆動方法は任意であり、例えば定電圧駆動によって駆動することもできる。 In each of the comparative examples and embodiments described above, constant current driving has been described as an example of a method for driving a vertical Hall element. However, the driving method for the vertical Hall element is arbitrary, for example, driven by constant voltage driving. You can also

・上記各比較例および実施の形態において、半導体基板を構成する各要素の導電型を入れ替えた構造、すなわちＰ型とＮ型とを入れ替えた構造についても、この発明は同様に適用することができる。 In the comparative examples and embodiments described above, the present invention can be similarly applied to a structure in which the conductivity type of each element constituting the semiconductor substrate is switched, that is, a structure in which the P type and the N type are switched. .

・上記各比較例および実施の形態においては、基板の材料としてシリコンを用いるようにしたが、製造工程や構造上の条件等に応じてその他の材料を適宜採用するようにしてもよい。例えば、ＧａＡｓ、ＩｎＳｂ、ＩｎＡｓ、ＳｉＣ等の化合物半導体材料やＧｅ（ゲルマニウム）等の他の半導体材料も用いることができる。特に、ＧａＡｓ、ＩｎＡｓは温度特性に優れた材料であり、当該ホール素子の高感度化を図る上で有効である。 In each of the comparative examples and embodiments described above, silicon is used as the material of the substrate, but other materials may be appropriately employed depending on the manufacturing process, structural conditions, and the like. For example, compound semiconductor materials such as GaAs, InSb, InAs, and SiC, and other semiconductor materials such as Ge (germanium) can also be used. In particular, GaAs and InAs are materials having excellent temperature characteristics, and are effective in increasing the sensitivity of the Hall element.

・上記各比較例および実施の形態においては、半導体領域１２を拡散層として形成するようにしたが、これに限られることはなく、例えば図２８に示した従来の縦型ホール素子のように、半導体領域１２をエピタキシャル膜として形成した構造についても、この発明は同様に適用することができる。また一般に、こうしたエピタキシャル基板を採用する場合には、埋込層ＢＬ（図２８）が用いられることが多い。また他に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等も適宜採用することができる。 In each of the comparative examples and embodiments described above, the semiconductor region 12 is formed as a diffusion layer. However, the present invention is not limited to this. For example, as in the conventional vertical Hall element shown in FIG. The present invention can be similarly applied to a structure in which the semiconductor region 12 is formed as an epitaxial film. In general, when such an epitaxial substrate is employed, the buried layer BL (FIG. 28) is often used. In addition, an SOI (Silicon On Insulator) substrate or the like can be employed as appropriate.

縦型ホール素子の第１の比較例について、（ａ）はそのホール素子の概略構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。Regarding the first comparative example of the vertical Hall element, (a) is a plan view schematically showing a schematic structure of the Hall element, (b) is a cross-sectional view taken along line L1-L1 in (a), (c) ) Is a cross-sectional view taken along line L2-L2 in FIG. （ａ）および（ｂ）は、同第１の比較例に係る縦型ホール素子のオフセット電圧特性例を示すグラフ。(A) And (b) is a graph which shows the example of an offset voltage characteristic of the vertical Hall element based on the said 1st comparative example . 縦型ホール素子の第２の比較例について、そのホール素子の概略構造を模式的に示す平面図。 The top view which shows typically the schematic structure of the Hall element about the 2nd comparative example of a vertical Hall element. （ａ）および（ｂ）は、同第２の比較例に係る縦型ホール素子のオフセット電圧特性例を示すグラフ。(A) And (b) is a graph which shows the example of an offset voltage characteristic of the vertical Hall element based on the said 2nd comparative example . 縦型ホール素子の第３の比較例について、そのホール素子の概略構造を模式的に示す平面図。 The top view which shows typically the schematic structure of the Hall element about the 3rd comparative example of a vertical Hall element. （ａ）および（ｂ）は、同第３の比較例に係る縦型ホール素子のオフセット電圧特性例を示すグラフ。(A) And (b) is a graph which shows the example of an offset voltage characteristic of the vertical Hall element based on the said 3rd comparative example . 同第３の比較例に係る縦型ホール素子の変形例を示す平面図。The top view which shows the modification of the vertical Hall element which concerns on the said 3rd comparative example . （ａ）および（ｂ）は、同変形例に係る縦型ホール素子のオフセット電圧特性例を示すグラフ。(A) And (b) is a graph which shows the example of an offset voltage characteristic of the vertical Hall element which concerns on the modification. 上記第１〜第３の比較例に係る縦型ホール素子の変形例を示す平面図。The top view which shows the modification of the vertical Hall element which concerns on the said 1st-3rd comparative example . 上記第１〜第３の比較例に係る縦型ホール素子の別の変形例を示す平面図。The top view which shows another modification of the vertical Hall element which concerns on the said 1st-3rd comparative example . 上記第１〜第３の比較例に係る縦型ホール素子の別の変形例を示す平面図。The top view which shows another modification of the vertical Hall element which concerns on the said 1st-3rd comparative example . 上記第１〜第３の比較例に係る縦型ホール素子の別の変形例を示す平面図。The top view which shows another modification of the vertical Hall element which concerns on the said 1st-3rd comparative example . （ａ）は上記第１〜第３の比較例に係る縦型ホール素子の別の変形例を示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図。(A) is a top view which shows another modification of the vertical Hall element which concerns on the said 1st-3rd comparative example , (b) is sectional drawing along the L1-L1 line of (a). チョッパ駆動によってオフセット電圧がキャンセルされる原理を示す平面図。The top view which shows the principle by which offset voltage is canceled by chopper drive. 縦型ホール素子の第４の比較例について、そのホール素子の概略構造を模式的に示す平面図。 The top view which shows typically the schematic structure of the Hall element about the 4th comparative example of a vertical Hall element. この発明に係る縦型ホール素子の一実施の形態について、（ａ）はそのホール素子の概略構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。 An embodiment of the vertical Hall element according to the present invention, (a) is a plan view showing the schematic structure of the Hall element schematically, (b) is a sectional view taken along the L1-L1 line in (a) (C) is sectional drawing along the L2-L2 line of (a). 同実施の形態に係る縦型ホール素子の変形例を示す断面図。Sectional view showing a modification of the vertical Hall element according to an embodiment of the implementation. 同実施の形態に係る縦型ホール素子の別の変形例を示す断面図。Sectional view showing another modification of the vertical Hall element according to an embodiment of the implementation. 同実施の形態に係る縦型ホール素子の別の変形例を示す断面図。Sectional view showing another modification of the vertical Hall element according to an embodiment of the implementation. 同実施の形態に係る縦型ホール素子の別の変形例を示す断面図。Sectional view showing another modification of the vertical Hall element according to an embodiment of the implementation. 同実施の形態に係る縦型ホール素子の別の変形例を示す断面図。Sectional view showing another modification of the vertical Hall element according to an embodiment of the implementation. 同実施の形態に係る縦型ホール素子の別の変形例を示す断面図。Sectional view showing another modification of the vertical Hall element according to an embodiment of the implementation. 同実施の形態に係る縦型ホール素子の別の変形例を示す断面図。Sectional view showing another modification of the vertical Hall element according to an embodiment of the implementation. 同実施の形態に係る縦型ホール素子の別の変形例を示す断面図。Sectional view showing another modification of the vertical Hall element according to an embodiment of the implementation. ホール素子の磁気検出原理を示す斜視図。The perspective view which shows the magnetic detection principle of a Hall element. 従来のホール素子（横型ホール素子）の一例について、（ａ）はそのホール素子の概略構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図。(A) is a top view which shows typically the schematic structure of the Hall element about an example of the conventional Hall element (horizontal type Hall element), (b) is sectional drawing along the L1-L1 line of (a). 従来のホール素子（横型ホール素子）の別の例について、そのホール素子の概略構造を模式的に示す平面図。The top view which shows typically the schematic structure of the Hall element about another example of the conventional Hall element (horizontal Hall element). 従来のホール素子（縦型ホール素子）の一例について、（ａ）はそのホール素子の概略構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。As for an example of a conventional Hall element (vertical Hall element), (a) is a plan view schematically showing a schematic structure of the Hall element, (b) is a sectional view taken along line L1-L1 in (a), (C) is sectional drawing along the L2-L2 line of (a). 従来のホール素子（縦型ホール素子）の動作例について、（ａ）はそのホール素子の配設態様を示す平面図、（ｂ）はそのホール素子の出力電圧（ホール電圧）の波形例を示すグラフ。Regarding an operation example of a conventional Hall element (vertical Hall element), (a) is a plan view showing an arrangement mode of the Hall element, and (b) shows a waveform example of an output voltage (Hall voltage) of the Hall element. Graph. 従来のホール素子（縦型ホール素子）の動作例について、（ａ）はそのホール素子の出力電圧（ホール電圧）の波形例を示すグラフ、（ｂ）はその出力電圧に対して適宜の信号処理を施した後の出力（センサ出力）例を示すグラフ。Regarding an operation example of a conventional Hall element (vertical Hall element), (a) is a graph showing a waveform example of an output voltage (Hall voltage) of the Hall element, and (b) is an appropriate signal processing for the output voltage. The graph which shows the example of an output (sensor output) after giving. 補正回路と共に１チップに集積化されたホール素子の一例を示す平面図。The top view which shows an example of the Hall element integrated on 1 chip with the correction circuit. オフセット電圧の温度特性の一例を示すグラフ。The graph which shows an example of the temperature characteristic of offset voltage.

符号の説明Explanation of symbols

１１…半導体層、１２…半導体領域、１２ａ〜１２ｃ…領域、１３〜１７、１ａ〜１ｃ、２ａ〜２ｃ、３ａ〜３ｃ、４ａ〜４ｃ、１３ａ〜１３ｅ、１４ａ〜１４ｅ、１５ａ〜１５ｅ、１６ａ〜１６ｅ、１７ａ〜１７ｅ…コンタクト領域、１８、１９ａ、１９ｂ…拡散層、Ｂ１〜Ｂ３…凸部、ＨＰ…磁気検出部、Ｔ１〜Ｔ３、Ｔ１１、Ｔ１２、Ｔ２１、Ｔ２２…トレンチ。   DESCRIPTION OF SYMBOLS 11 ... Semiconductor layer, 12 ... Semiconductor region, 12a-12c ... Area | region, 13-17, 1a-1c, 2a-2c, 3a-3c, 4a-4c, 13a-13e, 14a-14e, 15a-15e, 16a- 16e, 17a-17e ... contact region, 18, 19a, 19b ... diffusion layer, B1-B3 ... convex part, HP ... magnetic detection part, T1-T3, T11, T12, T21, T22 ... trench.

Claims (4)

半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態で前記磁気検出部に対し前記基板の表面に平行な磁界成分が印加されたとき、その印加された磁界成分に対応するホール電圧信号を前記基板内に発生させる縦型ホール素子であって、
前記半導体基板内には、当該縦型ホール素子を他の素子と素子分離する第１の分離壁が形成されてなり、
前記第１の分離壁にて囲まれる領域内の半導体基板の表面には、対をなして前記発生したホール電圧信号を出力する電圧出力端と前記磁気検出部へ電流を供給する部分として対をなす電流供給端とが設けられるとともに、該電流供給端の一方の端部は、対をなす前記電圧出力端に挟まれてなり、
前記第１の分離壁にて囲まれる領域内には、前記電圧出力端および前記電圧出力端に挟まれる電流供給端の一方の端部が配される領域と前記電流供給端の他方の端部が配される領域とを区画する第２の分離壁が形成されてなり、
前記電圧出力端の少なくとも一方の端部が、前記半導体基板の表面に設けられた凹部もしくは凸部に形成されてなるとともに、該凹部もしくは凸部は、オフセット電圧を調整するようにその段差が調整されてなる
ことを特徴とする縦型ホール素子。 When a magnetic field component parallel to the surface of the substrate is applied to the magnetic detection unit in a state where a current including a component perpendicular to the surface of the substrate is supplied to the magnetic detection unit in the semiconductor substrate, the magnetic detection unit is applied. A vertical Hall element for generating a Hall voltage signal corresponding to the magnetic field component in the substrate,
A first separation wall for separating the vertical Hall element from other elements is formed in the semiconductor substrate,
On the surface of the semiconductor substrate in the region surrounded by the first separation wall, a pair is formed as a portion for supplying a current to the magnetic detection unit and a voltage output terminal for outputting the generated Hall voltage signal in a pair. A current supply end formed, and one end of the current supply end is sandwiched between the pair of voltage output ends,
In the region surrounded by the first separation wall, the region where one end of the voltage output end and the current supply end sandwiched between the voltage output ends is disposed and the other end of the current supply end A second separation wall is formed to divide the region where
At least one end of the voltage output end is formed in a recess or projection provided on the surface of the semiconductor substrate, and the recess or projection has a step adjusted so as to adjust the offset voltage. A vertical Hall element characterized by being made . 半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態で前記磁気検出部に対し前記基板の表面に平行な磁界成分が印加されたとき、その印加された磁界成分に対応するホール電圧信号を前記基板内に発生させる縦型ホール素子であって、
前記半導体基板内には、当該縦型ホール素子を他の素子と素子分離する第１の分離壁が形成されてなり、
前記第１の分離壁にて囲まれる領域内の半導体基板の表面には、対をなして前記発生したホール電圧信号を出力する電圧出力端と前記磁気検出部へ電流を供給する部分として対をなす電流供給端とが設けられるとともに、該電流供給端の一方の端部は、対をなす前記電圧出力端に挟まれてなり、
前記第１の分離壁にて囲まれる領域内には、前記電圧出力端および前記電圧出力端に挟
まれる電流供給端の一方の端部が配される領域と前記電流供給端の他方の端部が配される領域とを区画する第２の分離壁が形成されてなり、
前記電圧出力端に挟まれる電流供給端の一方の端部が、前記半導体基板の表面に設けられた凹部もしくは凸部に形成されてなるとともに、該凹部もしくは凸部は、オフセット電圧を調整するようにその段差が調整されてなる
ことを特徴とする縦型ホール素子。 When a magnetic field component parallel to the surface of the substrate is applied to the magnetic detection unit in a state where a current including a component perpendicular to the surface of the substrate is supplied to the magnetic detection unit in the semiconductor substrate, the magnetic detection unit is applied. A vertical Hall element for generating a Hall voltage signal corresponding to the magnetic field component in the substrate,
A first separation wall for separating the vertical Hall element from other elements is formed in the semiconductor substrate,
On the surface of the semiconductor substrate in the region surrounded by the first separation wall, a pair is formed as a portion for supplying a current to the magnetic detection unit and a voltage output terminal for outputting the generated Hall voltage signal in a pair. A current supply end formed, and one end of the current supply end is sandwiched between the pair of voltage output ends,
An area surrounded by the first separation wall is sandwiched between the voltage output terminal and the voltage output terminal.
A second separation wall is formed to partition a region where one end of the current supply end is disposed and a region where the other end of the current supply end is disposed;
One end of the current supply end sandwiched between the voltage output ends is formed in a recess or projection provided on the surface of the semiconductor substrate, and the recess or projection adjusts the offset voltage. The vertical Hall element is characterized in that the step is adjusted . 前記対をなしてホール電圧信号を出力する電圧出力端は、前記半導体基板の表面において導電型不純物の濃度が選択的に高められた部分として形成されてなる
請求項１または２に記載の縦型ホール素子。 3. The vertical type according to claim 1, wherein a voltage output terminal that outputs the Hall voltage signal in a pair is formed as a portion where the concentration of the conductive impurity is selectively increased on the surface of the semiconductor substrate. Hall element. 前記磁気検出部へ電流を供給する部分として対をなす電流供給端は、前記半導体基板の表面において導電型不純物の濃度が選択的に高められた部分として形成されてなる
請求項１または２に記載の縦型ホール素子。 The magnetic detection unit current supply end a pair as part supplying current to the claim 1 or 2 concentration of the conductive impurities is formed as a selective elevated portions on the surface of said semiconductor substrate Vertical Hall element.
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