JP4923652B2 - 半導体装置 - Google Patents
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- アクティブ電位である第1の電源電位と、前記第1の電源電位よりも低い電位であって、ノンアクティブ電位である第2の電源電位とに変化する信号が入力される入力端子と、
前記入力端子に入力された電位が遅延素子を介して第1端子に供給され、制御信号が第2端子に入力され、前記制御信号のHIGH論理に基づいて、前記第1端子に入力された電位が内部回路へ伝送されることを遮断制御する伝送制御回路と、
前記入力端子に入力された電位レベルに基づいて、前記制御信号の論理を制御する制御回路と、
を有し、
前記制御回路は、フローティングN型ウェル内に形成された第1のP型トランジスタを含み、前記第1のP型トランジスタのゲートに前記第1の電源電位が供給され、前記第1のP型トランジスタのソースに前記入力端子が接続され、前記第1のP型トランジスタのドレインが前記伝送制御回路の前記第2端子に接続されていることを特徴とする半導体装置。 - 請求項1において、
前記第1端子に入力される信号がゲートに印加されるN型トランジスタが、前記第1のP型トランジスタのドレイン及び前記第2端子をつなぐ制御信号線と、グランドとの間に配置されていることを特徴とする半導体装置。 - 請求項2において、
前記制御信号線とグランドとの間に抵抗が接続されていることを特徴とする半導体装置。 - 請求項1乃至3のいずれかにおいて、
前記制御回路は、前記フローティングN型ウェル内に形成された第2のP型トランジスタを含み、前記第2のP型トランジスタのゲートに前記入力端子が接続され、前記第2のP型トランジスタのソースに前記第1の電源電位が供給され、前記第2のP型トランジスタのドレインに前記フローティングN型ウェルが接続されていることを特徴とする半導体装置。 - アクティブ電位である第1の電源電位と、前記第1の電源電位よりも高い電位であって、ノンアクティブ電位である第2の電源電位とに変化する信号が入力される入力端子と、
前記入力端子に入力された電位が遅延素子を介して第1端子に供給され、制御信号が第2端子に入力され、前記制御信号のLOW論理に基づいて、前記第1端子に入力された電位が内部回路へ伝送されることを遮断制御する伝送制御回路と、
前記入力端子に入力された電位レベルに基づいて、前記制御信号の論理を制御する制御回路と、
を有し、
前記制御回路は、フローティングP型ウェル内に形成された第1のN型トランジスタを含み、前記第1のN型トランジスタのゲートに前記第1の電源電位が供給され、前記第1のN型トランジスタのソースに前記入力端子が接続され、前記第1のN型トランジスタのドレインが前記伝送制御回路の前記第2端子に接続されていることを特徴とする半導体装置。 - 請求項5において、
前記第1端子に入力される信号がゲートに印加されるP型トランジスタが、前記第1のN型トランジスタのドレイン及び前記第2端子をつなぐ制御信号線と、前記第2の電源電位の供給線との間に配置されていることを特徴とする半導体装置。 - 請求項6において、
前記制御信号線と前記第2の電源電位の供給線の間に抵抗が接続されていることを特徴とする半導体装置。 - 請求項5乃至7のいずれかにおいて、
前記制御回路は、前記フローティングP型ウェル内に形成された第2のN型トランジスタを含み、前記第2のN型トランジスタのゲートに前記入力端子が接続され、前記第2のN型トランジスタのソースに前記第1の電源電位が供給され、前記第2のN型トランジスタのドレインに前記フローティングP型ウェルが接続されていることを特徴とする半導体装置。 - 請求項1乃至8のいずれかにおいて、
前記入力端子は、前記アクティブ電位によって前記内部回路をリセットするリセット信号が入力されるリセット端子であることを特徴とする半導体装置。
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