JP4920204B2 - 半導体装置 - Google Patents

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Description

本発明は、外部接続用の端子を備えた半導体装置に関する。
現在、ブラウン管を用いたディスプレイに代わり、液晶ディスプレイ(Liquid Crystal Display、ＬＣＤ)や大画面化が容易なプラズマディスプレイ(Plasma Display Panel、ＰＤＰ)が注目されている。
このプラズマディスプレイにおいて、ＰＤＰモジュール内部のＰＤＰアドレスドライバＩＣの各出力端子に、高耐圧用回路、及び、その高耐圧用回路を制御するロジック回路が配置されている。また、このＰＤＰアドレスドライバＩＣの各入力端子に、増幅回路が配置されている。これらの回路が動作することで、プラズマディスプレイの各画素のアドレスが指定されている。
このＰＤＰモジュールの製造コストを低下させるため、１つのＰＤＰアドレスドライバＩＣの出力端子数は増加し、ＰＤＰモジュール内部の部品数は減少している。具体的には、出力端子数は９６個から１９２個へ、そして、２５６個へ増加している。また、ＰＤＰモジュールの製造コストを低下させるため、ＰＤＰアドレスドライバＩＣをＣＯＦ(Chip On Flexible Film)からＴＣＰ(Tape Career Package)に対して実装するように切り替わりが進んでいる。
各入力端子をＰＤＰアドレスドライバＩＣの一方の縁部に１列に配置し、各出力端子をＰＤＰアドレスドライバＩＣの他方の縁部に１列に配置する技術が提案されている（以下、１列タイプと略す）。図７は、１列タイプのＰＤＰアドレスドライバＩＣを示す図である。
１列タイプは、全ての入力端子３１が一方の縁部に１列に配置され、全ての出力部３４が他方の縁部に１列に配置されている。また、１列タイプは、電源配線の両端の２箇所の電源端子３２から電源電位が供給され、グランド配線の両端と中央付近との３箇所のグランド端子３３からグランド電位が供給されている。
この１列タイプでは、ＴＣＰに対して実装する場合、ＰＤＰアドレスドライバＩＣの長手方向と平行方向にＴＣＰの各端子が配置されるので、ＴＣＰの巻き取り方向の長さが短くなり、ＰＤＰモジュールの製造コストが低下する。さらに、この１列タイプでは、ＰＤＰアドレスドライバＩＣの出力端子数が増加して素子と素子とを接続する配線の引き回しが長くなった場合でも、グランド配線に対して３箇所のグランド端子３３を配置しているので、そのグランド配線の配線抵抗が上昇しにくくなっている。よって、その配線抵抗分グランド電位が上昇しにくくなり、ＰＤＰアドレスドライバＩＣの誤作動が発生しにくくなっている。
また、各出力端子をＰＤＰアドレスドライバＩＣの一方の縁部と他方の縁部とに２列に配置する技術が提案されている（以下、２列タイプと略す）。図８は、２列タイプのＰＤＰアドレスドライバＩＣを示す図である。
２列タイプは、全ての入力端子４１がＰＤＰアドレスドライバＩＣの短手方向の一端に集中して配置され、出力部４４の出力端子４４ｘが一方の縁部と他方の縁部とに２列に配置されている。また、２列タイプは、電源配線の両端の２箇所の電源端子４２から電源電位が供給され、グランド配線の両端の２箇所のグランド端子４３からグランド電位が供給されている。
この２列タイプでは、各入力端子４１に接続される各増幅回路が集中して配置されるので、入力端子４１近傍の各増幅回路間に隙間が生じない。よって、チップサイズが小さくなるので、ＰＤＰモジュール、及び、ＰＤＰアドレスドライバＩＣの製造コストが低下する（非特許文献１参照）。このタイプの応用として各出力端子４４ｘを３列とした３列タイプのＰＤＰアドレスドライバＩＣも存在する（非特許文献２参照）。
多田元、川村一裕、斉藤俊、"ＰＤＰアドレスドライバＩＣ技術"富士時報、Ｖｏｌ．７６、Ｎｏ．３、２００３、Ｐ１７２〜Ｐ１７４ 重田善弘、多田元、"カラープラズマディスプレイドライバＩＣ"富士時報、Ｖｏｌ．６９、Ｎｏ．８、１９９６、Ｐ４２６〜Ｐ４２８
しかし、この１列タイプでは、出力端子３４ｘ近傍にその出力端子３４ｘに接続される高耐圧用回路（電源端子３２およびグランド端子３３の下部）が配置され、入力端子３１近傍にその入力端子３１に接続される増幅回路が配置され、約７０Ｖで動作する高耐圧用回路は増幅回路よりもはるかに大きいので、入力端子３１近傍の各増幅回路間に隙間が生じてしまう。よって、チップサイズが大きくなるので、ＰＤＰモジュール、及び、ＰＤＰアドレスドライバＩＣの製造コストが向上してしまう。
また、非特許文献１、２によって開示された２列タイプおよび３列タイプでは、ＴＣＰに対して実装する場合、ＰＤＰアドレスドライバＩＣの長手方向と垂直方向にＴＣＰの各端子が配置されるので、ＴＣＰの巻き取り方向の長さが長くなり、ＰＤＰモジュールの製造コストが向上してしまう。さらに、この２列タイプおよび３列タイプでは、ＰＤＰアドレスドライバＩＣの出力端子数が増加して素子と素子とを接続する配線の引き回しが長くなった場合、グランド配線に対して２箇所のグランド端子４３のみ配置しているので、そのグランド配線の配線抵抗が上昇しやすくなってしまう。よって、その配線抵抗分グランド電位が上昇しやすくなり、ＰＤＰアドレスドライバＩＣの誤作動が発生しやすくなってしまう。
本発明は、このような点に鑑みてなされたものであり、チップサイズが小さくてグランド配線の配線抵抗を減少させた半導体装置を提供することを目的とする。
本発明では、上記課題を解決するために、図１に例示するように、外部接続用の端子を備えた半導体装置において、対向する両縁部の一方の縁部の中央付近に集中して入力端子、電源端子、及び、グランド端子が配置され、前記一方の縁部の両端付近、及び、前記両縁部の他方の縁部に出力端子が配置され、前記電源端子が周囲電源配線の両端に接続され、前記グランド端子が周囲グランド配線の両端と前記他方の縁部における前記周囲グランド配線の中央付近から取り出された中央グランド配線とに接続されていることを特徴とする半導体装置が提供される。
このような半導体装置によると、入力端子に接続された素子が集中して配置されるので、素子間に無駄な隙間が発生しない。また、グランド電位がグランド配線によっても供給される。
本発明では、一方の縁部の一部に集中して入力端子、電源端子、及び、グランド端子を配置し、他方の縁部からグランド配線を取り出してグランド端子に接続するようにする。
このようにすると、入力端子に接続された素子が集中して配置されるので、素子間に無駄な隙間が発生しない。よって、チップサイズを小さくできる。また、グランド電位がグランド配線によっても供給されるので、グランド配線の配線抵抗を減少させることができる。
以下、本発明の実施の形態を、図面を参照して詳細に説明する。本発明の実施の形態は、ＰＤＰモジュール内部におけるＴＣＰに実装したＰＤＰアドレスドライバＩＣに適用したものである。
まず、ＰＤＰアドレスドライバＩＣについて説明する。図１は、ＰＤＰアドレスドライバＩＣを示す模式的平面図であり、図２は、出力部の配置を示す図である。
ＰＤＰアドレスドライバＩＣ１０は、長手方向において、対向する一方の縁部１０ａ、及び、他方の縁部１０ｂを有している。このＰＤＰアドレスドライバＩＣ１０の一方の縁部１０ａの中央付近に、入力端子１１、電源端子１２、及び、グランド端子１３が配置されている。電源端子１２は周囲電源配線１８に接続され、グランド端子１３は周囲グランド配線１６、及び、他方の縁部１０ｂの中央付近から取り出された中央グランド配線１７に接続されている。また、出力部１４は、ＰＤＰアドレスドライバＩＣ１０の一方の縁部１０ａの両端付近、及び、他方の縁部１０ｂに配置されている。図２に示すように、出力部１４は、出力端子１４ｘ、高耐圧用回路１４ｙおよびロジック回路１４ｚから構成され、ＰＤＰアドレスドライバＩＣ１０の縁部から内部に向かって順に配置されている。また、高耐圧用回路１４ｙの上部に周囲電源配線１８、及び、周囲グランド配線１６が引き回され、ロジック回路１４ｚの上部にロジック電源配線１８ａ、１８ｂ（図１では省略）、ロジックグランド配線１６ａ、１６ｂ（図１では省略）、及び、信号配線（図示せず）が引き回されている。これらの入力端子１１、及び、出力端子１４ｘには、それぞれ増幅回路１５、及び、高耐圧用回路１４ｙを介したロジック回路１４ｚが接続されている。また、周囲電源配線１８、周囲グランド配線１６、ロジック電源配線１８ａ、１８ｂおよびロジックグランド配線１６ａ、１６ｂは、同時に形成される金属層がパターニングによって成形され、同一層となっている。中央グランド配線１７を引き出す箇所には出力部１４を形成せず、下層配線１９（図１では省略）を形成し、ロジック電源配線１８ａ、１８ｂおよびロジックグランド配線１６ａ、１６ｂとがそれぞれ接続されている。
このＰＤＰアドレスドライバＩＣ１０において、プラズマディスプレイの各画素のアドレスが指定される。具体的には、周囲電源配線１８を介した電源端子１２、周囲グランド配線１６を介したグランド端子１３、及び、中央グランド配線１７を介したグランド端子１３から、それぞれ高耐圧用回路に対して電源電位、及び、グランド電位が供給される。また、入力端子１１から、高耐圧用でない回路に対して電源電位、及び、グランド電位が供給される。これらの電源電位、及び、グランド電位を用い、増幅回路１５により、入力端子１１を介して受け付けられた入力信号が増幅される。その増幅された入力信号に対して所定の処理が実行され、アドレス信号としての出力信号が、信号配線（図示せず）を介してロジック回路１４ｚに入力され、ロジック回路１４ｚによって制御された高耐圧用回路１４ｙにより、出力端子１４ｘを介して送出される。
次に、ＰＤＰアドレスドライバＩＣ１０のチップサイズの見積り例について説明する。図３は、チップサイズの見積り例を示す図である。
ここで、中央グランド配線１７の下部に、高耐圧用回路、及び、ロジック回路が配置されない範囲が１４０μｍとなっている。また、入力端子１１、電源端子１２、及び、グランド端子１３が合計で３４個必要とされ、出力端子１４ｘが合計で２５６個必要とされている。また、各端子の配置間隔が７０μｍとなっている。
各端子の配置は、端子数、各端子の配置間隔、ＰＤＰアドレスドライバＩＣ１０内部の信号の流れに応じ、最も効率的に実行される。特に、一方の縁部１０ａと他方の縁部１０ｂとの長さが近くなるように各端子を配置すると、ＰＤＰアドレスドライバＩＣ１０のチップサイズを小さくできる。
ＰＤＰアドレスドライバＩＣ１０の一方の縁部１０ａにおいて、第１のエリア１０ａａは、出力端子が合計で５６個あるので、３９２０（５６×７０）μｍである。第２のエリア１０ａｂは、入力端子１１、電源端子１２、及び、グランド端子１３が合計で３４個あるので、２３８０（３４×７０）μｍである。第３のエリア１０ａｃは、出力端子が合計で５６個あるので、３９２０（５６×７０）μｍである。これらの第１のエリア１０ａａ、第２のエリア１０ａｂ、及び、第３のエリア１０ａｃの長さは、合計で１０２２０μｍである。
ＰＤＰアドレスドライバＩＣ１０の他方の縁部１０ｂにおいて、第４のエリア１０ｂａは、出力端子が合計で７２個あるので、５０４０（７２×７０）μｍである。第５のエリア１０ｂｂは、１４０μｍである。第６のエリア１０ｂｃは、出力端子が合計で７２個あるので、５０４０（７２×７０）μｍである。これらの第４のエリア１０ｂａ、第５のエリア１０ｂｂ、及び、第６のエリア１０ｂｃの長さは、合計で１０２２０μｍである。
このように一方の縁部１０ａと他方の縁部１０ｂとの長さが等しいので、チップサイズを小さくできる。一方の縁部１０ａと他方の縁部１０ｂとの長さが等しくならない場合でも、ＰＤＰアドレスドライバＩＣ１０の仕様に応じ、可能な限り一方の縁部１０ａと他方の縁部１０ｂとの長さを近くなるように各端子を配置すると、ＰＤＰアドレスドライバＩＣ１０のチップサイズを小さくできる。
次に、ＰＤＰアドレスドライバＩＣ１０の高耐圧用回路１４ｙについて説明する。図４は、１ビット分の出力部の回路図である。
高耐圧用回路１４ｙは、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６、インバータＩｎｖ、及び、配線抵抗Ｒを有している。
ここで、トランジスタＴｒ１、Ｔｒ２は、それぞれ入力された信号を、互いに反転させながら保持する。トランジスタＴｒ３、Ｔｒ４は、インバータＩｎｖを介したロジック回路１４ｚから、それぞれ互いに反転した信号を入力される。トランジスタＴｒ５、Ｔｒ６は、高耐圧用回路１４ｙの出力段である。配線抵抗Ｒは、周囲グランド配線１６の抵抗である。
この高耐圧用回路１４ｙにおいて、高耐圧用回路１４ｙから出力された出力信号のサステイン期間に、ＰＤＰアドレスドライバＩＣ１０の誤作動を防止するため、その出力信号は一定の電位に保たれる。例えば、トランジスタＴｒ６をＯＮして高電圧用グランド電位が出力端子１４ｘに出力され、その出力信号はほぼ０Ｖに保たれる。図８で示した従来の２列タイプのＰＤＰアドレスドライバＩＣでは、出力信号のサステイン期間に、サージ電流が高耐圧用回路１４ｙに流れ込んだ場合、出力信号の電位が配線抵抗に起因して上昇し、誤作動（誤発光）を生じてしまうことがあったが、本実施の形態では、グランド電位が中央グランド配線１７によっても供給されているので、この出力信号はほぼ０Ｖに保たれる。この出力信号の電位はサージ電流と配線抵抗Ｒとに応じて上昇しているが、グランド電位が中央グランド配線１７によっても供給されて配線抵抗Ｒが小さくなった分、この出力信号の電位は上昇していない。よって、ＰＤＰアドレスドライバＩＣ１０は誤作動しにくくなっている。
また、周囲電源配線１８、周囲グランド配線１６、ロジック電源配線１８ａ、１８ｂおよびロジックグランド配線１６ａ、１６ｂは、同時に形成される金属層がパターニングによって成形されるため、これらの配線を多層化して周囲電源配線１６の幅を広く形成し配線抵抗を下げて誤作動を抑制する場合に比べ、製造プロセスが簡単であり製造コストを低くできる。
次に、ＴＣＰに対して実装した場合について説明する。図５は、ＴＣＰに対する実装を示す図である。
ＰＤＰアドレスドライバＩＣ１０が割れることを防止するため、ＰＤＰアドレスドライバＩＣ１０の長手方向とＴＣＰ２０の巻き取り方向とは垂直になっている。ＰＤＰアドレスドライバＩＣ１０の長手方向と平行にＴＣＰ２０の各端子が配置されている。具体的には、ＴＣＰ２０の一方の縁部に入力端子１１、電源端子１２、及び、グランド端子１３に対応する各端子が配置され、ＴＣＰ２０の他方の縁部に出力端子１４ｘに対応する各端子が配置されている。
このようにすると、入力端子１１に接続された増幅回路１５が集中して配置されるので、増幅回路１５間に無駄な隙間が発生しない。よって、チップサイズを小さくでき、ＰＤＰアドレスドライバＩＣ１０、及び、ＰＤＰモジュールの製造コストを低下させることができる。
また、グランド電位が中央グランド配線１７によっても供給されることになり、グランド電位が３箇所のグランド端子１３から供給されるので、ＴＣＰ２０に対して実装する場合、周囲グランド配線１６、及び、中央グランド配線１７の配線抵抗Ｒを減少させることができる。よって、ＰＤＰアドレスドライバＩＣ１０、及び、ＰＤＰモジュールが誤作動しにくくなる。
また、グランド電位が中央グランド配線１７によっても供給され、一方の縁部１０ａに３箇所のグランド端子１３を配置するので、ＴＣＰ２０に対して実装する場合、単層配線により、周囲グランド配線１６の中央付近に対してグランド電位を供給できる。よって、ＰＤＰモジュールの製造プロセスを単純化できるので、ＰＤＰモジュールの製造コストを低下させることができる。
また、ＰＤＰアドレスドライバＩＣ１０の長手方向と平行にＴＣＰ２０の各端子が配置されるので、ＴＣＰ２０の巻き取り方向の長さを短くすることができる。よって、ＰＤＰモジュールの製造コストを低下させることができる。
なお、中央グランド配線１７の下部に、出力部１４が配置されるようにしてもよい。図６は、他のＰＤＰアドレスドライバＩＣを示す模式的平面図を示す図である。
ここで、周囲グランド配線１６、及び、中央グランド配線１７の引き回し方法を工夫することで、中央グランド配線１７の下部に、出力部１４ａ、１４ｂを配置できる。例えば、高耐圧用回路１４ｙ、及び、ロジック回路１４ｚがそもそも有している様々な配線を避けるように周囲グランド配線１６、及び、中央グランド配線１７を引き回すことで、中央グランド配線１７の下部に、出力部１４を配置できる。
ＰＤＰアドレスドライバＩＣを示す模式的平面図である。 出力部の配置を示す図である。 チップサイズの見積り例を示す図である。 １ビット分の出力部の回路図である。 ＴＣＰに対する実装を示す図である。 他のＰＤＰアドレスドライバＩＣを示す図である。 １列タイプのＰＤＰアドレスドライバＩＣを示す図である。 ２列タイプのＰＤＰアドレスドライバＩＣを示す図である。
符号の説明
１０ ＰＤＰアドレスドライバＩＣ
１０ａ 一方の縁部
１０ｂ 他方の縁部
１１ 入力端子
１２ 電源端子
１３ グランド端子
１４ 出力部
１５ 増幅回路
１６ 周囲グランド配線
１７ 中央グランド配線
１８ 周囲電源配線

Claims (4)

  1. 外部接続用の端子を備えた半導体装置において、
    対向する両縁部の一方の縁部の中央付近に集中して入力端子、電源端子、及び、グランド端子が配置され、前記一方の縁部の両端付近、及び、前記両縁部の他方の縁部に出力端子が配置され、前記電源端子が周囲電源配線の両端に接続され、前記グランド端子が周囲グランド配線の両端と前記他方の縁部における前記周囲グランド配線の中央付近から取り出された中央グランド配線とに接続されていることを特徴とする半導体装置。
  2. 前記一方の縁部の両端付近、及び、前記両縁部の他方の縁部に、出力部が配置されていることを特徴とする請求項１記載の半導体装置。
  3. 前記一方の縁部の両端付近、及び、前記両縁部の他方の縁部であって前記中央グランド配線よりも両端側に、出力部が配置されていることを特徴とする請求項１記載の半導体装置。
  4. 前記中央グランド配線の下部に、前記出力部が配置されていることを特徴とする請求項３記載の半導体装置。
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