JP4916961B2 - 半導体装置およびそれを用いた電源装置 - Google Patents

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Description

本発明は、半導体装置の技術に関し、特に、電源制御回路が半導体装置を含むスイッチング電源装置に適用して有効な技術に関するものである。
例えば、電源回路の一例として広く使用されているＤＣ−ＤＣコンバータは、ハイサイドパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とローサイドパワーＭＯＳＦＥＴとが直列に接続された構成を有する。ハイサイドパワーＭＯＳＦＥＴは、ＤＣ−ＤＣコンバータのコントロール用のスイッチ機能を有し、ローサイドパワーＭＯＳＦＥＴは同期整流用のスイッチ機能を有しており、これら２つのパワーＭＯＳＦＥＴが同期を取りながら交互にオン、オフすることにより電源電圧の変換を行っている。
このようなＤＣ−ＤＣコンバータについては、例えば特許文献１や非特許文献１に記載があり、電圧モード制御において一般的に用いられる回路の構成と動作が開示されている。
特開２００３−７０２４７号公報 ＮＩＫＫＥＩ ＥＬＥＣＴＲＯＮＩＣＳ ２００６．６．５ ｐｐ．１３８−１４３
ところで、情報機器等に用いられているプロセッサやメモリ等の低電圧化に伴い、それに電圧を供給する電源装置においても低電圧、大電流化が求められる。電源の低電圧、大電流化が進むと、プロセッサやメモリなどの負荷電流が変化する場合にその変化が急峻になり、電源電圧の変動が増大して負荷の動作に影響を与えて問題になる。
そこで、本発明の目的は、低電圧、大電流化が進む電源装置において、負荷電流が急変した際の電源電圧の変動を抑えて、負荷に安定な直流電圧を供給することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、直流電源に直列に接続された半導体スイッチング素子をオン、オフ駆動して外部の負荷へ所定の定電圧を供給するスイッチング電源装置に含まれ、半導体スイッチング素子のオン、オフを制御する半導体回路からなる半導体装置であり、スイッチング周期に同期して発生されるＰＷＭオンパルスが終了した後に、負荷に流れる電流が急増して誤差電圧が所定の第１しきい電圧を超えた場合に、同一スイッチング周期内に２回目のＰＷＭオンパルスを発生させるものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
本発明によれば、ＰＷＭオンパルス終了後の負荷電流の急変によって電圧が降下し、誤差電圧が所定のしきい電圧を超えた場合、同一スイッチング周期内に２回目のＰＷＭオンパルスを発生させることにより、負荷電流が急変した際の電源電圧の変動を抑えるので、負荷に安定な直流電圧を供給することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。
（実施の形態１）
図１から図５および図１８を用いて本発明の実施の形態１を説明する。図１は本発明の実施の形態１の半導体装置およびそれを用いた電源装置の回路ブロック図、図２および図３は図１に示した半導体装置内部の動作を説明するタイミング波形図、図４は従来の半導体装置を用いた電源装置の負荷電流変動時のシミュレーション波形、図５は本発明の実施の形態１の半導体装置を用いた電源装置の負荷電流変動時のシミュレーション波形である。図１８は本発明の実施の形態１の半導体装置とパワーＭＯＳＦＥＴを１つのパッケージに実装したマルチチップモジュールを、表面の封止体を透過して示す平面図である。
図１において、本発明の実施の形態１の半導体装置を用いた電源装置（スイッチング電源装置）１０は、パルス幅変調（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ：ＰＷＭ）制御を行う電源制御ＩＣ１００と、制御用のハイサイドパワーＭＯＳＦＥＴ５０、同期用のローサイドパワーＭＯＳＦＥＴ６０、入力コンデンサ（図示せず）、チョークコイル７０、および出力コンデンサ８０から成り、負荷回路９０に一定電圧を供給する。
電源制御ＩＣ１００、ハイサイドパワーＭＯＳＦＥＴ５０、およびローサイドパワーＭＯＳＦＥＴ６０はいずれも半導体チップであり、各チップは互いに電気的に接続されて１つのパッケージに収められている。
電源制御ＩＣ１００は、パワーＭＯＳＦＥＴ５０や６０がオン状態になる期間（オン時間）を制御する信号を各パワーＭＯＳＦＥＴのゲートに供給する。この電源制御ＩＣ１００は、本発明の特徴となる半導体回路からなる電源制御回路であり、その特徴は負荷電流が急変した際のＰＷＭ制御信号の発生方式にある。詳細は後述する。
ここで、従来の電源装置２０の回路ブロック図と簡単な動作を説明するタイミング波形図の一例を図１６（ａ），（ｂ）に示す。１０５は電源制御ＩＣ、１０６はドライバＩＣであり、１０５と１０６が各々別の半導体チップから成る場合もあれば、両者を１チップにまとめて電源制御ＩＣとする場合もある。第１フリップフロップ回路１５０のセット信号入力（Ｓ）に入るクロック信号がオンパルス（本明細書では“オンパルス”を信号の電圧レベルがローレベルからハイレベルに立ち上がり、所定時間後にローレベルに戻るパルス信号と定義する）になると、その立ち上がりエッジでＰＷＭオンパルスが発生する。そして、発生したＰＷＭオンパルスは以下のように終了する。フィードバック電圧Ｖｆｂと出力の設定電圧Ｖｒｅｆの差電圧が誤差アンプ１１０で増幅され、その出力である誤差電圧Ｖｅｒｒｏｒはランプ電圧Ｖｒａｍｐと第１コンパレータ回路１３０で比較され、その出力信号は第１フリップフロップ回路１５０のリセット信号入力（Ｒ）に入る。ランプ電圧Ｖｒａｍｐが誤差電圧Ｖｅｒｒｏｒを超えた時点で第１コンパレータ回路１３０の出力信号がハイレベルとなり、第１フリップフロップ回路１５０がリセットされてＰＷＭオンパルスが終了する。一度ＰＷＭオンパルスが終了すると、クロック信号がオンパルスになる次のスイッチング周期までＰＷＭオンパルスは発生しない。
ＰＷＭ制御を用いた降圧型スイッチング電源の動作を簡単に述べる。負荷回路９０は一定電流Ｉｏｕｔを消費しているとする。
ＰＷＭオンパルスが発生している間はハイサイドパワーＭＯＳＦＥＴ５０がオン状態にあり、入力側の直流電源（図示せず）から電流が入力電圧Ｖｉｎ端子を介してチョークコイル７０に流れ込み、負荷回路９０に電流を供給する。この時、ローサイドパワーＭＯＳＦＥＴ６０はオフ状態にある。
ＰＷＭオンパルスが終了するとハイサイドパワーＭＯＳＦＥＴ５０がオフするが、チョークコイル７０および出力コンデンサ８０に蓄積されたエネルギーにより電流が流れ続け、ローサイドパワーＭＯＳＦＥＴ６０の内蔵ダイオード（図示せず）を介してグランド（ＧＮＤ）端側からＬｘ側へ還流電流が流れる。ハイサイドおよびローサイドパワーＭＯＳＦＥＴ５０，６０が共にオフ状態にあるデッドタイム期間を経て、ローサイドパワーＭＯＳＦＥＴ６０がオンする。そして、還流電流はローサイドパワーＭＯＳＦＥＴ６０内を流れ続ける。
ＰＷＭオンパルスが再び発生する直前に、ハイサイドおよびローサイドパワーＭＯＳＦＥＴ５０，６０が共にオフ状態となるデッドタイム期間を経て、次のスイッチング周期のＰＷＭオンパルスが発生する。
負荷電流Ｉｏｕｔが一定であれば、負荷回路９０に現れる出力電圧Ｖｏｕｔは、ＰＷＭオンパルスのオン期間とスイッチング周期の比に入力電圧Ｖｉｎを掛けた値となる。しかし、負荷電流Ｉｏｕｔが急激に増加すると電流の供給が間に合わず、出力電圧が低下する。このため、分圧抵抗などを介して出力電圧Ｖｏｕｔを所定の割合で変換したフィードバック電圧と出力の設定電圧Ｖｒｅｆとの差電圧を増幅した誤差電圧Ｖｅｒｒｏｒが大きくなる。そして、ランプ電圧Ｖｒａｍｐが誤差電圧Ｖｅｒｒｏｒを超えるまでの時間が伸び、ＰＷＭオンパルスのオン期間が長くなる。その結果、ハイサイドパワーＭＯＳＦＥＴ５０のオン時間も伸び、電流の供給量が増えて電圧の低下を抑制するように働く。しかし、電圧変化が大きな場合には電圧が元に戻るまでに、十数から数十サイクルのスイッチング周期が必要である。
図１７に第１フリップフロップ回路１５０の内部回路の構成例を示す。２つの否定論理和（ＮＯＲ）回路２５７，２５９から成り、各々の出力信号が互いに他方のＮＯＲ回路の入力信号となっている。
以上が、従来の電源装置２０の回路ブロック図と動作のタイミング波形図の説明である。以下においては、図１の説明に戻り、本実施の形態１の電源装置１０を構成する電源制御ＩＣ１００を詳細に説明する。
本実施の形態１の電源制御ＩＣ１００は、誤差アンプ１１０、出力電圧の設定回路１１２、補償回路１２０、第１コンパレータ回路１３０、和演算器１４０，１６０、第１フリップフロップ回路１５０、ドライバ回路１７０、および第２ＰＷＭオンパルス発生回路２００から成る。
出力電圧の設定回路１１２は、電源出力の設定電圧Ｖｒｅｆを決める回路で、例えばレジスタを内蔵しており、パソコンなどから通信線３０２を介して設定値を取り込みレジスタに保持する。
ドライバ回路１７０は、ＰＷＭ制御信号による論理回路１７２、ハイサイドパワーＭＯＳＦＥＴ５０のゲート駆動回路１７４、およびローサイドパワーＭＯＳＦＥＴ６０のゲート駆動回路１７６から成る。
第２ＰＷＭオンパルス発生回路２００は、誤差電圧Ｖｅｒｒｏｒと第１しきい電圧を比較する第２コンパレータ回路２１０、遅延回路２２４，２６６、インバータ回路２２２，２６２，２６４、第１論理積（ＡＮＤ）回路２２０、第２論理積（ＡＮＤ）回路２６０、第１論理和（ＯＲ）回路２５８、第２フリップフロップ回路２５０、第１しきい電圧の設定回路２９０、および通信インターフェース３００から成る。
第２フリップフロップ回路２５０をセットするためのセット用第１オンパルス発生回路が第１論理積（ＡＮＤ）回路２２０、インバータ回路２２２および遅延回路２２４で形成され、その出力信号（第２制御信号〔５〕）は第２フリップフロップ回路２５０のセット信号入力（Ｓ）に入る。また、第２フリップフロップ回路２５０をリセットするためのリセット用第１オンパルス発生回路が第２論理積（ＡＮＤ）回路２６０、インバータ回路２６４、および遅延回路２６６で形成され、その出力信号とリセットクロック信号の論理和を取った信号（信号〔７〕）が第２フリップフロップ回路２５０のリセット信号入力（Ｒ）に入る。そして、第２フリップフロップ回路２５０の出力信号は和演算器１６０に入る。
通信インターフェース３００は、例えばオープンスタンダードのデジタル電源制御プロトコルであるＰＭＢｕｓなどに対応したインターフェース回路で、通信線３０２を使って電源出力の設定電圧Ｖｒｅｆや第１しきい電圧の値をパソコンから取り込み、各レジスタに書き込む。
第２ＰＷＭオンパルス発生回路２００を有することにより、クロック信号の立ち上がりに同期して発生した第１ＰＷＭオンパルスの終了後に負荷電流が急変した場合に、同一スイッチング周期内に再び第２ＰＷＭオンパルスを発生できる。ＰＷＭオンパルスの発生を次のスイッチング周期まで待たずに済むので、負荷電流の変動による出力電圧の低下を抑制できる。
第２ＰＷＭオンパルス発生回路２００の内部動作を図２、図３を用いて説明する。図２および図３は図１に示した半導体装置内部の動作を説明するタイミング波形を模式的に示した図で、図３は図２に比べて電流変化が小さい場合である。
図２において、時刻ｔａ０でクロック信号がオンパルスになると、第１フリップフロップ回路１５０の出力（Ｑ）電圧がハイレベルになり、第１ＰＷＭオンパルスが発生する。同時に、ランプ電圧Ｖｒａｍｐが上昇し始め、時刻ｔａ１にてランプ電圧Ｖｒａｍｐが誤差電圧Ｖｅｒｒｏｒを超すと、第１コンパレータ回路１３０の出力電圧はハイレベルになる。このため、第１フリップフロップ回路１５０の出力（Ｑ）信号は再びローレベルに戻り、第１ＰＷＭオンパルスが終了する。第１ＰＷＭオンパルス終了後、時刻ｔａ２にて負荷電流の急変（増加）が生じると誤差電圧Ｖｅｒｒｏｒが増大し、時刻ｔａ３で第１しきい電圧を超えると第２コンパレータ回路２１０の出力信号（信号〔１〕）の電圧がハイレベルになる。そして、その反転遅延信号（信号〔４〕）が所定の遅延（ｄｅｌａｙ）後の時刻ｔａ４でローレベルとなるので、第１論理積（ＡＮＤ）回路２２０の出力信号（第２制御信号）はオンパルスとなる。このオンパルスの立ち上がりを受けて第２フリップフロップ回路２５０の出力（Ｑ）電圧はハイレベルになり、第２ＰＷＭオンパルスが発生する。第２ＰＷＭオンパルスは和演算器１６０を介してドライバ回路１７０に入力される。時刻ｔａ５になると、リセットクロック信号がオンパルスとなり、これが第２フリップフロップ回路２５０のリセット信号入力（Ｒ）へ入るので、第２フリップフロップ回路２５０の出力信号はローレベルに戻り、第２ＰＷＭオンパルスが終了する。
次のスイッチング周期では、時刻ｔａ１０でクロック信号がハイレベルに立ち上がり第１ＰＷＭオンパルスが発生し、時刻ｔａ１１でランプ電圧Ｖｒａｍｐが誤差電圧Ｖｅｒｒｏｒを超すので第１ＰＷＭオンパルスは終了する。前のスイッチング周期で第２ＰＷＭオンパルスが発生した後は、誤差電圧Ｖｅｒｒｏｒが第１しきい電圧未満に一度戻らないと、第２ＰＷＭオンパルス発生回路２００では次の第２ＰＷＭオンパルスを発生しない。このため、第１ＰＷＭオンパルスの終了時に誤差電圧Ｖｅｒｒｏｒは第１しきい電圧を超えているが、第２ＰＷＭオンパルスは発生しない。時刻ｔａ１２にて誤差電圧Ｖｅｒｒｏｒが第１しきい電圧より小さくなり、第２コンパレータ回路２１０の出力信号（信号〔１〕）の電圧はローレベルに戻る。
なお、動作タイミングを説明するために、図２で使われている時刻に関しては、簡単のためにコンパレータや論理回路での遅延時間は無視している。また、図中の信号の変化（立ち上がり、立ち下がり）のタイミングで下方に伸ばした矢印は、矢印の根元側にある信号の変化によって、矢印の先にある信号の変化が生じることを示す。これらについては、動作を説明する他のタイミング波形図に関しても同様である。
図３において、第１ＰＷＭオンパルスの発生、終了と第２ＰＷＭオンパルスの発生までは図２と同様であるが、図２に比べて電流変化が小さいため、第２ＰＷＭオンパルスが発生したスイッチング周期内の時刻ｔｂ５において誤差電圧Ｖｅｒｒｏｒが第１しきい電圧を下回る。時刻ｔｂ５で第２コンパレータ回路２１０の出力信号（信号〔１〕）の電圧はローレベルに戻る。これに伴い、信号〔１〕の反転信号（信号〔８〕）の電圧は時刻ｔｂ５でハイレベルとなり、その反転遅延信号（信号〔９〕）が所定の遅延（ｄｅｌａｙ）後の時刻ｔｂ６でローレベルに戻るので、第２論理積（ＡＮＤ）回路２６０はリセット用のオンパルスを出力する（信号〔１０〕の時刻ｔｂ５〜ｔｂ６）。その結果、第２ＰＷＭオンパルスはリセットクロック信号がオンパルスを発生する時刻ｔｂ７より前に終了する。
次のスイッチング周期では、時刻ｔｂ１０にてクロック信号がハイレベルに立ち上がり第１ＰＷＭオンパルスが発生され、時刻ｔｂ１５でランプ電圧Ｖｒａｍｐが誤差電圧Ｖｅｒｒｏｒを超し第１ＰＷＭオンパルスが終了する。
これと並行して、誤差電圧Ｖｅｒｒｏｒは時刻ｔｂ１１で第１しきい電圧を超え、第２コンパレータ回路２１０の出力信号（信号〔１〕）の電圧がハイレベルになる。そして、その反転遅延信号（信号〔４〕）が所定の遅延（ｄｅｌａｙ）後の時刻ｔｂ１２でローレベルとなるので、第１論理積（ＡＮＤ）回路２２０の出力信号（第２制御信号）はオンパルスとなる（時刻ｔｂ１１〜ｔｂ１２）。このオンパルスの立ち上がりを受けて第２フリップフロップ回路２５０の出力（Ｑ）電圧はハイレベルになり、第２ＰＷＭオンパルスが発生する。そして、時刻ｔｂ１３で誤差電圧Ｖｅｒｒｏｒは第１しきい電圧より小さくなるので、時刻ｔｂ１３には信号〔８〕の電圧はハイレベルとなり、その反転遅延信号（信号〔９〕）が所定の遅延（ｄｅｌａｙ）後の時刻ｔｂ１４でローレベルに戻るので、第２論理積（ＡＮＤ）回路２６０はリセット用のオンパルスを出力する。このオンパルスが第２フリップフロップ回路２５０のリセット信号入力（Ｒ）へ入るので、第２フリップフロップ回路２５０の出力（Ｑ）信号はローレベルに戻り、第２ＰＷＭオンパルスが終了する。この場合、第２ＰＷＭオンパルスは第１ＰＷＭオンパルスの発生期間内に含まれるので、ドライバ回路１７０は第１ＰＷＭオンパルスで制御される。
上記の動作タイミング波形の説明で述べたように、本実施の形態１の半導体装置では誤差電圧Ｖｅｒｒｏｒが第１しきい電圧を超えると、フリップフロップ回路に入力されるセット信号がオンパルスになり、フリップフロップ回路の出力から第２ＰＷＭオンパルスを発生し、その後、誤差電圧Ｖｅｒｒｏｒが第１しきい電圧より小さくなるか、あるいは第２ＰＷＭオンパルスを強制的に終了するリセットクロック信号がオンパルスとなると、フリップフロップ回路に入力されるリセット信号がオンパルスになり、第２ＰＷＭオンパルスの発生が終了する。
図４、図５を用いて、本実施の形態１の半導体装置を用いた電源装置の効果を説明する。両図は電源装置の負荷変動時の動作波形をシミュレーションした結果であり、図４は従来の半導体装置を用いた場合、図５は本実施の形態１の半導体装置を用いた場合である。電源シミュレーションの条件は、入力電圧１２Ｖ、出力電圧１．８Ｖ、出力電流３０Ａ、チョークコイル３２０ｎＨ、出力コンデンサ６００μＦ、負荷電流変動１００Ａ／μｓである。
従来の半導体装置を用いた場合、図４のように負荷電流増加後の出力電圧の低下は約１１５ｍＶに対して、本発明の半導体装置を用いた場合の出力電圧の低下は、図５のように約５０ｍＶと半分以下になった。
次に、本実施の形態１の半導体装置が電源装置に適用される場合の実装形態の一例について述べる。図１８は、前述した電源制御ＩＣ１００とハイサイドパワーＭＯＳＦＥＴ５０およびローサイドパワーＭＯＳＦＥＴ６０を、１つのパッケージに実装したマルチチップモジュール９００を示した図である。
マルチチップモジュール９００内の第１の板状導体部材である入力側板状リード部５００上に制御用のハイサイドパワーＭＯＳＦＥＴ５０が電気的に接続されている。すなわち、制御用のハイサイドパワーＭＯＳＦＥＴ５０の裏面（図示せず）には、制御用のハイサイドパワーＭＯＳＦＥＴ５０のドレイン端子となる端子部（図示せず）が形成されており、このドレイン端子に入力側板状リード部５００が、例えば、銀ペーストなどのダイボンディング材を介して接続されている。
一方、制御用のハイサイドパワーＭＯＳＦＥＴ５０のゲート端子５１を有する主面（表面）には、制御用のハイサイドパワーＭＯＳＦＥＴ５０のソース端子５２、ゲート端子５１となる端子部、およびゲートフィンガ５３が形成されている。
また、第２の板状導体部材である出力側板状リード部６００上には同期用のローサイドパワーＭＯＳＦＥＴ６０が電気的に接続されている。すなわち、同期用のローサイドパワーＭＯＳＦＥＴ６０の裏面（図示せず）には、同期用のローサイドパワーＭＯＳＦＥＴ６０のドレイン端子となる端子部（図示せず）が形成されており、このドレイン端子に出力側板状リード部６００が、例えば、銀ペーストなどのダイボンディング材を介して接続されている。
一方、同期用のローサイドパワーＭＯＳＦＥＴ６０のゲート端子６１を有する主面（表面）には、同期用のローサイドパワーＭＯＳＦＥＴ６０のソース端子６２、ゲート端子６１となる端子部、およびゲートフィンガ６３が形成されている。
また、マルチチップモジュール９００は、第３の板状導体部材である電源制御ＩＣ側板状リード部８００と第４の板状導体部材である接地側板状リード部７００を有しており、電源制御ＩＣ側板状リード部８００上には、電源制御ＩＣ１００が電気的に接続されている。すなわち、電源制御ＩＣ１００の裏面には電極が形成されており（図示せず）、この電極と電源制御ＩＣ側板状リード部８００とが、例えば、銀ペーストなどのダイボンディング材を介して接続されている。
電源制御ＩＣ１００では、その主面（表面）に複数の端子５が存在する。そして、端子５のうち、端子５ｌａと同期用のローサイドパワーＭＯＳＦＥＴ６０のゲート端子６１、端子５ｌｂと同期用のローサイドパワーＭＯＳＦＥＴ６０のソース端子６２、端子５ｈａと制御用のハイサイドパワーＭＯＳＦＥＴ５０のゲート端子５１、および、端子５ｈｂと制御用のハイサイドパワーＭＯＳＦＥＴ５０のソース端子５２とが、例えば、金線などの金属細線である配線１７６０，１７６２，１７４０，１７４２によってそれぞれ電気的に接続され、各パワーＭＯＳＦＥＴのＯＮ／ＯＦＦの制御に用いられる。
電源制御ＩＣ１００の主面のその他の端子５は、それぞれ電源電圧端子、ブート端子、電圧確認用端子および制御信号入力端子などであり、これらに対応する外部接続端子９０１とワイヤ１５５によって接続される。
さらに、電気的な接続関係を述べると、入力側板状リード部５００は図１の入力電圧Ｖｉｎ端子に相当し、入力電圧Ｖｉｎが印加される。そして、先に述べたようにハイサイドパワーＭＯＳＦＥＴ５０のドレイン端子（図示せず）とダイボンディング材を介して電気的に接続されている。
出力側板状リード部６００は図１のＬｘ端子に相当し、ハイサイドパワーＭＯＳＦＥＴ５０のソース端子５２とワイヤ５５により電気的に接続されると共に、先に述べたようにローサイドパワーＭＯＳＦＥＴ６０のドレイン端子（図示せず）とダイボンディング材を介して電気的に接続されている。
接地側板状リード部７００は図１のグランドＧＮＤ端子に相当し、ローサイドパワーＭＯＳＦＥＴ６０のソース端子６２とワイヤ６５により電気的に接続される。
本実施の形態１の説明では、第２ＰＷＭオンパルス発生回路２００において、誤差電圧Ｖｅｒｒｏｒと第１しきい電圧を第２コンパレータ回路２１０で比較する場合を示したが、これに限られる訳ではない。例えば、誤差電圧Ｖｅｒｒｏｒの代わりに、ａ）出力電圧Ｖｏｕｔ、あるいはｂ）分圧抵抗などを介して出力電圧Ｖｏｕｔを所定の割合で変換したフィードバック電圧Ｖｆｂ、あるいはｃ）フィードバック電圧Ｖｆｂと出力の設定電圧Ｖｒｅｆとの差電圧とし、これらと第１しきい電圧を第２コンパレータ回路２１０で比較しても良い。この場合、第１しきい電圧の値は比較する対象電圧の種類によって異なることは言うまでもない。また、以下の実施の形態においても上記置き換えは可能である。
従って、本実施の形態１によれば、ＰＷＭオンパルス終了後の負荷電流の急変によって電圧が降下し、誤差電圧が所定のしきい電圧を超えた場合、同一スイッチング周期内に２回目のＰＷＭオンパルスを発生させることにより、負荷電流が急変した際の電源電圧の変動を抑えるので、負荷に安定な直流電圧を供給することができる。
（実施の形態２）
図６、図７を用いて本発明の実施の形態２を説明する。図６は本発明の実施の形態２の半導体装置およびそれを用いた電源装置の回路ブロック図、図７は図６に示した半導体装置内部の動作を説明するタイミング波形を模式的に示した図である。
本実施の形態２の電源装置１１が実施の形態１と異なるのは、第２ＰＷＭオンパルスの終了を遅延回路２３２（ｄｅｌａｙ２）の遅延時間で決める点である。このため、本実施の形態２では、図６に示すように、電源制御ＩＣ１０１の第２ＰＷＭオンパルス発生回路２０１において、第２フリップフロップ回路２５０のリセット信号入力（Ｒ）に、第１論理積（ＡＮＤ）回路２２０が出力したオンパルスを遅延回路２３２で所定時間だけ遅らせた信号とリセットクロック信号の和信号を入力する。リセットクロック信号との論理和を取るのは、負荷電流の急変（増加）が起きるタイミングがスイッチング周期の後半に起きると、遅延回路２３２で設定した遅延時間では、リセットタイミングが次のスイッチング周期になる場合があるからである。この場合でも、リセットクロック信号と論理和を取れば、スイッチング周期の終了間際で第２ＰＷＭオンパルスを強制的に終了できる。
図７において、第１ＰＷＭオンパルスの発生、終了と第２ＰＷＭオンパルスの発生までは図２と同様であるが、第２ＰＷＭオンパルスが終了するタイミングが異なる。第２制御信号（＝信号〔５〕）のオンパルス発生（時刻ｔｃ３）から遅延時間ｄｅｌａｙ２だけ経った後の時刻ｔｃ５にオンパルスが信号〔１１〕に現れ、第１論理和（ＯＲ）回路２５８を介して第２フリップフロップ回路２５０のリセット信号入力に入り、第２ＰＷＭオンパルスが終了する。次のスイッチング周期以降の動作は図２と同じである。
従って、本実施の形態２では、実施の形態１の効果に加えて、電源装置のアプリケーションに合せて遅延回路２３２の遅延時間を設定できるので、電源設計の自由度が高まる。
（実施の形態３）
図８、図９を用いて本発明の実施の形態３を説明する。図８は本発明の実施の形態３の半導体装置およびそれを用いた電源装置の回路ブロック図、図９は図８に示した半導体装置内部の動作を説明するタイミング波形を模式的に示した図である。
本実施の形態３の電源装置１２が実施の形態１と異なるのは、誤差電圧Ｖｅｒｒｏｒが第１しきい電圧を超えていれば、第１コンパレータ回路１３０の出力電圧の立ち下がりに同期して、リセットクロック信号のオンパルス期間を除き、いつでも第２ＰＷＭオンパルスが発生する点である。このため、本実施の形態３では、図８に示すように、電源制御ＩＣ１０２の第２ＰＷＭオンパルス発生回路２０２において、第２フリップフロップ回路２５０をセットおよびリセットするための各オンパルス発生回路の構成が実施の形態１とは異なる。
第２フリップフロップ回路２５０をセットするためのオンパルス発生回路として、実施の形態１で述べた第１論理積（ＡＮＤ）回路２２０、インバータ回路２２２、および遅延回路２２４から成るセット用第１オンパルス発生回路の他に、第１コンパレータ回路１３０の出力信号を反転した信号（信号〔２〕）と第２コンパレータ回路２１０の出力信号（信号〔１〕）を各々入力とする第３論理積（ＡＮＤ）回路２４０をセット用第２オンパルス発生回路として設け、セット用第１オンパルス発生回路の出力信号（信号〔５〕）とセット用第２オンパルス発生回路の出力信号（信号〔３〕）の論理和を第２制御信号とした。
また、第２フリップフロップ回路２５０をリセットするためのリセット用第２オンパルス発生回路を、信号〔１〕と信号〔２〕を各々入力とする第１否定論理和（ＮＯＲ）回路２５４で構成し、その出力信号（信号〔６〕）とリセットクロック信号の論理和をリセット信号（信号〔７〕）とした。
図９において、最初のスイッチング周期における第１ＰＷＭオンパルスの発生、終了と第２ＰＷＭオンパルスの発生、終了までは図２と同様であるが、次のスイッチング周期での第２ＰＷＭオンパルスの発生が異なる。次のスイッチング周期の時刻ｔｄ１０における第１コンパレータ回路１３０の出力電圧の立ち下がりに同期して信号〔３〕が立ち上がり、第２制御信号にオンパルスが現れる。第２フリップフロップ回路２５０がセットされ、第２ＰＷＭオンパルスが発生する。時刻ｔｄ１１で誤差電圧Ｖｅｒｒｏｒがランプ電圧Ｖｒａｍｐより小さくなると、第２制御信号のオンパルスは終了する（ローレベル電圧に戻る）。その後、スイッチング周期の終了間際の時刻ｔｄ１２でリセットクロック信号がオンパルスとなり、第２ＰＷＭオンパルスは終了する。
従って、本実施の形態３では、実施の形態１の効果に加えて、上記の次のスイッチング周期で発生する第１ＰＷＭオンパルスと第２ＰＷＭオンパルスの発生タイミングが重なっており、第２ＰＷＭオンパルスのパルス幅の方が長いので、図２に比べて次のスイッチング周期のパルス幅を長くできる。このため、実施の形態１よりも大きな電流変化が起きる場合に、電圧降下をより抑えられるので、大電流を扱う電源の制御に好適である。
（実施の形態４）
図１０、図１１を用いて本発明の実施の形態４を説明する。図１０は本発明の実施の形態４の半導体装置およびそれを用いた電源装置の回路ブロック図、図１１は図１０に示した半導体装置内部の動作を説明するタイミング波形を模式的に示した図である。
本実施の形態４の電源装置１３が実施の形態３と異なるのは、実施の形態３で述べた次のスイッチング周期で発生する第２ＰＷＭオンパルスの終了を制御する手段を追加した点である。このため、本実施の形態４では、図１０に示すように、電源制御ＩＣ１０３の第２ＰＷＭオンパルス発生回路２０３において、誤差電圧Ｖｅｒｒｏｒと第２しきい電圧を比較する第３コンパレータ回路２７０、第２コンパレータ回路２１０の出力信号と第３コンパレータ回路２７０の出力信号のどちらか一方を選択するためのしきい電圧切り換え信号生成回路２８０、しきい電圧切り換え信号生成回路２８０の出力信号（信号〔２０〕）の反転信号を受けて第２コンパレータ回路２１０の出力信号の通過、遮断を切り換える第１スイッチ２１２、信号〔２０〕を受けて第３コンパレータ回路２７０の出力信号の通過、遮断を切り換える第２スイッチ２７２、および第２しきい電圧の設定回路２９２を追加した。
図１１において、最初のスイッチング周期における第１ＰＷＭオンパルスの発生、終了と第２ＰＷＭオンパルスの発生、終了、および次のスイッチング周期での第２ＰＷＭオンパルスの発生までは図９と同様であるが、次のスイッチング周期での第２ＰＷＭオンパルスの終了が異なる。
次のスイッチング周期の時刻ｔｅ１０でクロック信号が立ち上がると、第１コンパレータ回路１３０の出力電圧が立ち下がり、第１ＰＷＭオンパルスが発生する。また、第１コンパレータ回路１３０の出力電圧の立ち下がりに同期して信号〔３〕が立ち上がり、第２制御信号にオンパルスが現れる。その結果、第２フリップフロップ回路２５０がセットされ、第２ＰＷＭオンパルスが発生する。この後、誤差電圧Ｖｅｒｒｏｒは時刻ｔｅ１１で第２しきい電圧より一度小さくなり、時刻ｔｅ１２で再びこれを超える。このため、信号〔３〕もローレベルに立ち下がった後に再びハイレベルに立ち上がるので、第２制御信号にオンパルスが再度現れるが、第２ＰＷＭオンパルスには影響しない。時刻ｔｅ１３にて誤差電圧Ｖｅｒｒｏｒがランプ電圧Ｖｒａｍｐより小さくなり、第１コンパレータ回路１３０の出力信号がハイレベルに立ち上がり、第１ＰＷＭオンパルスは終了する。
その後、時刻ｔｅ１４にて誤差電圧Ｖｅｒｒｏｒが第２しきい電圧より小さくなり、信号〔１〕の電圧がローレベルに立ち下がる。この時、信号〔２〕の電圧がローレベルなので、第１否定論理和（ＮＯＲ）回路２５４の出力信号（信号〔６〕）の電圧がハイレベルに立ち上がる。その結果、第２ＰＷＭオンパルスが終了する。第１および第２ＰＷＭオンパルスはほぼ同時刻に発生し、第２ＰＷＭオンパルスの終了が後になるので、実施の形態３と同様にＰＷＭオンパルス幅は伸長される。ただし、ＰＷＭオンパルス幅の伸長の長さは第２しきい電圧の設定値によって変えられるので、実施の形態３に比べて電源装置１３の扱える負荷電流の範囲が広くなる。
図１２は本実施の形態４に用いるしきい電圧切り換え信号生成回路２８０の構成の一例を示す回路ブロック図である。図１３は図１２に示したしきい電圧切り換え信号生成回路の動作を説明するタイミング波形図である。
図１２に示す通り、しきい電圧切り換え信号生成回路２８０は、第３フリップフロップ回路２８２、プログラマブル・カウンタ回路２８４、プログラム入力回路２８６、および第３スイッチ２８８から成る。第３フリップフロップ回路２８２のセット信号入力（Ｓ）、リセット信号入力（Ｒ）には、各々第２制御信号、プログラマブル・カウンタ回路２８４のクリア信号（信号〔１９〕）が入力される。また、第３フリップフロップ回路２８２の出力（Ｑ）信号（信号〔２０〕）はインバータ２１４の入力に入ると共に、スイッチ２７２，２８８の制御入力（例えば、スイッチ２７２，２８８がＭＯＳトランジスタの場合はそのゲート入力）に入る。プログラマブル・カウンタ回路２８４は、例えば３ビットのプリセッタブル・ダウンカウンタ回路である。そして、プログラム入力回路２８６は３ビットのレジスタを内蔵しており、その設定によりプログラマブル・カウンタ回路２８４のカウンタをクリアするカウント値Ｎが決まる。第３スイッチ２８８の入力側にはクロック信号が入り、出力側は信号〔１８〕としてプログラマブル・カウンタ回路２８４のクロック入力に入る。
図１３を用いてしきい電圧切り換え動作を説明する。第２制御信号にオンパルスが出現すると、第３フリップフロップ回路２８２の出力信号（信号〔２０〕）の電圧はハイレベルとなる。すると、図１０の第１スイッチ２１２のゲート電圧がローレベル、第２スイッチ２７２のゲート電圧がハイレベルとなるので、第１スイッチ２１２はオフ、第２スイッチ２７２はオンする。その結果、誤差電圧Ｖｅｒｒｏｒと第２しきい電圧を比較する第３コンパレータ回路２７０の出力信号が次段のセット用第１オンパルス発生回路（第１論理積（ＡＮＤ）回路２２０、インバータ回路２２２、および遅延回路２２４より構成される）に伝達される。これと共に第３スイッチ２８８がオンし、信号〔１８〕にクロック信号が現れる。そして、クロック信号のオンパルスの立ち上がり毎にプリセッタブル・ダウンカウンタ回路（２８４）のカウンタをカウントダウンする。
本実施の形態４の場合はＮ値＝４としたので、カウンタ回路にクロック信号の４回目のオンパルスが入ると同時にクリア信号（信号〔１９〕）はオンパルスを発生し、その立ち上がりに同期して第３フリップフロップ回路２８２の出力信号の電圧がローレベルになる。その結果、第１スイッチ２１２がオン、第２スイッチ２７２がオフする。そして、誤差電圧Ｖｅｒｒｏｒと第１しきい電圧を比較する第２コンパレータ回路２１０の出力信号が次段のセット用第１オンパルス発生回路に伝達される。このように、第２ＰＷＭオンパルスが発生したスイッチング周期の次のスイッチング周期からＮサイクル（本実施の形態の説明ではＮ＝４）に亘って、しきい電圧を第２しきい電圧に切り換えることができる。
本実施の形態４の説明では、第２ＰＷＭオンパルス発生回路２００において、誤差電圧Ｖｅｒｒｏｒと第１しきい電圧を第２コンパレータ回路２１０で、誤差電圧Ｖｅｒｒｏｒと第２しきい電圧を第３コンパレータ回路２７０で比較する場合を示したが、これに限られる訳ではない。例えば、誤差電圧Ｖｅｒｒｏｒの代わりに、ａ）出力電圧Ｖｏｕｔ、あるいはｂ）分圧抵抗などを介して出力電圧Ｖｏｕｔを所定の割合で変換したフィードバック電圧Ｖｆｂ、あるいはｃ）フィードバック電圧Ｖｆｂと出力の設定電圧Ｖｒｅｆとの差電圧とし、これらと第１しきい電圧を第２コンパレータ回路２１０で比較し、これらと第２しきい電圧を第３コンパレータ回路２７０で比較しても良い。この場合、第１しきい電圧および第２しきい電圧の値は、比較する対象電圧の種類によって異なることは言うまでもない。また、以下の実施の形態においても上記置き換えは可能である。
（実施の形態５）
図１４、図１５を用いて本発明の実施の形態５を説明する。図１４は本発明の実施の形態５の半導体装置およびそれを用いた電源装置の回路ブロック図、図１５は図１４に示した半導体装置内部の動作を説明するタイミング波形を模式的に示した図である。
本実施の形態５の電源装置１４が実施の形態４と異なるのは、電源制御ＩＣ１０４のフィードバック制御モードが異なる点である。実施の形態１から実施の形態４までは、一定電圧を出力するためのフィードバック制御に電圧モード制御を用いた場合を示したが、本実施の形態５ではピーク電流モード制御を用いた場合を説明する。ピーク電流モード制御を用いても、本実施の形態５の電源制御ＩＣ１０４は電圧モード制御の場合と同様の働きと効果が得られる。
図１４に示すように、本実施の形態５の電源制御ＩＣ１０４は、誤差アンプ１１０、出力電圧の設定回路１１２、補償回路１２０、第１コンパレータ回路１３０、和演算器１４０，１６０、第１フリップフロップ回路１５０、ドライバ回路１７０および第２ＰＷＭオンパルス発生回路２０３から成る。実施の形態４と回路構成上で異なる点は、第１コンパレータ回路１３０の入力の一方に、ランプ電圧Ｖｒａｍｐに代えて電圧Ｖｓｅｎｓｅが入る点である。この電圧Ｖｓｅｎｓｅは、ハイサイドパワーＭＯＳＦＥＴ５０のドレイン電流を数千から数万分の１に減らして検出し、これを抵抗Ｒｃｓで電圧に変換したものである。
動作タイミング波形を図１５に示したが、ランプ電圧Ｖｒａｍｐがセンス電圧Ｖｓｅｎｓｅに置き換わるだけで、あらかじめセンス電圧に一定の電圧が加えられている点と、誤差電圧Ｖｅｒｒｏｒと一致するとセンス電圧がゼロ電圧に戻る点を除けば、基本的な動作タイミングは実施の形態４の動作タイミング（図１１）とほぼ同じである。
時刻ｔｆ０でクロック信号がオンパルスになると、第１フリップフロップ回路１５０の出力（Ｑ）電圧がハイレベルになり、第１ＰＷＭオンパルスが発生する。同時にセンス電圧Ｖｓｅｎｓｅが上昇し始め、時刻ｔｆ１にてセンス電圧Ｖｓｅｎｓｅが誤差電圧Ｖｅｒｒｏｒと一致すると、第１コンパレータ回路１３０の出力電圧はハイレベルになる。このため、第１フリップフロップ回路１５０の出力（Ｑ）信号は再びローレベルに戻り、第１ＰＷＭオンパルスが終了する。第１ＰＷＭオンパルス終了後、時刻ｔｆ２にて負荷電流の急変（増加）が生じると誤差電圧Ｖｅｒｒｏｒが増大し、時刻ｔｆ３で第１しきい電圧を超えると、第２コンパレータ回路２１０の出力信号（信号〔１〕）の電圧がハイレベルになる。
そして、その反転遅延信号（信号〔４〕）が所定の遅延（ｄｅｌａｙ）後の時刻ｔｆ４でローレベルとなるので、第１論理積（ＡＮＤ）回路２２０の出力信号（信号〔５〕）はオンパルスとなる。このオンパルスの立ち上がりを受けて第２フリップフロップ回路２５０の出力電圧はハイレベルになり、第２ＰＷＭオンパルスが発生する。第２ＰＷＭオンパルスは、和演算器１６０を介してドライバ回路１７０に入力される。時刻ｔｆ５になるとリセットクロック信号がオンパルスとなり、これが第２フリップフロップ回路２５０のリセット信号入力（Ｒ）へ入るので、第２フリップフロップ回路２５０の出力信号はローレベルに戻り、第２ＰＷＭオンパルスが終了する。
次のスイッチング周期の時刻ｔｆ１０でクロック信号が立ち上がると、第１コンパレータ回路１３０の出力電圧が立ち下がり、第１ＰＷＭオンパルスが発生する。また、第１コンパレータ回路１３０の出力電圧の立ち下がりに同期して信号〔３〕が立ち上がり、第２制御信号にオンパルスが現れる。その結果、第２フリップフロップ回路２５０がセットされ、第２ＰＷＭオンパルスが発生する。この後、誤差電圧Ｖｅｒｒｏｒは時刻ｔｆ１１で第２しきい電圧より一度小さくなり、時刻ｔｆ１２で再びこれを超える。このため、信号〔３〕もローレベルに立ち下がった後に再びハイレベルに立ち上がるので、第２制御信号にオンパルスが再度現れるが、第２ＰＷＭオンパルスには影響しない。時刻ｔｆ１３にて誤差電圧Ｖｅｒｒｏｒがセンス電圧Ｖｓｅｎｓｅと一致し、第１コンパレータ回路１３０の出力信号がハイレベルに立ち上がり第１ＰＷＭオンパルスは終了する。
その後、時刻ｔｆ１４にて誤差電圧Ｖｅｒｒｏｒが第２しきい電圧より小さくなり、信号〔１〕の電圧がローレベルに立ち下がる。この時、信号〔２〕の電圧がローレベルなので、第１否定論理和（ＮＯＲ）回路２５４の出力信号（信号〔６〕）の電圧がハイレベルに立ち上がる。その結果、第２ＰＷＭオンパルスが終了する。第１および第２ＰＷＭオンパルスはほぼ同時刻に発生し、第２ＰＷＭオンパルスの終了が後になるので、実施の形態４と同様にＰＷＭオンパルス幅は伸長される。ただし、ＰＷＭオンパルス幅の伸長の長さは第２しきい電圧の設定値によって変えられるので、実施の形態４と同様に電源装置１４の扱える負荷電流の範囲が広くなる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、図１、図６、図８、図１０、および図１４において、ドライバ回路１７０が電源制御ＩＣ１００，１０１，１０２，１０３，１０４のチップ内に形成された場合を示したが、ドライバ回路１７０を電源制御ＩＣ１００，１０１，１０２，１０３，１０４とは別チップのドライバＩＣとしても良い。
また、実装の形態１から実施の形態５において、電源制御ＩＣ１００，１０１，１０２，１０３，１０４、ハイサイドパワーＭＯＳＦＥＴ５０、およびローサイドパワーＭＯＳＦＥＴ６０の各チップが１つのパッケージに集積されたものとして説明したが、各チップを別パッケージに収めた場合でも本発明の有効性は変わることはない。また上記において更に、電源制御ＩＣとドライバＩＣが別チップで、別パッケージに収められても良い。
また、図１４において第２ＰＷＭオンパルス発生回路が、図１０（実施の形態４）と同じ第２ＰＷＭオンパルス発生回路２０３の場合を示したが、この第２ＰＷＭオンパルス発生回路は図１（実施の形態１）の同２００、あるいは図６（実施の形態２）の同２０１、図８（実施の形態３）の同２０２にすることも勿論できる。その場合も、本発明の有効性が変わらないことは言うまでもない。
また、本実施の形態では、電源制御ＩＣのフィードバック制御モードとして、電圧モード制御（実施の形態１から実施の形態４）とピーク電流モード制御（実施の形態５）の場合について説明したが、他のフィードバック制御モード、例えば平均電流モード制御でも本発明の有効性が変わらないことは言うまでもない。
本発明の半導体装置は、電源制御回路が半導体装置を含むスイッチング電源装置に適用して有効であり、さらに半導体装置の製造業に広く適用することができる。
本発明の実施の形態１の半導体装置およびそれを用いた電源装置の回路ブロック図である。 図１に示した半導体装置内部の動作を説明するタイミング波形図（中電流の場合）である。 図１に示した半導体装置内部の動作を説明するタイミング波形図（大電流の場合）である。 従来の半導体装置を用いた電源装置の負荷電流変動時のシミュレーション波形である。 本発明の半導体装置を用いた電源装置の負荷電流変動時のシミュレーション波形である。 本発明の実施の形態２の半導体装置およびそれを用いた電源装置の回路ブロック図である。 図６に示した半導体装置内部の動作を説明するタイミング波形図である。 本発明の実施の形態３の半導体装置およびそれを用いた電源装置の回路ブロック図である。 図８に示した半導体装置内部の動作を説明するタイミング波形図である。 本発明の実施の形態４の半導体装置およびそれを用いた電源装置の回路ブロック図である。 図１０に示した半導体装置内部の動作を説明するタイミング波形図である。 図１０に示した半導体装置に用いるしきい電圧切り換え信号生成回路の構成の一例を示す回路ブロック図である。 図１２に示したしきい電圧切り換え信号生成回路の動作を説明するタイミング波形図である。 本発明の実施の形態５の半導体装置およびそれを用いた電源装置の回路ブロック図である。 図１４に示した半導体装置内部の動作を説明するタイミング波形図である。 従来の半導体装置およびそれを用いた電源装置の回路ブロック図（ａ）と簡単な動作を説明するタイミング波形図（ｂ）である。 図１６に示した半導体装置に用いるフリップフロップ回路の内部回路図である。 本発明の実施の形態１の半導体装置とパワーＭＯＳＦＥＴを１つのパッケージに実装したマルチチップモジュールを、表面の封止体を透過して示す平面図である。
符号の説明
１０，１１，１２，１３，１４，２０…電源装置、５０…ハイサイドパワーＭＯＳＦＥＴ、５５，６５，１５５…ワイヤ、６０…ローサイドパワーＭＯＳＦＥＴ、７０…チョークコイル、８０…出力コンデンサ、９０…負荷回路、
１００，１０１，１０２，１０３，１０４，１０５…電源制御ＩＣ、１０６…ドライバＩＣ、１１０…誤差アンプ、１１２…出力電圧の設定回路、１２０…補償回路、１３０…第１コンパレータ回路、１４０，１６０…和演算器、１５０…第１フリップフロップ回路、１７０…ドライバ回路、１７２…論理回路、１７４，１７６…ゲート駆動回路、
２００，２０１，２０２，２０３…第２ＰＷＭオンパルス発生回路、２１０…第２コンパレータ回路、２１２…第１スイッチ、２１４…インバータ、２２０…第１論理積（ＡＮＤ）回路、２２４，２３２，２６６…遅延回路、２２２，２６２，２６４…インバータ回路、２４０…第３論理積（ＡＮＤ）回路、２５０…第２フリップフロップ回路、２５４…第１否定論理和（ＮＯＲ）回路、２５７，２５９…否定論理和（ＮＯＲ）回路、２５８…第１論理和（ＯＲ）回路、２６０…第２論理積（ＡＮＤ）回路、２７０…第３コンパレータ回路、２７２…第２スイッチ、２８０…しきい電圧切り換え信号生成回路、２８２…第３フリップフロップ回路、２８４…プログラマブル・カウンタ回路、２８６…プログラム入力回路、２８８…第３スイッチ、２９０…第１しきい電圧の設定回路、２９２…第２しきい電圧の設定回路、３００…通信インターフェース、３０２…通信線、
５００…入力側板状リード部、６００…出力側板状リード部、７００…接地側板状リード部、８００…電源制御ＩＣ側板状リード部、９００…マルチチップモジュール、９０１…外部接続端子、１７４０，１７４２，１７６０，１７６２…配線。

Claims (17)

  1. 直流電源に直列に接続された半導体スイッチング素子をオン、オフ駆動して外部の負荷へ所定の定電圧を供給するスイッチング電源装置に含まれ、前記半導体スイッチング素子のオン、オフを制御する半導体回路からなり、
    前記スイッチング電源装置の出力電圧または前記出力電圧を所定の比率で分圧した分電圧をフィードバック電圧とし、
    前記フィードバック電圧と設定電圧とを比較してパルス幅変調信号を発生する半導体装置であって、
    前記出力電圧または前記分電圧、あるいは前記出力電圧または前記分電圧と前記設定電圧との差電圧、あるいは前記差電圧を増幅した誤差電圧が第１しきい電圧を超えたスイッチング周期においては、前記半導体スイッチング素子をオン状態にするパルス幅変調信号のＰＷＭオンパルスを２回発生させることを特徴とする半導体装置。
  2. 直流電源に直列に接続された半導体スイッチング素子をオン、オフ駆動して外部の負荷へ所定の定電圧を供給するスイッチング電源装置に含まれ、前記半導体スイッチング素子のオン、オフを制御する半導体回路からなり、
    前記スイッチング電源装置の出力電圧または前記出力電圧を所定の比率で分圧した分電圧をフィードバック電圧とし、
    前記フィードバック電圧と設定電圧とを比較してパルス幅変調信号を発生する半導体装置であって、
    前記半導体スイッチング素子をオン状態にするパルス幅変調信号の第１ＰＷＭオンパルスが終了した後に、前記出力電圧または前記分電圧、あるいは前記出力電圧または前記分電圧と前記設定電圧との差電圧、あるいは前記差電圧を増幅した誤差電圧が第１しきい電圧を超えた場合に同一スイッチング周期内に２回目の第２ＰＷＭオンパルスを発生する発生回路を有し、
    前記第１ＰＷＭオンパルスの発生期間に加え、前記第２ＰＷＭオンパルスの発生期間においても、前記半導体スイッチング素子をオン状態にすることを特徴とする半導体装置。
  3. 直流電源に直列に接続された半導体スイッチング素子をオン、オフ駆動して外部の負荷へ所定の定電圧を供給するスイッチング電源装置に含まれ、前記半導体スイッチング素子のオン、オフを制御する半導体回路からなり、
    前記スイッチング電源装置の出力電圧または前記出力電圧を所定の比率で分圧した分電圧をフィードバック電圧とし、
    前記フィードバック電圧と設定電圧との差電圧を増幅した誤差電圧と、スイッチング周期に同期して時間変化を繰り返す比較対象電圧とを比較する第１コンパレータ回路を有し、
    少なくとも前記第１コンパレータ回路の出力信号によりパルス幅変調信号の第１ＰＷＭオンパルスの発生期間が決まり、
    前記第１ＰＷＭオンパルスの発生期間に、前記半導体スイッチング素子をオン状態にする半導体装置であって、
    前記第１ＰＷＭオンパルスが終了した後に、前記誤差電圧が第１しきい電圧を超えた場合に、同一スイッチング周期内に２回目の第２ＰＷＭオンパルスを発生する発生回路を有し、
    前記第１ＰＷＭオンパルスの発生期間に加え、前記第２ＰＷＭオンパルスの発生期間においても、前記半導体スイッチング素子をオン状態にすることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、
    前記比較対象電圧が一定の傾きで増加または減少するランプ電圧であることを特徴とする半導体装置。
  5. 請求項３記載の半導体装置において、
    前記比較対象電圧が前記半導体スイッチング素子のオン時の電流を所定の比率で分流して検出し、これを電圧に変換したセンス電圧であることを特徴とする半導体装置。
  6. 請求項２または３記載の半導体装置において、
    前記発生回路がフリップフロップ回路を有し、
    前記出力電圧または前記分電圧、あるいは前記差電圧、あるいは前記誤差電圧が前記第１しきい電圧より大きくなると、前記フリップフロップ回路に入力されるセット信号がオンパルスになり、前記フリップフロップ回路の出力から前記第２ＰＷＭオンパルスを発生し、
    その後、前記出力電圧または前記分電圧、あるいは前記差電圧、あるいは前記誤差電圧が前記第１しきい電圧より小さくなるか、あるいは前記第２ＰＷＭオンパルスを強制的に終了するリセットクロック信号がオンパルスとなると、前記フリップフロップ回路に入力されるリセット信号がオンパルスになり、前記第２ＰＷＭオンパルスの発生を終了することを特徴とする半導体装置。
  7. 請求項３記載の半導体装置において、
    前記発生回路が、
    前記誤差電圧と前記第１しきい電圧とを比較する第２コンパレータ回路と、
    前記第２コンパレータ回路の出力信号とその反転遅延信号との積演算を行う第１論理積回路と、
    前記第２コンパレータ回路の出力信号の反転信号とその反転遅延信号との積演算を行う第２論理積回路と、
    前記第１論理積回路の出力信号をセット信号とし、前記第１論理積回路の出力信号と前記第２ＰＷＭオンパルスを強制的にオフするリセットクロック信号との和をリセット信号とするフリップフロップ回路とからなることを特徴とする半導体装置。
  8. 請求項２または３記載の半導体装置において、
    前記発生回路がフリップフロップ回路を有し、
    前記出力電圧または前記分電圧、あるいは前記差電圧、あるいは前記誤差電圧が前記第１しきい電圧より大きくなると、前記フリップフロップ回路に入力されるセット信号がオンパルスになり、前記フリップフロップ回路の出力から前記第２ＰＷＭオンパルスを発生し、
    前記セット信号を遅延させた第１遅延信号がオンパルスとなるか、あるいは前記第２ＰＷＭオンパルスを強制的に終了するリセットクロック信号がオンパルスになると、前記フリップフロップ回路に入力されるリセット信号がオンパルスになり、前記第２ＰＷＭオンパルスを終了することを特徴とする半導体装置。
  9. 請求項３記載の半導体装置において、
    前記発生回路がフリップフロップ回路を有し、
    前記誤差電圧が前記第１しきい電圧より大きくなった時、あるいは前記第１しきい電圧より大きい誤差電圧が継続され、かつ前記第１ＰＷＭオンパルスが開始されると、前記フリップフロップ回路に入力されるセット信号がオンパルスになり、前記フリップフロップ回路の出力から前記第２ＰＷＭオンパルスを発生し、
    前記第１ＰＷＭオンパルスが終了した後に、前記誤差電圧が前記第１しきい電圧より小さくなるか、あるいは前記第２ＰＷＭオンパルスを強制的に終了するリセットクロック信号がオンパルスとなると、前記フリップフロップ回路に入力されるリセット信号がオンパルスになり、前記第２ＰＷＭオンパルスを終了することを特徴とする半導体装置。
  10. 請求項１または２または３記載の半導体装置において、
    前記第１しきい電圧を設定するレジスタに信号を伝送する通信インターフェースを有することを特徴とする半導体装置。
  11. 直流電源に直列に接続された半導体スイッチング素子をオン、オフ駆動して外部の負荷へ所定の定電圧を供給するスイッチング電源装置に含まれ、前記半導体スイッチング素子のオン、オフを制御する半導体回路からなり、
    前記スイッチング電源装置の出力電圧または前記出力電圧を所定の比率で分圧した分電圧をフィードバック電圧とし、
    前記フィードバック電圧と設定電圧とを比較してパルス幅変調信号を発生する半導体装置であって、
    少なくとも前記フィードバック電圧と前記設定電圧との差電圧を増幅した誤差電圧により、毎スイッチング周期ごとに前記半導体スイッチング素子をオン状態にするパルス幅変調信号の第１ＰＷＭオンパルスの発生期間が決まり、
    前記出力電圧または前記分電圧、あるいは前記フィードバック電圧と前記設定電圧との前記差電圧、あるいは前記誤差電圧が第１しきい電圧より大きくなると、前記半導体スイッチング素子をオン状態にする第２ＰＷＭオンパルスを発生し、
    前記出力電圧または前記分電圧、あるいは前記差電圧、あるいは前記誤差電圧が前記第１しきい電圧より小さくなると、前記第２ＰＷＭオンパルスを終了し、
    前記第１ＰＷＭオンパルスの発生期間に加え、前記第２ＰＷＭオンパルスの発生期間においても、前記半導体スイッチング素子をオン状態にすることを特徴とする半導体装置。
  12. 直流電源に直列に接続された半導体スイッチング素子をオン、オフ駆動して外部の負荷へ所定の定電圧を供給するスイッチング電源装置に含まれ、前記半導体スイッチング素子のオン、オフを制御する半導体回路からなり、
    前記スイッチング電源装置の出力電圧または前記出力電圧を所定の比率で分圧した分電圧をフィードバック電圧とし、
    前記フィードバック電圧と設定電圧とを比較してパルス幅変調信号を発生する半導体装置であって、
    前記半導体スイッチング素子をオン状態にするパルス幅変調信号の第１ＰＷＭオンパルスが終了した後に、前記出力電圧または前記分電圧、あるいは前記出力電圧または前記分電圧と前記設定電圧との差電圧、あるいは前記差電圧を増幅した誤差電圧が第１しきい電圧を超えた場合に、同一スイッチング周期内に２回目の第２ＰＷＭオンパルスを発生し、
    前記第２ＰＷＭオンパルスが発生したスイッチング周期以降の所定回数のスイッチング周期において、
    前記出力電圧または前記分電圧、あるいは前記差電圧、あるいは前記誤差電圧が前記第１しきい電圧よりも大きな第２しきい電圧を超えた場合に、同一スイッチング周期において前記第２ＰＷＭオンパルスを発生し、前記出力電圧または前記分電圧、あるいは前記差電圧、あるいは前記誤差電圧が前記第２しきい電圧より小さくなった場合に、前記第２ＰＷＭオンパルスを終了する発生回路を有し、
    前記第１ＰＷＭオンパルスの発生期間に加え、前記第２ＰＷＭオンパルスの発生期間においても、前記半導体スイッチング素子をオン状態にすることを特徴とする半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記発生回路がフリップフロップ回路を有し、
    前記出力電圧または前記分電圧、あるいは前記差電圧、あるいは前記誤差電圧が前記第１しきい電圧より大きくなると、前記フリップフロップ回路に入力されるセット信号がオンパルスになり、前記フリップフロップ回路の出力から前記第２ＰＷＭオンパルスを発生し、
    前記第２ＰＷＭオンパルスが発生したスイッチング周期以降の所定回数のスイッチング周期において、
    前記出力電圧または前記分電圧、あるいは前記差電圧、あるいは前記誤差電圧が前記第２しきい電圧より大きくなると、前記フリップフロップ回路に入力されるセット信号がオンパルスになって前記第２ＰＷＭオンパルスを発生し、
    前記出力電圧または前記分電圧、あるいは前記差電圧、あるいは前記誤差電圧が前記第２しきい電圧より小さくなるか、あるいは前記第２ＰＷＭオンパルスを強制的に終了するリセットクロック信号がオンパルスとなると、前記フリップフロップ回路に入力されるリセット信号がオンパルスになり、前記第２ＰＷＭオンパルスの発生を終了することを特徴とする半導体装置。
  14. 請求項１２記載の半導体装置において、
    前記発生回路が、
    前記出力電圧または前記分電圧、あるいは前記差電圧、あるいは前記誤差電圧と前記第１しきい電圧とを比較して信号を出力する第２コンパレータ回路と、
    前記出力電圧または前記分電圧、あるいは前記差電圧、あるいは前記誤差電圧と前記第２しきい電圧とを比較して信号を出力する第３コンパレータ回路と、
    前記第２ＰＷＭオンパルスが発生したスイッチング周期以降の所定回数のスイッチング周期で、前記第２コンパレータ回路の出力信号に代わって前記第３コンパレータ回路の出力信号を選択するしきい電圧切り換え信号生成回路とを有し、
    前記第３コンパレータ回路の出力信号を基に２回目のＰＷＭオンパルスの発生と終了を制御することを特徴とする半導体装置。
  15. 請求項１２記載の半導体装置において、
    前記第１しきい電圧および前記第２しきい電圧を設定するレジスタに信号を伝送する通信インターフェースを有することを特徴とする半導体装置。
  16. 直流電源に直列に接続された半導体スイッチング素子をオン、オフ駆動して外部の負荷へ所定の定電圧を供給するスイッチング電源装置に含まれ、前記半導体スイッチング素子のオン、オフを制御する半導体回路からなり、
    前記スイッチング電源装置の出力電圧または前記出力電圧を所定の比率で分圧した分電圧をフィードバック電圧とし、
    前記フィードバック電圧と設定電圧とを比較してパルス幅変調信号を発生する半導体装置であって、
    少なくとも前記フィードバック電圧と前記設定電圧との差電圧を増幅した誤差電圧により、毎スイッチング周期ごとに前記半導体スイッチング素子をオン状態にするパルス幅変調信号の第１ＰＷＭオンパルスの発生期間が決まり、
    前記出力電圧または前記分電圧、あるいは前記フィードバック電圧と前記設定電圧との前記差電圧、あるいは前記誤差電圧が第１しきい電圧より大きくなると、前記半導体スイッチング素子をオン状態にする第２ＰＷＭオンパルスを発生し、
    前記第２ＰＷＭオンパルスが発生したスイッチング周期以降の所定回数のスイッチング周期において、
    前記出力電圧または前記分電圧、あるいは前記差電圧、あるいは前記誤差電圧が前記第１しきい電圧よりも大きな第２しきい電圧より大きくなると、前記第２ＰＷＭオンパルスを発生し、
    前記出力電圧または前記分電圧、あるいは前記差電圧、あるいは前記誤差電圧が前記第２しきい電圧より小さくなると、前記第２ＰＷＭオンパルスを終了し、
    前記第１ＰＷＭオンパルスの発生期間に加え、前記第２ＰＷＭオンパルスの発生期間においても、前記半導体スイッチング素子をオン状態にすることを特徴とする半導体装置。
  17. 半導体スイッチング素子をオン、オフ駆動して直流電源を開閉し、所定の定電圧を外部の負荷へ供給するスイッチング電源装置であって、
    前記半導体スイッチング素子をオン、オフ駆動する信号を発生する電源制御回路が請求項１、２、３、１１、１２、１６のいずれか一項記載の半導体装置を含むことを特徴とする電源装置。
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