JP4916658B2 - Semiconductor device - Google Patents

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本発明は、ＩＤチップとして用いる半導体装置に関する。特に、ガラス、プラスチックなどの絶縁基板上に形成されたＩＤチップとして用いる半導体装置に関する。
本明細書中において、ＩＤチップとは個体認識に用いる半導体チップのことであり、ＩＣタグ、無線タグ、ＲＦＩＤ、ＩＣカードなどに使用されるものとする。 The present invention relates to a semiconductor device used as an ID chip. In particular, the present invention relates to a semiconductor device used as an ID chip formed on an insulating substrate such as glass or plastic.
In this specification, an ID chip is a semiconductor chip used for individual recognition, and is used for an IC tag, a wireless tag, an RFID, an IC card, and the like.

コンピュータ技術の発展や、画像認識技術の向上によって、バーコードなどの媒体を用いた情報認識が広く普及し、商品データの認識などに用いられている。今後はさらに多量の情報認識が実施されると予想される。その一方、バーコードによる情報読み取りなどでは、読み取りのためにはバーコードリーダーがバーコードとの接触を必要とする、またバーコードに記録される情報量があまり多くできないという欠点があり、非接触の情報認識および媒体の記憶容量増大が望まれている。   Due to the development of computer technology and the improvement of image recognition technology, information recognition using a medium such as a barcode has become widespread and used for product data recognition and the like. In the future, it is expected that more information will be recognized. On the other hand, when reading information with barcodes, etc., there are drawbacks that the barcode reader needs to contact the barcode for reading, and that the amount of information recorded on the barcode cannot be very large. Information recognition and an increase in storage capacity of the medium are desired.

このような要望から、近年ＩＣを用いたＩＤチップが開発されている。ＩＤチップとはＩＣチップ内のメモリ回路に必要な情報を記憶し、非接触手段、一般的には無線手段を用いて内部の情報を読み取るものである。このようなＩＤチップの実用化によって、商品流通などの簡素化、低コスト化が可能になるものと期待されている。   Due to such demands, ID chips using ICs have been developed in recent years. The ID chip stores necessary information in a memory circuit in the IC chip, and reads internal information using non-contact means, generally wireless means. The practical use of such an ID chip is expected to enable simplification of product distribution and cost reduction.

このようなＩＤチップの技術としては例えば図２に示すようなものがある。ＩＣチップ２００はアンテナ回路２０１、整流回路２０２、安定化電源２０３、アンプ２０４、分周回路２０５、マスクＲＯＭ２０６、論理回路２０７、スイッチ用トランジスタ２０８によって構成されている。また、アンテナ回路２０１はアンテナコイル２１０、同調容量２１１、カップリング容量２１２によって構成される。整流回路２０２はダイオード２１３、２１４、平滑容量２１５によって構成される。   An example of such ID chip technology is shown in FIG. The IC chip 200 includes an antenna circuit 201, a rectifier circuit 202, a stabilized power source 203, an amplifier 204, a frequency divider circuit 205, a mask ROM 206, a logic circuit 207, and a switch transistor 208. The antenna circuit 201 includes an antenna coil 210, a tuning capacitor 211, and a coupling capacitor 212. The rectifier circuit 202 includes diodes 213 and 214 and a smoothing capacitor 215.

このようなＩＣタグの動作を以下に説明する。アンテナ回路２０１で受信した交流信号はダイオード２１３、２１４によって半波整流され、平滑容量２１５によって平滑される。この平滑された電圧は多数のリップルを含んでいるため、安定化電源２０３で安定化され、安定化された後の電圧をアンプ２０４、分周回路２０５、マスクＲＯＭ２０６、論理回路２０７に供給する。なお、リップルとは、電源電圧の最も高い電圧と、最も低い電圧との差に相当する。一方、アンテナ回路２０１で受信された交流信号はアンプ２０４を通して分周回路２０５に入力され、分周がおこなわれる。アンテナに受信される信号が１３．５６ＭＨｚの場合８分周、１６分周がおこなわれる。そして、分周後の信号を用いて、マスクＲＯＭ２０６に記憶されているデータを呼び出す。つぎにマスクＲＯＭ２０６のデータを論理回路２０７で加工し、その出力でスイッチトランジスタ２０８を動作させる。   The operation of such an IC tag will be described below. The AC signal received by the antenna circuit 201 is half-wave rectified by the diodes 213 and 214 and smoothed by the smoothing capacitor 215. Since the smoothed voltage includes a large number of ripples, the smoothed voltage is stabilized by the stabilized power supply 203, and the stabilized voltage is supplied to the amplifier 204, the frequency dividing circuit 205, the mask ROM 206, and the logic circuit 207. The ripple corresponds to the difference between the highest power supply voltage and the lowest voltage. On the other hand, the AC signal received by the antenna circuit 201 is input to the frequency dividing circuit 205 through the amplifier 204, and frequency division is performed. When the signal received by the antenna is 13.56 MHz, frequency division by 8 and frequency division by 16 are performed. Then, the data stored in the mask ROM 206 is called using the frequency-divided signal. Next, the data in the mask ROM 206 is processed by the logic circuit 207, and the switch transistor 208 is operated by the output.

スイッチトランジスタ２０８がオンするとアンテナ回路の出力がＧＮＤに接地されるため、アンテナのインピーダンスが変化する。これによって、ＩＤチップのアンテナで反射される質問器の信号に変化が生じる。この変化を質問器が読み取ることによってＩＤチップのマスクＲＯＭに記憶されたデータを知ることが可能になる。なお、ＩＤチップにアンテナを内蔵しているものを無線チップと呼ぶ。   When the switch transistor 208 is turned on, the output of the antenna circuit is grounded to GND, so that the impedance of the antenna changes. This causes a change in the interrogator signal reflected by the antenna of the ID chip. By reading this change by the interrogator, it becomes possible to know the data stored in the mask ROM of the ID chip. Note that a chip having an antenna built in an ID chip is called a wireless chip.

また、上記の例ではＲＯＭとして、マスクＲＯＭを用いたが書き換え可能なＥＥＰＲＯＭのようなＲＯＭを載せたものも開発されている。図３はＥＥＰＲ０Ｍを登載したＩＤチップの例である。図３に示すＩＤチップ３００はアンテナ回路３０１、整流回路３０２、安定化電源３０３、アンプ３０４、分周回路３０５、ＥＥＰＲＯＭ３０６、論理回路３０７、スイッチ用トランジスタ３０８によって構成されている。また、アンテナ回路３０１はアンテナコイル３１０、同調容量３１１、カップリング容量３１２によって構成される。整流回路３０２はダイオード３１３、３１４、平滑容量３１５によって構成される。   In the above example, a mask ROM is used as a ROM, but a ROM having a rewritable ROM such as an EEPROM is also developed. FIG. 3 shows an example of an ID chip on which EEPR0M is mounted. The ID chip 300 shown in FIG. 3 includes an antenna circuit 301, a rectifier circuit 302, a stabilized power supply 303, an amplifier 304, a frequency divider circuit 305, an EEPROM 306, a logic circuit 307, and a switch transistor 308. The antenna circuit 301 includes an antenna coil 310, a tuning capacitor 311, and a coupling capacitor 312. The rectifier circuit 302 includes diodes 313 and 314 and a smoothing capacitor 315.

このようなＩＤチップ３００の動作を以下に説明する。アンテナ回路３０１で受信した交流信号はダイオード３１３、３１４によって半波整流され、平滑容量３１５によって平滑される。この平滑された電圧は多数のリップルを含んでいるため、安定化電源３０３で安定化され、安定化された後の電圧をアンプ３０４、分周回路３０５、ＥＥＰＲＯＭ３０６、論理回路３０７に供給する。一方、アンテナ回路３０１で受信された交流信号はアンプ３０４を通して分周回路３０５に入力され、分周がおこなわれる。アンテナに受信される信号が１３．５６ＭＨｚの場合８分周、１６分周がおこなわれる。そして、分周後の信号を用いて、ＥＥＰＲＯＭ３０６に記憶されているデータを呼び出す。つぎにＥＥＰＲＯＭ３０６のデータを論理回路３０７で加工し、その出力でスイッチトランジスタ３０８を動作させる。   The operation of the ID chip 300 will be described below. The AC signal received by the antenna circuit 301 is half-wave rectified by the diodes 313 and 314 and smoothed by the smoothing capacitor 315. Since the smoothed voltage includes a large number of ripples, the smoothed voltage is stabilized by the stabilizing power supply 303, and the stabilized voltage is supplied to the amplifier 304, the frequency dividing circuit 305, the EEPROM 306, and the logic circuit 307. On the other hand, the AC signal received by the antenna circuit 301 is input to the frequency dividing circuit 305 through the amplifier 304, and frequency division is performed. When the signal received by the antenna is 13.56 MHz, frequency division by 8 and frequency division by 16 are performed. Then, the data stored in the EEPROM 306 is called using the frequency-divided signal. Next, the data of the EEPROM 306 is processed by the logic circuit 307, and the switch transistor 308 is operated by the output.

スイッチトランジスタ３０８がオンするとアンテナ回路３０１の出力がＧＮＤに接地されるため、アンテナのインピーダンスが変化する。これによって、ＩＤチップのアンテナで反射される質問器の信号に変化が生じる。この変化を質問器が読み取ることによってＩＤチップのＥＥＰＲＯＭに記憶されたデータを知ることが可能になる。   When the switch transistor 308 is turned on, the output of the antenna circuit 301 is grounded to GND, so that the antenna impedance changes. This causes a change in the interrogator signal reflected by the antenna of the ID chip. By reading this change, the interrogator can know the data stored in the EEPROM of the ID chip.

ＥＥＰＲＯＭにデータを書き込むときは通常の動作電圧より高い電圧が必要となる。図３の例ではリングオシレータ（リング発振器）３１６を用いて、交流信号を発生させ、その交流信号を用いて、チャージポンプ３０９を動作させ、安定化電源３０３の出力を昇圧しＥＥＰＲＯＭで使用している。   When writing data to the EEPROM, a voltage higher than the normal operating voltage is required. In the example of FIG. 3, a ring oscillator (ring oscillator) 316 is used to generate an AC signal, the AC signal is used to operate the charge pump 309, and the output of the stabilized power supply 303 is boosted and used in the EEPROM. Yes.

このようなＩＤチップの例として例えば特許文献１などがある。
特開２００１−２５０３９３号公報 An example of such an ID chip is, for example, Patent Document 1.
JP 2001-250393 A

以上に述べたような従来のＩＤチップ用半導体装置では、以下のような課題があった。リングオシレータは一般に図４に示すように、奇数個のインバータ４０１〜４０９をリング状に接続し、その出力をインバータ４１０、４１１からなるバッファ回路４１２を介して取り出したものである。   The conventional ID chip semiconductor device as described above has the following problems. As shown in FIG. 4, the ring oscillator generally has an odd number of inverters 401 to 409 connected in a ring shape, and the output is taken out through a buffer circuit 412 including inverters 410 and 411.

図３に示したリングオシレータを用いたチャージポンプ回路では、リングオシレータの発振周波数がそれを構成するトランジスタの特性（例えばしきい値電圧など）のばらつきによって変動してしまう。また、周囲温度などでもトランジスタ特性は変動するため、周囲温度の変化によっても発振周波数が変動していた。このように発振周波数が変動することによって、チャージポンプ回路が動作する周期が変わるため、チャージポンプ回路の出力電圧が変動してしまうことがあった。このような変動はＥＥＰＲＯＭなどの電源変動となり、それらの安定動作の妨げとなっていた。   In the charge pump circuit using the ring oscillator shown in FIG. 3, the oscillation frequency of the ring oscillator fluctuates due to variations in characteristics (for example, threshold voltage) of the transistors constituting the ring oscillator. Further, since the transistor characteristics fluctuate even at an ambient temperature or the like, the oscillation frequency fluctuates due to a change in the ambient temperature. As the oscillation frequency fluctuates in this way, the operation cycle of the charge pump circuit changes, and the output voltage of the charge pump circuit may fluctuate. Such fluctuations are power supply fluctuations of the EEPROM and the like, and hinder their stable operation.

そこで本発明は、ＩＤチップに用いる半導体装置において、ＥＥＰＲＯＭなどに用いる高電圧の電源を安定化させることを課題とする。   Accordingly, an object of the present invention is to stabilize a high voltage power source used for an EEPROM or the like in a semiconductor device used for an ID chip.

前述の課題を解決するために、本発明では次のような手段を用いた。
チャージポンプ回路に用いるクロック信号を、リングオシレータから生成するのではなく、アンテナ回路から入力される交流信号使用して生成する。 In order to solve the above-described problems, the present invention uses the following means.
The clock signal used for the charge pump circuit is not generated from the ring oscillator, but is generated using an AC signal input from the antenna circuit.

このような構成にすることにより、本発明は、電源回路と、送受信回路と、論理回路と、メモリと、チャージポンプと、アンテナ回路とを有し、前記電源回路および前記送受信回路は、アンテナ回路と電気的に接続され、前記送受信回路は、前記メモリ、前記論理回路と電気的に接続され、前記電源回路は、前記送受信回路と、前記メモリと、前記論理回路と、前記チャージポンプと電気的に接続され、前記アンテナ回路で受信した交流信号は、前記電源回路で整流化された後、前記チャージポンプで昇圧された信号が、前記メモリに入力されることを特徴とする半導体装置である。 With this configuration, the present invention includes a power supply circuit, a transmission / reception circuit, a logic circuit, a memory, a charge pump, and an antenna circuit, and the power supply circuit and the transmission / reception circuit include an antenna circuit. The transmission / reception circuit is electrically connected to the memory and the logic circuit, and the power supply circuit is electrically connected to the transmission / reception circuit, the memory, the logic circuit, and the charge pump. The alternating current signal received by the antenna circuit is rectified by the power supply circuit, and then the signal boosted by the charge pump is input to the memory.

また、電源回路と、送受信回路と、論理回路と、メモリと、チャージポンプと、アンテナ回路とを有し、前記電源回路および前記送受信回路は、アンテナ回路と電気的に接続され、
前記送受信回路は、前記メモリ、前記論理回路と電気的に接続され、前記電源回路は、前記送受信回路と、前記メモリと、前記論理回路と、前記チャージポンプと電気的に接続され、
前記アンテナ回路で受信した後前記電源回路で整流化された第１の信号と、前記アンテナ回路で受信した後前記送受信回路で処理された第２の信号とを用いて、前記チャージポンプで昇圧された第３の信号が、前記メモリに入力されることを特徴とする半導体装置である。 Further, the power supply circuit, the transmission / reception circuit, the logic circuit, the memory, the charge pump, and the antenna circuit are included, and the power supply circuit and the transmission / reception circuit are electrically connected to the antenna circuit,
The transmission / reception circuit is electrically connected to the memory and the logic circuit, and the power supply circuit is electrically connected to the transmission / reception circuit, the memory, the logic circuit, and the charge pump,
Using the first signal rectified by the power supply circuit after being received by the antenna circuit and the second signal received by the antenna circuit and processed by the transmission / reception circuit, the voltage is boosted by the charge pump. The third signal is input to the memory.

また、電源回路と、送受信回路と、論理回路と、メモリと、チャージポンプと、表示装置と、アンテナ回路とを有し、前記電源回路および前記送受信回路は、アンテナ回路と電気的に接続され、前記送受信回路は、前記メモリ、前記論理回路と電気的に接続され、前記電源回路は、前記送受信回路と、前記メモリと、前記論理回路と、前記チャージポンプと電気的に接続され、前記アンテナ回路で受信した交流信号は、前記電源回路で整流化された後、前記チャージポンプで昇圧された信号が、前記メモリ及び前記表示装置に入力されることを特徴とする半導体装置である。   In addition, the power supply circuit, the transmission / reception circuit, the logic circuit, the memory, the charge pump, the display device, and the antenna circuit, the power supply circuit and the transmission / reception circuit are electrically connected to the antenna circuit, The transmission / reception circuit is electrically connected to the memory and the logic circuit, and the power supply circuit is electrically connected to the transmission / reception circuit, the memory, the logic circuit, and the charge pump, and the antenna circuit. In the semiconductor device, the AC signal received in step S is rectified by the power supply circuit and then boosted by the charge pump is input to the memory and the display device.

また、本発明は、電源回路と、送受信回路と、論理回路と、メモリと、チャージポンプと、表示装置と、アンテナ回路とを有し、前記電源回路および前記送受信回路は、アンテナ回路と電気的に接続され、前記送受信回路は、前記メモリ、前記論理回路と電気的に接続され、前記電源回路は、前記送受信回路と、前記メモリと、前記論理回路と、前記チャージポンプと電気的に接続され、前記アンテナ回路で受信した後前記電源回路で整流化された第１の信号と、前記アンテナ回路で受信した後前記送受信回路で処理された第２の信号とを用いて、前記チャージポンプで昇圧された第３の信号が、前記メモリ及び前記表示装置に入力されることを特徴とする半導体装置である。   The present invention also includes a power supply circuit, a transmission / reception circuit, a logic circuit, a memory, a charge pump, a display device, and an antenna circuit. The power supply circuit and the transmission / reception circuit are electrically connected to the antenna circuit. The transmission / reception circuit is electrically connected to the memory and the logic circuit, and the power supply circuit is electrically connected to the transmission / reception circuit, the memory, the logic circuit, and the charge pump. Using the first signal received by the antenna circuit and then rectified by the power supply circuit and the second signal received by the antenna circuit and processed by the transmission / reception circuit, the voltage is boosted by the charge pump. The third signal is input to the memory and the display device.

なお、前記表示装置は液晶、発光素子、又は電気泳動素子を用いている。 Note that the display device uses a liquid crystal, a light emitting element, or an electrophoretic element.

また、前記アンテナ回路で受信した交流信号を前記送受信回路で処理した第４の信号が、前記メモリに入力される。   A fourth signal obtained by processing the AC signal received by the antenna circuit by the transmission / reception circuit is input to the memory.

また、前記メモリはＥＥＰＲＯＭである。 The memory is an EEPROM.

また、前記チャージポンプは直列に接続した複数のダイオード、複数の容量手段、インバータから構成され、前記複数のダイオードそれぞれに前記容量手段が電気的に接続され、
前記チャージポンプに入力された信号、および前記インバータによって反転された前記信号の反転信号が、前記容量手段の前記ダイオードに接続されていない一端に入力されることによって、昇圧される。 The charge pump is composed of a plurality of diodes connected in series, a plurality of capacitor means, and an inverter, and the capacitor means is electrically connected to each of the plurality of diodes,
The signal input to the charge pump and the inverted signal of the signal inverted by the inverter are boosted by being input to one end of the capacitor means not connected to the diode.

また、前記チャージポンプは第１乃至第４のトランジスタ、及び容量素子で構成され、入力端子は前記第１のトランジスタおよび前記第３のトランジスタと電気的に接続され、前記第１のトランジスタは前記容量素子および前記第４のトランジスタと電気的に接続され、前記第２のトランジスタは一端が接地され、他端は前記第３のトランジスタおよび前記容量素子と電気的に接続され、前記第４のトランジスタは出力端子に接続され、前記チャージポンプに入力された複数の信号を前記第１乃至第４のトランジスタに入力することにより、前記入力端子に入力された信号は昇圧される。 The charge pump includes first to fourth transistors and a capacitor, an input terminal is electrically connected to the first transistor and the third transistor, and the first transistor is the capacitor. The second transistor is electrically connected to the element and the fourth transistor, one end of the second transistor is grounded, the other end is electrically connected to the third transistor and the capacitor, and the fourth transistor is By inputting a plurality of signals input to the charge pump and connected to the output terminal to the first to fourth transistors, the signal input to the input terminal is boosted.

また、前記電源回路、前記送受信回路、前記論理回路、前記メモリ、又は前記チャージポンプの少なくとも一つは、薄膜トランジスタで構成されている。   Further, at least one of the power supply circuit, the transmission / reception circuit, the logic circuit, the memory, or the charge pump is formed of a thin film transistor.

また、前記アンテナ回路および前記電源回路と、前記送受信回路と、前記論理回路と、前記メモリと、前記チャージポンプとが、それぞれ同一の絶縁基板上に一体形成されている。   The antenna circuit, the power supply circuit, the transmission / reception circuit, the logic circuit, the memory, and the charge pump are each integrally formed on the same insulating substrate.

また、前記電源回路と、前記送受信回路と、前記論理回路と、前記メモリと、前記チャージポンプとが、それぞれ同一の第１の絶縁基板上に一体形成され、前記アンテナ回路は第２の絶縁基板上に形成されている。   The power supply circuit, the transmission / reception circuit, the logic circuit, the memory, and the charge pump are integrally formed on the same first insulating substrate, and the antenna circuit is a second insulating substrate. Formed on top.

また、前記絶縁基板はガラス、プラスチック、又はフィルム状の絶縁体である。 The insulating substrate is a glass, plastic, or film-like insulator.

また、前記アンテナ回路は、前記電源回路、前記送受信回路、前記論理回路、前記メモリ、前記チャージポンプの少なくとも一つと重畳している。 The antenna circuit overlaps at least one of the power supply circuit, the transmission / reception circuit, the logic circuit, the memory, and the charge pump.

また、前記アンテナ回路に入る信号は無線信号である。 The signal entering the antenna circuit is a radio signal.

また、本発明ではこれらの特徴を有する、ＩＣカード、ＩＤタグもしくはＩＤチップが提供される。 In the present invention, an IC card, an ID tag or an ID chip having these characteristics is provided.

なお、本明細書中で「電源回路」とは交流信号を整流して直流電圧に変換する整流回路、および整流回路から出力される電源の安定化を図る安定化電源回路を指す。また、「送受信回路」とは増幅器や分周回路、アンテナ回路の出力信号を変化させるトランジスタ素子等を指す。また、「表示装置」とは液晶、有機ＥＬ、電気泳動素子等を用いた表示部およびその駆動回路を合わせたものを指す。 In this specification, “power supply circuit” refers to a rectifier circuit that rectifies an AC signal and converts it into a DC voltage, and a stabilized power supply circuit that stabilizes the power output from the rectifier circuit. The “transmission / reception circuit” refers to a transistor element or the like that changes an output signal of an amplifier, a frequency divider, or an antenna circuit. Further, the “display device” refers to a display unit using a liquid crystal, an organic EL, an electrophoretic element, and the like and a driver circuit thereof.

本発明の半導体装置は、チャージポンプ回路に用いるクロック信号を、アンテナ回路から入力される交流信号を使用して生成することによって、トランジスタ素子のばらつきの影響を受けない安定な昇圧をおこなうことができる。また、周囲温度の影響を受けない安定な昇圧をおこなうことができる。   The semiconductor device of the present invention can generate a clock signal used for a charge pump circuit by using an AC signal input from an antenna circuit, thereby performing stable boosting without being affected by variations in transistor elements. . In addition, stable boosting can be performed without being affected by the ambient temperature.

以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。また、実施形態において同じ部分は同じ符号を付して詳しい説明を省略する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention should not be construed as being limited to the description of the embodiment modes. In the embodiment, the same portions are denoted by the same reference numerals, and detailed description thereof is omitted.

本発明の半導体装置について説明する。
図１において、ＩＤチップに用いる半導体装置１００はアンテナ回路１０１、整流回路１０２、安定化電源１０３、アンプ１０４、分周回路１０５、不揮発性メモリ１０６、論理回路１０７、スイッチ用トランジスタ１０８、チャージポンプ１０９によって構成されている。また、アンテナ回路１０１はアンテナコイル１１０、同調容量１１１、カップリング容量１１２によって構成される。整流回路１０２はダイオード１１３、１１４、平滑容量１１５によって構成される。図１に示す実施形態において、アンテナ回路は半導体装置上に構成されているが、これに限定されずアンテナ回路を半導体装置の外部に接続しても良い。 A semiconductor device of the present invention will be described.
In FIG. 1, a semiconductor device 100 used for an ID chip includes an antenna circuit 101, a rectifier circuit 102, a stabilized power supply 103, an amplifier 104, a frequency divider circuit 105, a nonvolatile memory 106, a logic circuit 107, a switching transistor 108, and a charge pump 109. It is constituted by. The antenna circuit 101 includes an antenna coil 110, a tuning capacitor 111, and a coupling capacitor 112. The rectifier circuit 102 includes diodes 113 and 114 and a smoothing capacitor 115. In the embodiment shown in FIG. 1, the antenna circuit is formed on the semiconductor device, but the present invention is not limited to this, and the antenna circuit may be connected to the outside of the semiconductor device.

この回路で用いるダイオードは一例として、ＴＦＴ素子をダイオード接続したものを用いることができる。また、容量５０７〜５１２は基板上に直接構成してもよいし、外付けにすることもできる。外付けにする容量はどのような形状でも構わないが、ＩＤチップに用いる回路規模の観点からチップコンデンサを用いるとより好ましい。なお、この図で挙げた例は一例であって、回路構成、ダイオード及び容量の材質及び個数はこれに限定されるものではない事を付記する。   As an example of the diode used in this circuit, a diode-connected TFT element can be used. Further, the capacitors 507 to 512 may be configured directly on the substrate or may be externally attached. The capacitor to be externally attached may have any shape, but it is more preferable to use a chip capacitor from the viewpoint of the circuit scale used for the ID chip. Note that the example given in this figure is an example, and the circuit configuration, the material and the number of diodes and capacitors are not limited thereto.

このような半導体装置の動作を以下に説明する。アンテナ回路１０１で受信した交流信号はダイオード１１３、１１４によって半波整流され、容量１１５によって平滑される。この平滑された電圧は多数のリップルを含んでいるため、安定化電源１０３で安定化され、安定化された後の電圧をアンプ１０４、分周回路１０５、不揮発性メモリ１０６、論理回路１０７に供給する。一方、アンテナ回路で受信された交流信号はアンプ１０４を通して分周回路１０５に入力され、分周がおこなわれる。アンテナに受信される信号が１３．５６ＭＨｚの場合８分周、１６分周がおこなわれる。そして、分周後の信号を用いて、不揮発性メモリ１０６に記憶されているデータを呼び出す。つぎに不揮発性メモリ１０６のデータを論理回路１０７で加工し、その出力でスイッチトランジスタ１０８を動作させる。   The operation of such a semiconductor device will be described below. The AC signal received by the antenna circuit 101 is half-wave rectified by the diodes 113 and 114 and smoothed by the capacitor 115. Since the smoothed voltage includes a large number of ripples, the smoothed voltage is stabilized by the stabilized power supply 103, and the stabilized voltage is supplied to the amplifier 104, the frequency divider circuit 105, the nonvolatile memory 106, and the logic circuit 107. To do. On the other hand, the AC signal received by the antenna circuit is input to the frequency dividing circuit 105 through the amplifier 104, and frequency division is performed. When the signal received by the antenna is 13.56 MHz, frequency division by 8 and frequency division by 16 are performed. And the data memorize | stored in the non-volatile memory 106 are called using the signal after a frequency division. Next, the data in the nonvolatile memory 106 is processed by the logic circuit 107, and the switch transistor 108 is operated by the output.

スイッチ用トランジスタ１０８がオンするとアンテナ回路１０１の出力がＧＮＤに接続されるため、アンテナのインピーダンスが変化する。これによって、ＩＤチップのアンテナで反射される質問器の信号に変化が生じる。この変化を質問器が読み取ることによってＩＤチップの不揮発性メモリ１０６に記憶されたデータを知ることが可能になる。   When the switching transistor 108 is turned on, the output of the antenna circuit 101 is connected to GND, so that the antenna impedance changes. This causes a change in the interrogator signal reflected by the antenna of the ID chip. By reading this change, the interrogator can know the data stored in the non-volatile memory 106 of the ID chip.

一般的に不揮発性メモリへの書き込みは読み出しに比べて高い電圧を必要とする。従って、読み出しは安定化電源１０３で安定された電圧でおこなえば良いが、書き込みをおこなう場合には、チャージポンプ１０９によって、安定化電源１０３の出力電圧を昇圧し、その電圧を用いて書き込みをおこなう必要がある。また、ここでは図示していないが液晶などを用いた表示装置を用いる場合、駆動するために高い電圧が必要となるため、やはりチャージポンプ１０９で昇圧した電源を用いる。   In general, writing to a nonvolatile memory requires a higher voltage than reading. Therefore, reading may be performed with a voltage stabilized by the stabilized power supply 103, but when writing is performed, the output voltage of the stabilized power supply 103 is boosted by the charge pump 109, and writing is performed using the voltage. There is a need. Although not shown here, when a display device using liquid crystal or the like is used, a high voltage is necessary for driving, and thus a power source boosted by the charge pump 109 is used.

不揮発性メモリに書込みをおこなう場合は、チャージポンプ１０９によって、安定化電源１０３の出力電圧を昇圧し、その電圧を用いて書込みをおこなう。チャージポンプを駆動するためのクロック信号は従来例に示したようなリングオシレータではなく、アンテナから入力された交流信号を用いて生成する。図１では交流信号を分周してチャージポンプにクロックとして入力しているが、直接入力するまたは、ロジック回路を介して入力してもかまわない。   When writing to the non-volatile memory, the output voltage of the stabilized power supply 103 is boosted by the charge pump 109, and writing is performed using the voltage. A clock signal for driving the charge pump is generated using an AC signal input from an antenna, not a ring oscillator as shown in the conventional example. In FIG. 1, the AC signal is frequency-divided and input to the charge pump as a clock, but it may be input directly or via a logic circuit.

アンテナから入力される交流信号は規格によって周波数が固定されているため、従来例のようにトランジスタ素子のバラツキによって、周波数が変動することはなく、または周囲温度によって周波数が変動することはない。このようにして、安定した昇圧が可能となり、その結果として、安定な書込みが可能となる。   Since the frequency of the AC signal input from the antenna is fixed according to the standard, the frequency does not vary due to variations in transistor elements as in the conventional example, or the frequency does not vary depending on the ambient temperature. In this way, stable boosting is possible, and as a result, stable writing is possible.

以下に本発明の実施例について記述する。
図７において、ＩＤチップに用いる半導体装置７００はアンテナ回路７０１、整流回路７０２、安定化電源７０３、アンプ７０４、分周回路７０５、不揮発性メモリ７０６、論理回路７０７、スイッチ用トランジスタ７０８、チャージポンプ７０９、表示部７１６によって構成されている。また、アンテナ回路７０１はアンテナコイル７１０、同調容量７１１、カップリング容量７１２によって構成される。整流回路７０２はダイオード７１３、７１４、平滑容量７１５によって構成される。図７に示す実施例において、アンテナ回路は半導体装置上に構成されているが、これに限定されずアンテナ回路を半導体装置の外部に接続しても良い。 Examples of the present invention will be described below.
In FIG. 7, a semiconductor device 700 used for an ID chip includes an antenna circuit 701, a rectifier circuit 702, a stabilized power supply 703, an amplifier 704, a frequency dividing circuit 705, a nonvolatile memory 706, a logic circuit 707, a switching transistor 708, and a charge pump 709. The display unit 716 is configured. The antenna circuit 701 includes an antenna coil 710, a tuning capacitor 711, and a coupling capacitor 712. The rectifier circuit 702 includes diodes 713 and 714 and a smoothing capacitor 715. In the embodiment shown in FIG. 7, the antenna circuit is formed on the semiconductor device, but the present invention is not limited to this, and the antenna circuit may be connected to the outside of the semiconductor device.

表示部７１６は液晶を用いた表示部、有機ＥＬなどの発光素子をもちいた表示部、電気泳動素子を用いた表示部などがあるが、これ以外のものであっても良い。これらの表示部を構成する表示材料は一般的に駆動電圧がＬＳＩの駆動電圧より高く、１０Ｖ以上であることが多い。従って、表示部の動作においても昇圧が必要となる。
表示内容は不揮発性メモリに記憶された内容を表示して良いし、質問器から送られた情報を表示しても良い。 The display portion 716 includes a display portion using liquid crystal, a display portion using a light emitting element such as an organic EL, a display portion using an electrophoretic element, and the like. The display materials constituting these display units generally have a drive voltage higher than the LSI drive voltage and often 10 V or more. Therefore, boosting is also required in the operation of the display unit.
As the display content, the content stored in the nonvolatile memory may be displayed, or information sent from the interrogator may be displayed.

このようなＩＤチップの動作を以下に説明する。アンテナ回路７０１で受信した交流信号はダイオード７１３、７１４によって半波整流され、平滑容量７１５によって平滑される。この平滑された電圧は多数のリップルを含んでいるため、安定化電源７０３で安定化され、安定化された後の電圧をアンプ７０４、分周回路７０５、不揮発性メモリ７０６、論理回路７０７に供給する。一方、アンテナ回路で受信された交流信号はアンプ７０４を通して分周回路７０５に入力され、分周がおこなわれる。アンテナに受信される信号が１３．５６ＭＨｚの場合８分周、１６分周がおこなわれる。そして、分周後の信号を用いて、不揮発性メモリ７０６に記憶されているデータを呼び出す。つぎに不揮発性メモリ７０６のデータを論理回路７０７で加工し、その出力でスイッチ用トランジスタ７０８を動作させる。   The operation of such an ID chip will be described below. The AC signal received by the antenna circuit 701 is half-wave rectified by the diodes 713 and 714 and smoothed by the smoothing capacitor 715. Since the smoothed voltage includes a large number of ripples, it is stabilized by the stabilized power supply 703, and the stabilized voltage is supplied to the amplifier 704, the frequency dividing circuit 705, the nonvolatile memory 706, and the logic circuit 707. To do. On the other hand, the AC signal received by the antenna circuit is input to the frequency dividing circuit 705 through the amplifier 704 and frequency-divided. When the signal received by the antenna is 13.56 MHz, frequency division by 8 and frequency division by 16 are performed. Then, the data stored in the non-volatile memory 706 is called using the frequency-divided signal. Next, the data in the nonvolatile memory 706 is processed by the logic circuit 707, and the switch transistor 708 is operated by the output.

スイッチ用トランジスタ７０８がオンするとアンテナ回路７０１の出力がＧＮＤに接続されるため、アンテナのインピーダンスが変化する。これによって、ＩＤチップのアンテナで反射される質問器の信号に変化が生じる。この変化を質問器が読み取ることによってＩＤチップの不揮発性メモリ７０６に記憶されたデータを知ることが可能になる。   When the switching transistor 708 is turned on, the output of the antenna circuit 701 is connected to GND, so that the antenna impedance changes. This causes a change in the interrogator signal reflected by the antenna of the ID chip. By reading this change, the interrogator can know the data stored in the nonvolatile memory 706 of the ID chip.

表示部に表示をおこなう場合は、チャージポンプ７０９によって、安定化電源７０３の出力電圧を昇圧し、その電圧を用いて表示をおこなう。チャージポンプを駆動するためのクロック信号は従来例に示したようなリングオシレータではなく、アンテナから入力された交流信号を用いて生成する。図７では交流信号を分周してチャージポンプにクロックとして入力しているが、直接入力するまたは、ロジック回路を介して入力してもかまわない。   When displaying on the display unit, the output voltage of the stabilized power supply 703 is boosted by the charge pump 709, and display is performed using the voltage. A clock signal for driving the charge pump is generated using an AC signal input from an antenna, not a ring oscillator as shown in the conventional example. In FIG. 7, the AC signal is divided and input to the charge pump as a clock, but it may be input directly or via a logic circuit.

アンテナから入力される交流信号は規格によって周波数が固定されているため、従来例のようにトランジスタ素子のバラツキによって、周波数が変動する、または周囲温度によって周波数が変動することはない。このようにして、安定した昇圧が可能となり、その結果として、安定な書き込みが可能となる。   Since the frequency of the AC signal input from the antenna is fixed according to the standard, the frequency does not vary due to variations in transistor elements as in the conventional example, or the frequency does not vary depending on the ambient temperature. In this way, stable boosting is possible, and as a result, stable writing is possible.

また、本実施例は実施形態との組み合わせからなる構成を用いても実現することができる。   In addition, the present embodiment can be realized even by using a configuration that is a combination with the embodiment.

図５はチャージポンプ回路の実施例である。   FIG. 5 shows an embodiment of a charge pump circuit.

ここに示すチャージポンプ回路は６個のダイオード５０１〜５０６と容量５０７〜５１２、インバータ５１３から構成され、クロック信号を入力することにより、入力電圧をＶＩＮ、ダイオードの順方向電圧をＶＦとしたときに出力には（ＶＩＮ−ＶＦ）ｘ６の電圧を得ることができるというものである。   The charge pump circuit shown here includes six diodes 501 to 506, capacitors 507 to 512, and an inverter 513. By inputting a clock signal, the input voltage is VIN and the diode forward voltage is VF. A voltage of (VIN−VF) × 6 can be obtained at the output.

ここで、クロック信号は図１のアンテナ回路１０１で受信した信号、またはアンテナ回路１０１で受信した信号をアンプ１０４で増幅して分周回路１０５に入力し、分周回路１０５によって分周がおこなわれたものを用いることができる。   Here, the clock signal is a signal received by the antenna circuit 101 in FIG. 1 or a signal received by the antenna circuit 101 is amplified by the amplifier 104 and input to the frequency dividing circuit 105, and the frequency dividing circuit 105 performs frequency division. Can be used.

図５を用いて動作の概略を説明する。クロック信号はＣＬ入力端子を通して、容量５０８、５１０、５１２の一端へ、インバータ５１３によって反転させた信号を容量５０７、５０９、５１１の一端へ入力される。   The outline of the operation will be described with reference to FIG. The clock signal is input to one end of the capacitors 508, 510, and 512 through the CL input terminal, and the signal inverted by the inverter 513 is input to one end of the capacitors 507, 509, and 511.

ダイオード５０２から見たアノードを５１４、カソードを５１５とする。クロック信号およびその反転信号によりアノード５１４およびカソード５１５にそれぞれ電荷が供給される。そして、アノード５１４とカソード５１５の電位差がダイオードの順方向電圧ＶＦを超えたときに電流が流れ、カソード側を昇圧する。このとき上昇する電圧は（ＶＩＮ−ＶＦ）となる。   The anode viewed from the diode 502 is 514 and the cathode is 515. Charges are supplied to the anode 514 and the cathode 515 by the clock signal and its inverted signal, respectively. When the potential difference between the anode 514 and the cathode 515 exceeds the forward voltage VF of the diode, a current flows and boosts the cathode side. The voltage that rises at this time is (VIN-VF).

回路が直列に複数接続されている場合、一段進むたびに出力の電圧が（ＶＩＮ−ＶＦ）分だけ上昇する。図５の場合は６段直列に接続されているため出力は（ＶＩＮ−ＶＦ）ｘ６分上昇することになる。このようにして図５の回路はチャージポンプとして働く。   When a plurality of circuits are connected in series, the output voltage increases by (VIN−VF) each time one stage is advanced. In the case of FIG. 5, since six stages are connected in series, the output rises by (VIN−VF) × 6. Thus, the circuit of FIG. 5 acts as a charge pump.

この回路で用いるダイオードは一例として、ＴＦＴ素子をダイオード接続したものを用いることができる。また、容量５０７〜５１２は基板上に直接構成してもよいし、外付けにすることもできる。外付けにする容量はどのような形状でも構わないが、ＲＦＩＤチップに用いる回路規模の観点からチップコンデンサを用いるとより好ましい。なお、この図で挙げた例は一例であって、回路構成、ダイオード及び容量の材質及び個数はこれに限定されるものではない事を付記する。   As an example of the diode used in this circuit, a diode-connected TFT element can be used. Further, the capacitors 507 to 512 may be configured directly on the substrate or may be externally attached. The capacitor to be externally attached may have any shape, but it is more preferable to use a chip capacitor from the viewpoint of the circuit scale used for the RFID chip. Note that the example given in this figure is an example, and the circuit configuration, the material and the number of diodes and capacitors are not limited thereto.

また、本実施例は実施形態、および実施例１のどのような組み合わせからなる構成を用いても実現することができる。   In addition, the present embodiment can be realized by using a configuration including any combination of the embodiment and the first embodiment.

図６は実施例２と異なるチャージポンプ回路の例である。   FIG. 6 shows an example of a charge pump circuit different from the second embodiment.

ここに示すチャージポンプ回路は図６（Ａ）に示すように４個のトランジスタ素子６０１〜６０４と容量６０５から構成され、Ｐ型トランジスタ６０１のゲート電極には信号Ａが、Ｎ型トランジスタ６０２のゲート電極には信号Ｂが、Ｐ型トランジスタ６０３のゲート電極には信号Ｃが、Ｐ型トランジスタ６０４のゲート電極には信号Ｄがそれぞれ入力される。図６（Ｂ）に示すような信号Ａ〜Ｄを入力することにより、入力信号よりも高い出力信号を得ることができるというものである。   The charge pump circuit shown here is composed of four transistor elements 601 to 604 and a capacitor 605 as shown in FIG. 6A, and the signal A is applied to the gate electrode of the P-type transistor 601 and the gate of the N-type transistor 602. Signal B is input to the electrode, signal C is input to the gate electrode of the P-type transistor 603, and signal D is input to the gate electrode of the P-type transistor 604. By inputting signals A to D as shown in FIG. 6B, an output signal higher than the input signal can be obtained.

信号Ａ〜Ｄは図１のアンテナ回路１０１で受信した信号、またはアンテナ回路１０１で受信した信号をアンプ１０４で増幅して分周回路１０５に入力し、分周回路１０５によって分周がおこなわれたものを用いることができる。   Signals A to D are signals received by the antenna circuit 101 in FIG. 1 or signals received by the antenna circuit 101 are amplified by the amplifier 104 and input to the frequency dividing circuit 105, and frequency division is performed by the frequency dividing circuit 105. Things can be used.

図６を用いて動作の概略を説明する。動作期間を信号Ａ〜Ｄの入力パターンによってｔ１〜ｔ４に分ける。まずｔ１の期間においては信号ＡはＨｉ、信号ＢはＬｏ、信号ＣはＨｉ、信号ＤはＨｉがそれぞれトランジスタ素子６０１〜６０４に入力される。よってトランジスタ素子６０１〜６０４はオフした状態であり、従って容量６０５や出力は浮遊状態のまま変化しない。   The outline of the operation will be described with reference to FIG. The operation period is divided into t1 to t4 according to the input patterns of the signals A to D. First, in the period t1, the signal A is Hi, the signal B is Lo, the signal C is Hi, and the signal D is Hi to the transistor elements 601 to 604, respectively. Accordingly, the transistor elements 601 to 604 are in an off state, and therefore the capacitor 605 and the output remain in a floating state.

ｔ２の期間においてはＬｏである信号ＡとＨｉである信号Ｂによってトランジスタ素子６０１および６０２がオンすることによって、容量６０５は一端は接地され、もう一端には入力端子からの信号に応じた電荷が蓄電される。信号Ｃおよび信号ＤはＨｉのままなのでトランジスタ素子６０３および６０４はオフのままである。   In the period t2, the transistor elements 601 and 602 are turned on by the signal A which is Lo and the signal B which is Hi, so that one end of the capacitor 605 is grounded and the other end is charged according to the signal from the input terminal. It is charged. Since the signal C and the signal D remain Hi, the transistor elements 603 and 604 remain off.

ｔ３の期間においては信号ＡはＨｉに、信号ＢはＬｏに変わるため再びトランジスタ素子６０１および６０２はオフして容量６０５と入力端子との接続は遮断される。信号Ｃおよび信号Ｄはこの期間でもＨｉであるためトランジスタ素子６０３および６０４はオフのままである。   In the period t3, the signal A changes to Hi and the signal B changes to Lo, so that the transistor elements 601 and 602 are turned off again, and the connection between the capacitor 605 and the input terminal is cut off. Since the signal C and the signal D are Hi even during this period, the transistor elements 603 and 604 remain off.

ｔ４においては信号ＡはＨｉ、信号ＢはＬｏのままなのでトランジスタ素子６０１および６０２はオフのままである。しかし信号Ｃおよび信号ＤはＬｏになるためトランジスタ素子６０３およびトランジスタ素子６０４がオンする。このことにより、接地されていた容量６０５の一方の端子の電位が入力端子の電位まで持ち上がるため、容量結合により容量６０５の電位が持ち上がり出力端子から出力される。   At t4, since the signal A remains Hi and the signal B remains Lo, the transistor elements 601 and 602 remain off. However, since the signal C and the signal D become Lo, the transistor element 603 and the transistor element 604 are turned on. As a result, the potential of one terminal of the grounded capacitor 605 rises to the potential of the input terminal, so that the potential of the capacitor 605 is raised by capacitive coupling and output from the output terminal.

再び期間ｔ１に戻り、信号Ａ〜Ｄによりトランジスタ素子６０１〜６０４はオフされ、以降動作を繰り返す。このようにして図６の回路はチャージポンプとして働く。   Returning again to the period t1, the transistor elements 601 to 604 are turned off by the signals A to D, and the operation is repeated thereafter. In this way, the circuit of FIG. 6 acts as a charge pump.

この回路で用いる容量６０５は基板上に直接構成してもよいし、外付けにすることもできる。外付けにする容量はどのような形状でも構わないが、ＲＦＩＤチップに用いる回路規模の観点からチップコンデンサを用いるとより好ましい。なお、この図で挙げた例は一例であって、回路構成、容量の材質及び個数はこれに限定されるものではない事を付記する。   The capacitor 605 used in this circuit may be formed directly on the substrate or may be externally attached. The capacitor to be externally attached may have any shape, but it is more preferable to use a chip capacitor from the viewpoint of the circuit scale used for the RFID chip. It should be noted that the example given in this figure is an example, and the circuit configuration, the material and number of capacitors are not limited thereto.

また、本実施例は実施形態、および実施例１のどのような組み合わせからなる構成を用いても実現することができる。   In addition, the present embodiment can be realized by using a configuration including any combination of the embodiment and the first embodiment.

図８は安定化電源の例である。図８の安定化電源回路は基準電圧回路とバッファアンプで構成される。基準電圧回路は抵抗８０１、ダイオード接続のトランジスタ８０２、８０３によって構成され、トランジスタのＶＧＳ２つ分の基準電圧を発生させる。   FIG. 8 shows an example of a stabilized power source. The stabilized power supply circuit of FIG. 8 includes a reference voltage circuit and a buffer amplifier. The reference voltage circuit includes a resistor 801 and diode-connected transistors 802 and 803, and generates a reference voltage corresponding to two VGS of the transistors.

バッファアンプはトランジスタ８０５、８０６で構成される差動回路、トランジスタ８０７、８０８によって構成されるカレントミラー回路、電流供給用抵抗８０４、トランジスタ８０９、抵抗８１０によって構成されるソース接地アンプよりなる。   The buffer amplifier includes a differential circuit constituted by transistors 805 and 806, a current mirror circuit constituted by transistors 807 and 808, a current supply resistor 804, a transistor 809, and a common-source amplifier constituted by a resistor 810.

出力端子より流れる電流が大きいときはトランジスタ８０９に流れる電流が少なくなり、また、出力より流れる電流が小さいときはトランジスタ８０９に流れる電流が多くなり、抵抗８１０に流れる電流はほぼ一定となるように動作する。   When the current flowing from the output terminal is large, the current flowing through the transistor 809 decreases, and when the current flowing from the output is small, the current flowing through the transistor 809 increases, so that the current flowing through the resistor 810 is substantially constant. To do.

また出力端子の電位は基準電圧回路とほぼ同じ値となる。ここでは基準電圧回路とバッファアンプよりなる安定化電源回路を示しているが、本発明に用いる安定化電源回路は上記にこだわらず、他の形式の回路であっても良い。   Further, the potential of the output terminal is almost the same value as that of the reference voltage circuit. Although a stabilized power supply circuit including a reference voltage circuit and a buffer amplifier is shown here, the stabilized power supply circuit used in the present invention is not limited to the above, and may be another type of circuit.

また、本実施例は実施形態、および実施例１〜３のどのような組み合わせからなる構成を用いても実現することができる。   In addition, the present embodiment can be realized by using a configuration including any combination of the embodiment and the first to third embodiments.

本実施例においては、同一の絶縁基板上に実施形態で示したスイッチ用トランジスタ及び容量手段などに用いるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；薄膜トランジスタ）を同時に作製する方法について図９乃至図１１を用いて説明する。この方法によりＮ型ＴＦＴ、Ｐ型ＴＦＴを有する論理回路部（論理回路・メモリなど）と、Ｎ型ＴＦＴ、Ｐ型ＴＦＴ、容量手段を有する送受信回路部（アンプ・分周回路など）、電源回路部（整流回路・安定化電源など）とを同一の基板上に形成することができる。   In this example, a method for simultaneously manufacturing TFTs (Thin Film Transistors) used for the switching transistor and the capacitor unit described in the embodiment on the same insulating substrate will be described with reference to FIGS. . By this method, a logic circuit part (logic circuit / memory, etc.) having an N-type TFT and a P-type TFT, a transmission / reception circuit part (amplifier / frequency divider circuit, etc.) having an N-type TFT, a P-type TFT and a capacitor means, and a power supply circuit The parts (rectifier circuit, stabilized power supply, etc.) can be formed on the same substrate.

なお、本実施例では半導体素子としてＮチャネル型ＴＦＴ、Ｐチャネル型ＴＦＴを例に挙げて示すが、本発明においてＩＤチップに含まれる半導体素子はこれに限定されるものではなく、有機薄膜トランジスタ、ダイオード、ＭＩＭ素子などを適宜用いることができる。また、この作製方法は一例であって、絶縁基板上での作製方法を限定するものではなく、単結晶基板を用いたＭＯＳトランジスタ、バイポーラトランジスタ、インダクタ等を適宜用いることができる。   Note that in this embodiment, an N-channel TFT and a P-channel TFT are shown as examples of semiconductor elements, but the semiconductor element included in the ID chip in the present invention is not limited thereto, and an organic thin film transistor, diode A MIM element or the like can be used as appropriate. This manufacturing method is an example, and the manufacturing method over an insulating substrate is not limited. A MOS transistor, a bipolar transistor, an inductor, or the like using a single crystal substrate can be used as appropriate.

まず、図９（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る、もしくは耐熱性プラスチックからなる基板３０００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜３００１を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜３００１ａを１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜３００１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例では下地膜３００１を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。 First, as shown in FIG. 9A, a substrate made of glass such as barium borosilicate glass or aluminoborosilicate glass represented by Corning # 7059 glass or # 1737 glass, or made of heat-resistant plastic. A base film 3001 made of an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed over 3000. For example, a silicon oxynitride film 3001a formed from SiH 4 , NH 3 , and N 2 O by plasma CVD is formed to a thickness of 10 to 200 nm (preferably 50 to 100 nm), and similarly formed from SiH 4 and N 2 O. A silicon oxynitride silicon film 3001b is formed to a thickness of 50 to 200 nm (preferably 100 to 150 nm). Although the base film 3001 is shown as a two-layer structure in this embodiment, it may be formed as a single-layer film of the insulating film or a structure in which two or more layers are stacked.

島状半導体層３００２〜３００６は、非晶質構造を有する半導体膜をレーザ結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層３００２〜３００６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。   The island-shaped semiconductor layers 3002 to 3006 are formed using a crystalline semiconductor film in which a semiconductor film having an amorphous structure is formed using a laser crystallization method or a known thermal crystallization method. The island-like semiconductor layers 3002 to 3006 are formed with a thickness of 25 to 80 nm (preferably 30 to 60 nm). There is no limitation on the material of the crystalline semiconductor film, but the crystalline semiconductor film is preferably formed of silicon or a silicon germanium (SiGe) alloy.

レーザ結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザやＹＡＧレーザ、ＹＶＯ4レーザを用いる。これらのレーザを用いる場合には、レーザ発振器から放射されたレーザ光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００ｍＪ／ｃｍ2 （代表的には２００〜３００ｍＪ／ｃｍ2）とする。また、ＹＡＧレーザを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００ｍＪ／ｃｍ2 （代表的には３５０〜５００ｍＪ／ｃｍ2）とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザ光を基板全面に渡って照射し、この時の線状レーザ光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。 In order to manufacture a crystalline semiconductor film by a laser crystallization method, a pulse oscillation type or a continuous emission type excimer laser, a YAG laser, or a YVO 4 laser is used. In the case of using these lasers, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly collected by an optical system and irradiated onto a semiconductor film. The crystallization conditions are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 30 Hz, and the laser energy density is 100 to 400 mJ / cm 2 (typically 200 to 300 mJ / cm 2). ). In the case of using a YAG laser, the second harmonic is used, the pulse oscillation frequency is set to 1 to 10 kHz, and the laser energy density is set to 300 to 600 mJ / cm 2 (typically 350 to 500 mJ / cm 2 ). Then, a laser beam condensed linearly with a width of 100 to 1000 μm, for example, 400 μm, is irradiated over the entire surface of the substrate, and the superposition ratio (overlap ratio) of the linear laser light at this time is set to 80 to 98%.

次いで、島状半導体層３００２〜３００６を覆うゲート絶縁膜３００７を形成する。ゲート絶縁膜３００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さの酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏｓｉｌｉｃａｔｅ）とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）、電力密度０．５〜０．８Ｗ／ｃｍ2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。 Next, a gate insulating film 3007 is formed to cover the island-shaped semiconductor layers 3002 to 3006. The gate insulating film 3007 is formed of an insulating film containing silicon with a thickness of 40 to 150 nm by a plasma CVD method or a sputtering method. In this embodiment, a silicon oxynitride film having a thickness of 120 nm is formed. Needless to say, the gate insulating film is not limited to such a silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure. For example, in the case of using a silicon oxide film, TEOS (Tetraethyl Orthosilicate) and O 2 are mixed by a plasma CVD method to a reaction pressure of 40 Pa, a substrate temperature of 300 to 400 ° C., a high frequency (13.56 MHz), and a power density of 0. It can be formed by discharging at 5 to 0.8 W / cm 2 . The silicon oxide film thus manufactured can obtain good characteristics as a gate insulating film by subsequent thermal annealing at 400 to 500 ° C.

そして、ゲート絶縁膜３００７上にゲート電極を形成するための第１の導電膜３００８と第２の導電膜３００９とを形成する。本実施例では、第１の導電膜３００８をＴａで５０〜１００ｎｍの厚さに形成し、第２の導電膜３００９をＷで１００〜３００ｎｍの厚さに形成する。   Then, a first conductive film 3008 and a second conductive film 3009 for forming a gate electrode are formed over the gate insulating film 3007. In this embodiment, the first conductive film 3008 is formed with Ta to a thickness of 50 to 100 nm, and the second conductive film 3009 is formed with W to a thickness of 100 to 300 nm.

Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のＴａ膜の抵抗率は２０μΩｃｍ程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩｃｍ程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。   The Ta film is formed by sputtering, and a Ta target is sputtered with Ar. In this case, when an appropriate amount of Xe or Kr is added to Ar, the internal stress of the Ta film can be relieved and peeling of the film can be prevented. The resistivity of the α-phase Ta film is about 20 μΩcm and can be used as a gate electrode, but the resistivity of the β-phase Ta film is about 180 μΩcm and is not suitable for a gate electrode. In order to form an α-phase Ta film, tantalum nitride having a crystal structure close to Ta's α-phase is formed on a Ta base with a thickness of about 10 to 50 nm, so that an α-phase Ta film can be easily obtained. be able to.

Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。 When forming a W film, it is formed by sputtering using W as a target. In addition, it can be formed by a thermal CVD method using tungsten hexafluoride (WF 6 ). In any case, in order to use as a gate electrode, it is necessary to reduce the resistance, and the resistivity of the W film is desirably 20 μΩcm or less. The resistivity of the W film can be reduced by increasing the crystal grains. However, when there are many impurity elements such as oxygen in W, crystallization is hindered and the resistance is increased. Therefore, in the case of sputtering, the resistivity is obtained by using a W target with a purity of 99.9999% and forming a W film with sufficient consideration so that impurities are not mixed in the gas phase during film formation. 9-20 μΩcm can be realized.

なお、本実施例では、第１の導電膜３００８をＴａ、第２の導電膜３００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。本実施例以外の組み合わせの一例で望ましいものとしては、第１の導電膜３００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜３００９をＷとする組み合わせ、第１の導電膜３００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜３００９をＡｌとする組み合わせ、第１の導電膜３００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜３００９をＣｕとする組み合わせ等が挙げられる。   Note that in this embodiment, the first conductive film 3008 is Ta and the second conductive film 3009 is W, but there is no particular limitation, and any of them is selected from Ta, W, Ti, Mo, Al, Cu, and the like. Or an alloy material or a compound material containing the element as a main component. Alternatively, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus may be used. As a desirable example of a combination other than this embodiment, a combination in which the first conductive film 3008 is formed of tantalum nitride (TaN), the second conductive film 3009 is W, and the first conductive film 3008 is nitrided. Examples include a combination of tantalum (TaN) and the second conductive film 3009 made of Al, a combination of the first conductive film 3008 made of tantalum nitride (TaN) and the second conductive film 3009 made of Cu, and the like. It is done.

また、ＬＤＤを小さくして済むような場合は、Ｗ単層などの構成にしても良いし、構成は同じでも、テーパー角を立てることによって、ＬＤＤの長さを小さくすることができる。   If the LDD can be reduced, a W single layer or the like may be used. Even if the configuration is the same, the length of the LDD can be reduced by raising the taper angle.

次に、レジストによるマスク３０１０〜３０１５を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。 Next, resist masks 3010 to 3015 are formed, and a first etching process is performed to form electrodes and wirings. In this embodiment, an ICP (Inductively Coupled Plasma) etching method is used, CF 4 and Cl 2 are mixed in an etching gas, and 500 W RF (13.56 MHz) is applied to a coil type electrode at a pressure of 1 Pa. Power is applied to generate plasma. 100 W RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. When CF 4 and Cl 2 are mixed, the W film and the Ta film are etched to the same extent.

上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層３０１７〜３０２２（第１の導電層３０１７ａ〜３０２２ａと第２の導電層３０１７ｂ〜３０２２ｂ）を形成する。このとき、ゲート絶縁膜３００７においては、第１の形状の導電層３０１７〜３０２２で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなった領域３０１６が形成される。（図９（Ｂ））   Under the above etching conditions, by making the shape of the resist mask suitable, the end portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. The angle of the tapered portion is 15 to 45 °. In order to perform etching without leaving a residue on the gate insulating film, it is preferable to increase the etching time at a rate of about 10 to 20%. Since the selection ratio of the silicon oxynitride film to the W film is 2 to 4 (typically 3), the surface where the silicon oxynitride film is exposed is etched by about 20 to 50 nm by the overetching process. Thus, the first shape conductive layers 3017 to 3022 (first conductive layers 3017 a to 3022 a and second conductive layers 3017 b to 3022 b) composed of the first conductive layer and the second conductive layer by the first etching treatment. Form. At this time, in the gate insulating film 3007, a region 3016 that is not covered with the first shape conductive layers 3017 to 3022 is etched and thinned by about 20 to 50 nm. (Fig. 9 (B))

続いて、図９（Ｃ）に示すように、レジストマスク３０１０〜３０１５は除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層３０２４〜３０２９（第１の導電層３０２４ａ〜３０２９ａと第２の導電層３０２４ｂ〜３０２９ｂ）を形成する。このとき、ゲート絶縁膜３００７においては、第２の形状の導電層３０２４〜３０２９で覆われない領域はさらに２０〜５０ｎｍ程度エッチングされ薄くなった領域３０２３が形成される。 Subsequently, as illustrated in FIG. 9C, a second etching process is performed without removing the resist masks 3010 to 3015. The W film is selectively etched using CF 4 , Cl 2 and O 2 as an etching gas. At this time, second shape conductive layers 3024 to 3029 (first conductive layers 3024a to 3029a and second conductive layers 3024b to 3029b) are formed by the second etching process. At this time, in the gate insulating film 3007, a region 3023 which is not covered with the second shape conductive layers 3024 to 3029 is further etched and thinned by about 20 to 50 nm.

Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。 The etching reaction of the W film or Ta film with the mixed gas of CF 4 and Cl 2 can be estimated from the generated radical or ion species and the vapor pressure of the reaction product. When the vapor pressures of W and Ta fluorides and chlorides are compared, WF 6 which is a fluoride of W is extremely high, and other WCl 5 , TaF 5 and TaCl 5 are similar. Therefore, both the W film and the Ta film are etched with a mixed gas of CF 4 and Cl 2 . However, when an appropriate amount of O 2 is added to this mixed gas, CF 4 and O 2 react to form CO and F, and a large amount of F radicals or F ions are generated. As a result, the etching rate of the W film having a high fluoride vapor pressure is increased. On the other hand, the increase in etching rate of Ta is relatively small even when F increases. Further, since Ta is more easily oxidized than W, the surface of Ta is oxidized by adding O 2 . Since the Ta oxide does not react with fluorine or chlorine, the etching rate of the Ta film further decreases. Therefore, it is possible to make a difference in the etching rate between the W film and the Ta film, and the etching rate of the W film can be made larger than that of the Ta film.

そして第１のドーピング処理を行い、Ｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14ａｔｏｍｓ／ｃｍ2とし、加速電圧を６０〜１００ｋｅＶとして行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層３０２４〜３０２９がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域３０３０〜３０３３が形成される。第１の不純物領域３０３０〜３０３３には１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3濃度範囲でＮ型を付与する不純物元素を添加する。（図９（Ｃ））。 Then, a first doping process is performed, and an impurity element imparting N-type is added. As a doping method, an ion doping method or an ion implantation method may be used. The conditions of the ion doping method are a dose amount of 1 × 10 13 to 5 × 10 14 atoms / cm 2 and an acceleration voltage of 60 to 100 keV. As an impurity element imparting N-type, an element belonging to Group 15, typically phosphorus (P) or arsenic (As) is used. Here, phosphorus (P) is used. In this case, the conductive layers 3024 to 3029 serve as a mask for the impurity element imparting N-type, and the first impurity regions 3030 to 3033 are formed in a self-aligning manner. An impurity element imparting N-type conductivity is added to the first impurity regions 3030 to 3033 in a concentration range of 1 × 10 20 to 1 × 10 21 atoms / cm 3 . (FIG. 9C).

そして、図１０（Ａ）に示すようにＰ型ＴＦＴになる部分をレジストマスク３０３４、３０３５で覆った上での第２のドーピング処理を行う。このとき、画素部ＴＦＴは全てレジストマスクで覆わずに外側を開けてドーピングを行う。第２のドーピング処理は、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13ａｔｏｍｓ／ｃｍ2のドーズ量で行い、図９（Ｃ）で島状半導体層に形成された第１の不純物領域３０３０〜３０３３内に新たな不純物領域３０３６、３０３７、３０３８を形成する。ドーピングは、第２の形状の導電層３０２４、３０２６、３０２８を不純物元素に対するマスクとして用い、レジストマスクで覆われていないところの第１の導電層３０２４ａ、３０２６ａ、３０２８ａの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域３０３９、３０４０、３０４１が形成される。この第３の不純物領域３０３９、３０４０、３０４１に添加されたリン（Ｐ）の濃度は、第１の導電層３０２４ａ、３０２６ａ、３０２８ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層３０２４ａ、３０２６ａ、３０２８ａのテーパー部と重なる半導体層において、第１の導電層３０２４ａ、３０２６ａ、３０２８ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。 Then, as shown in FIG. 10A, a second doping process is performed after the portions to be P-type TFTs are covered with resist masks 3034 and 3035. At this time, all the pixel portion TFTs are not covered with a resist mask, and the outside is opened to perform doping. In the second doping treatment, an impurity element which imparts N-type is doped as a condition of a high acceleration voltage by lowering the dose than the first doping treatment. For example, the acceleration voltage is set to 70 to 120 keV and the dose is 1 × 10 13 atoms / cm 2. A new impurity region 3030 to 3033 formed in the island-shaped semiconductor layer in FIG. Impurity regions 3036, 3037, and 3038 are formed. Doping uses the second shape conductive layers 3024, 3026, 3028 as masks against the impurity elements, and the semiconductor layer in the region below the first conductive layers 3024a, 3026a, 3028a that is not covered with the resist mask Also, doping is performed so that an impurity element is added. Thus, third impurity regions 3039, 3040, and 3041 are formed. The concentration of phosphorus (P) added to the third impurity regions 3039, 3040, and 3041 has a gradual concentration gradient according to the thickness of the tapered portions of the first conductive layers 3024a, 3026a, and 3028a. Note that in the semiconductor layer overlapping the tapered portions of the first conductive layers 3024a, 3026a, and 3028a, the impurity concentration slightly decreases inward from the end portions of the tapered portions of the first conductive layers 3024a, 3026a, and 3028a. However, the concentration is almost the same.

そして、図１０（Ｂ）に示すように、Ｐ型ＴＦＴを形成する島状半導体層３００３、３００５と容量手段を形成する島状半導体層３００６に、第１の導電型とは逆の導電型の第４の不純物領域３０４４、３０４５、３０４６を形成する。第２の形状の導電層３０２５ｂ、３０２７ｂ、３０２８ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Ｎ型ＴＦＴを形成する島状半導体層３００２、および３００４はレジストマスク３０４２、３０４３で全面を被覆しておく。ドーピングは、第２の形状の導電層３０２５、３０２７、３０２８を不純物元素に対するマスクとして用い、レジストマスクで覆われていないところの第１の導電層３０２５ａ、３０２７ａ、３０２８ａの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第５の不純物領域３０４７、３０４８、３０４９が形成される。不純物領域３０４４と３０４５、３０４６にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０20〜２×１０21ａｔｏｍｓ／ｃｍ3なるようにする。 As shown in FIG. 10B, the island-shaped semiconductor layers 3003 and 3005 for forming the P-type TFT and the island-shaped semiconductor layer 3006 for forming the capacitor means have a conductivity type opposite to the first conductivity type. Fourth impurity regions 3044, 3045, and 3046 are formed. Using the second shape conductive layers 3025b, 3027b, and 3028b as masks against the impurity elements, impurity regions are formed in a self-aligning manner. At this time, the island-like semiconductor layers 3002 and 3004 for forming the N-type TFT are covered with resist masks 3042 and 3043 over the entire surface. Doping is performed by using the second shape conductive layers 3025, 3027, and 3028 as masks against the impurity elements, and the semiconductor layers in the regions below the first conductive layers 3025a, 3027a, and 3028a that are not covered with the resist mask. Also, doping is performed so that an impurity element is added. Thus, fifth impurity regions 3047, 3048, and 3049 are formed. Phosphorus is added to the impurity regions 3044, 3045, and 3046 at different concentrations. The impurity regions 3044, 3045, and 3046 are formed by ion doping using diborane (B 2 H 6 ), and the impurity concentration in each of the regions is 2 × 10. 20 to 2 × 10 21 atoms / cm 3 .

以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層３０２４〜３０２７がゲート電極として機能する。また、３０２９は島状のソース信号線として機能する。３０２８は容量配線として機能する。   Through the above steps, impurity regions are formed in each island-like semiconductor layer. The third shape conductive layers 3024 to 3027 overlapping with the island-shaped semiconductor layers function as gate electrodes. Reference numeral 3029 functions as an island-shaped source signal line. 3028 functions as a capacitor wiring.

レジストマスク３０４２、３０４３を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、第２の形状の導電層３０２４〜３０２９に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜３０５０（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。   After removing the resist masks 3042 and 3043, a process of activating the impurity element added to each island-shaped semiconductor layer is performed for the purpose of controlling the conductivity type. This step is performed by a thermal annealing method using a furnace annealing furnace. In addition, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied. In the thermal annealing method, the oxygen concentration is 1 ppm or less, preferably 0.1 ppm or less in a nitrogen atmosphere at 400 to 700 ° C., typically 500 to 600 ° C. In this example, the temperature is 500 ° C. for 4 hours. Heat treatment is performed. However, in the case where the wiring material used for the second shape conductive layers 3024 to 3029 is weak against heat, activation is performed after an interlayer insulating film 3050 (mainly composed of silicon) is formed to protect the wiring and the like. It is preferable to carry out.

さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い（図１０（Ｃ））。   Further, a heat treatment is performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen to perform a step of hydrogenating the island-shaped semiconductor layer. This step is a step of terminating dangling bonds in the semiconductor layer with thermally excited hydrogen. As another means for hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed (FIG. 10C).

次いで、第１の層間絶縁膜３０５０は酸化窒化シリコン膜から１００〜２００ｎｍの厚さで形成する。その上にアクリルなどの有機絶縁物材料から成る第２の層間絶縁膜３０５１を形成する。また、第２の層間絶縁膜３０５１として有機絶縁物材料の代わりに無機材料を用いることもできる。無機材料としては無機ＳｉＯ2やプラズマＣＶＤ法で作製したＳｉＯ2（ＰＣＶＤ‐ＳｉＯ2）、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ；塗布珪素酸化膜）等が用いられる。２つの層間絶縁膜を形成した後にコンタクトホールを形成するためのエッチング工程を行う。 Next, the first interlayer insulating film 3050 is formed from a silicon oxynitride film with a thickness of 100 to 200 nm. A second interlayer insulating film 3051 made of an organic insulating material such as acrylic is formed thereon. Alternatively, an inorganic material can be used for the second interlayer insulating film 3051 instead of the organic insulating material. As the inorganic material, inorganic SiO 2 , SiO 2 (PCVD-SiO 2 ) produced by a plasma CVD method, SOG (Spin on Glass; coated silicon oxide film), or the like is used. After forming the two interlayer insulating films, an etching process for forming a contact hole is performed.

そして、論理回路部において島状半導体層のソース領域とコンタクトを形成するソース配線３０５２、３０５３、ドレイン領域とコンタクトを形成するドレイン配線３０５６、を形成する。また、入出力回路部、電源回路部においても同様に、ソース電極３０５４、３０５５、ドレイン電極３０５７、接続電極３０５８を形成する（図１１）。   Then, source wirings 3052 and 3053 that form contacts with the source region of the island-shaped semiconductor layer and drain wirings 3056 that form contacts with the drain region are formed in the logic circuit portion. Similarly, source electrodes 3054 and 3055, a drain electrode 3057, and a connection electrode 3058 are formed in the input / output circuit portion and the power supply circuit portion (FIG. 11).

以上のようにして、Ｎ型ＴＦＴ、Ｐ型ＴＦＴを有する論理回路部と、Ｎ型ＴＦＴ、Ｐ型ＴＦＴ、容量手段を有する入出力回路部、電源回路部とを同一の基板上に形成することができる。   As described above, the logic circuit portion having the N-type TFT and the P-type TFT, the N-type TFT, the P-type TFT, the input / output circuit portion having the capacitor means, and the power supply circuit portion are formed on the same substrate. Can do.

この実施例は実施形態および実施例１〜４のどのような組み合わせからなる構成を用いても実現することができる。   This example can be realized by using a configuration including any combination of the embodiment and Examples 1 to 4.

本実施例では、ＩＤチップを形成し、フレキシブル基板へ転写するまでの作製方法について図１２乃至図１３を用いて説明する。なお、本実施例では半導体素子としてＮチャネル型ＴＦＴ、Ｐチャネル型ＴＦＴを例に挙げて示すが、本発明においてＩＤチップに含まれる半導体素子はこれに限定されない。また、この作製方法は一例であって、絶縁基板上での作製方法を限定するものではない。   In this embodiment, a manufacturing method from forming an ID chip to transferring it to a flexible substrate will be described with reference to FIGS. Note that in this embodiment, an N-channel TFT and a P-channel TFT are shown as examples of semiconductor elements, but the semiconductor element included in the ID chip is not limited to this in the present invention. Further, this manufacturing method is an example, and the manufacturing method over an insulating substrate is not limited.

絶縁基板３０００上に金属酸化膜４０００を形成する。酸化金属膜は例えば酸化タングステンなどを用いることができる。   A metal oxide film 4000 is formed on the insulating substrate 3000. As the metal oxide film, for example, tungsten oxide can be used.

実施例５に示した作業工程に従い、図１１に示すように、第１および第２の層間絶縁膜までを形成する。   In accordance with the operation steps shown in the fifth embodiment, as shown in FIG. 11, the first and second interlayer insulating films are formed.

次に、パッド４００１、４００２を形成し、第２の層間絶縁膜３０５１及びパッド４００１、４００２上に保護層４００３を形成する。次いで、両面テープ４００４、４００５を用い、保護層４００３に第２の基板４００６を貼り付け、基板３０００に第３の基板４００７を貼り付ける（図１２（Ａ））。第３の基板４００７は、後の剥離工程で基板３０００が破損することを防ぐ。   Next, pads 4001 and 4002 are formed, and a protective layer 4003 is formed over the second interlayer insulating film 3051 and the pads 4001 and 4002. Next, the second substrate 4006 is attached to the protective layer 4003 and the third substrate 4007 is attached to the substrate 3000 by using double-sided tapes 4004 and 4005 (FIG. 12A). The third substrate 4007 prevents the substrate 3000 from being damaged in a subsequent peeling step.

そして、 そして、基板３０００と金属酸化膜４０００を物理的に引き剥がす。剥離後の状態を図１２（Ｂ）に示す。その後、接着剤４００８でフレキシブル基板４００９と、下地膜３００１とを接着する（図１３（Ａ））。   Then, the substrate 3000 and the metal oxide film 4000 are physically peeled off. The state after peeling is shown in FIG. After that, the flexible substrate 4009 and the base film 3001 are bonded with an adhesive 4008 (FIG. 13A).

次に図１３（Ｂ）に示すように、保護層４００３から両面テープ４００４と第２の基板４００６を剥がし、保護層４００３を除去する事で、フレキシブル基板への転写を行うことができる。   Next, as shown in FIG. 13B, the double-sided tape 4004 and the second substrate 4006 are peeled off from the protective layer 4003 and the protective layer 4003 is removed, whereby transfer to a flexible substrate can be performed.

また、本実施例において、アンテナが形成されている第２の基板を用いて作製した半導体装置について図２０を用いて説明する。   In addition, in this embodiment, a semiconductor device manufactured using a second substrate over which an antenna is formed will be described with reference to FIGS.

図２０（Ａ）は、送受信回路又は電源回路の一部とアンテナとの接続部を示す断面図である。第１のフレキシブル基板４００９上に接着剤４００８を用いてＴＦＴ１８０６が設けられている。一方、第２のフレキシブル基板１３７１にはアンテナ１３７２及びパッド１４０６が絶縁膜１３７４を介して形成されている。ＴＦＴ１８０６のソース電極又はドレイン電極１３７５とパッド１４０６とが導電層１３１１で接続されている。また第１のフレキシブル基板１８１８と第２のフレキシブル基板１３７１とは、アンテナ１３７２及びＴＦＴ１８０６が向かい合った状態で接着剤１３１２によって、貼り付けられている。   FIG. 20A is a cross-sectional view illustrating a connection portion between a part of a transmission / reception circuit or a power supply circuit and an antenna. A TFT 1806 is provided using an adhesive 4008 over the first flexible substrate 4009. On the other hand, an antenna 1372 and a pad 1406 are formed on the second flexible substrate 1371 with an insulating film 1374 interposed therebetween. A source or drain electrode 1375 of the TFT 1806 and the pad 1406 are connected by a conductive layer 1311. The first flexible substrate 1818 and the second flexible substrate 1371 are attached to each other with an adhesive 1312 with the antenna 1372 and the TFT 1806 facing each other.

図２０（Ｂ）は、図２０（Ａ）の半導体装置の斜視図である。第１のフレキシブル基板４００９と第２のフレキシブル基板１３７１との間にはＴＦＴ１８０６で形成された半導体集積回路及びそれに電気的に接続されるアンテナ１３７２が設けられている。   FIG. 20B is a perspective view of the semiconductor device in FIG. Between the first flexible substrate 4009 and the second flexible substrate 1371, a semiconductor integrated circuit formed of TFTs 1806 and an antenna 1372 electrically connected thereto are provided.

この実施例は実施形態および実施例１〜５のどのような組み合わせからなる構成を用いても実現することができる。   This example can be realized by using a configuration including any combination of the embodiment and Examples 1 to 5.

実施例６の剥離工程の代わりに、耐熱性の高い基板とＴＦＴの間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより該非晶質珪素膜を除去することで基板とＴＦＴとを剥離し、ＴＦＴをフレキシブル基板へ貼り合わせることできる。また、ＴＦＴが形成された耐熱性の高い基板を機械的に削除または溶液やガスによるエッチングで除去することでＴＦＴを基板から切り離し、フレキシブル基板へ貼り合わせることができる。   Instead of the peeling process in Example 6, an amorphous silicon film containing hydrogen is provided between the TFT having high heat resistance and the TFT, and the amorphous silicon film is removed by laser irradiation or etching. The TFT can be peeled off, and the TFT can be attached to the flexible substrate. In addition, the TFT can be separated from the substrate by being mechanically deleted or removed by etching with a solution or gas, and bonded to a flexible substrate.

なお、ＴＦＴが形成された耐熱性の高い基板を、溶液やガスによるエッチングで除去することでＴＦＴを基板から切り離す方法としては、基板上に、シリコン膜からなる剥離層、及び絶縁膜を積層した後、ＴＦＴ及びＴＦＴを保護する絶縁膜を形成した後、ハロゲン化フッ素を含む気体または液体中に晒して、剥離層の除去を行う方法がある。   As a method of separating the TFT from the substrate by removing the highly heat-resistant substrate on which the TFT is formed by etching with a solution or gas, a peeling layer made of a silicon film and an insulating film are stacked on the substrate. Thereafter, there is a method in which after the TFT and an insulating film for protecting the TFT are formed, the release layer is removed by exposure to a gas or liquid containing halogenated fluorine.

この場合、ステンレスなどの金属、または半導体基板などの表面に酸化シリコンや窒化シリコンなどの絶縁膜を形成した基板なども用いることができる。例えば、Ｓｉウェハを覆って、酸化珪素膜を形成し、これを基板として使用することができる。   In this case, a metal such as stainless steel or a substrate in which an insulating film such as silicon oxide or silicon nitride is formed on the surface of a semiconductor substrate or the like can be used. For example, a silicon oxide film can be formed covering a Si wafer and used as a substrate.

またはＳｉウェハ上に酸化珪素膜等を形成したものを基板として使用してもよい。この場合、ＳｉウェハをＣｌＦ3（三フッ化塩素）等のハロゲン化フッ素によりエッチングし、Ｓｉウェハを除去する。また酸化珪素膜等上には、単結晶シリコンを形成し、単結晶シリコンを有するトランジスタを形成することができる。 Or what formed the silicon oxide film etc. on Si wafer may be used as a substrate. In this case, the Si wafer is etched with a halogenated fluorine such as ClF 3 (chlorine trifluoride) to remove the Si wafer. Further, single crystal silicon can be formed over the silicon oxide film or the like, so that a transistor including single crystal silicon can be formed.

このようにＳｉウェハを用いる場合、その他の基板上に半導体集積回路を形成する場合と比較して、微細化を達成することができる。   Thus, when using a Si wafer, miniaturization can be achieved as compared with the case where a semiconductor integrated circuit is formed on another substrate.

本実施例では本発明を用いた回路に外付けのアンテナをつけた例を図１４、図１５、図１８及び図１９を用いて説明する。   In this embodiment, an example in which an external antenna is attached to a circuit using the present invention will be described with reference to FIG. 14, FIG. 15, FIG.

図１４（Ａ）は回路の周りを一面のアンテナで覆ったものである。基板１０００上にアンテナ１００１を構成し、本発明を用いた回路１００２を接続する。図面では回路１００２の周りをアンテナ１００１で覆う構成になっているが、全面をアンテナで覆い、その上に電極を構成した回路１００２を貼り付けるような構造を取っても良い。   FIG. 14A shows the circuit covered with a single antenna. An antenna 1001 is formed over a substrate 1000, and a circuit 1002 using the present invention is connected. In the drawing, the periphery of the circuit 1002 is covered with the antenna 1001; however, a structure in which the entire surface is covered with the antenna and the circuit 1002 including the electrodes is attached thereon may be employed.

図１８（Ａ）及び図１８（Ｃ）は、同一基板上に半導体集積回路１３０４とアンテナ１３０５が形成された半導体装置であり、図１８（Ａ）は上面図、図１８（Ｃ）は図１８（Ａ）のＡ―Ａ’における断面図である。アンテナ１３０５は、半導体集積回路１３０４を構成するＴＦＴ１３０９のソース電極びドレイン電極と同時に形成されている。   18A and 18C illustrate a semiconductor device in which a semiconductor integrated circuit 1304 and an antenna 1305 are formed over the same substrate, FIG. 18A is a top view, and FIG. 18C is FIG. It is sectional drawing in AA 'of (A). The antenna 1305 is formed simultaneously with the source electrode and the drain electrode of the TFT 1309 constituting the semiconductor integrated circuit 1304.

図１８（Ｂ）及び図１８（Ｄ）は、アンテナ１３０５を含む基板１３１３上に、半導体集積回路１３０４を実装した半導体装置であり、図１８（Ｂ）は上面図、図１８（Ｄ）は図１８（Ｂ）のＢ―Ｂ’における断面図である。半導体集積回路１３０４を構成するＴＦＴ１３０９とアンテナは、導電層１３３１を介して電気的に接続されている。   18B and 18D illustrate a semiconductor device in which a semiconductor integrated circuit 1304 is mounted over a substrate 1313 including an antenna 1305. FIG. 18B is a top view and FIG. 18D is a diagram. It is sectional drawing in BB 'of 18 (B). The TFT 1309 constituting the semiconductor integrated circuit 1304 and the antenna are electrically connected through a conductive layer 1331.

図１４（Ｂ）は細いアンテナを回路の周りを回るように配置したものである。基板１００３上にアンテナ１００４を構成し、本発明を用いた回路１００５を接続する。なお、アンテナの配線は一例であってこれに限定するものではない。   FIG. 14B shows a thin antenna arranged around a circuit. An antenna 1004 is formed over a substrate 1003 and a circuit 1005 using the present invention is connected. The wiring of the antenna is an example and is not limited to this.

図１４（Ｃ）は高周波数のアンテナである。基板１００６上にアンテナ１００７を構成し、本発明を用いた回路１００８を接続する。   FIG. 14C illustrates a high frequency antenna. An antenna 1007 is formed over a substrate 1006, and a circuit 1008 using the present invention is connected.

図１４（Ｄ）は１８０度無指向性（どの方向からでも同じく受信可能）なアンテナである。基板１００９上にアンテナ１０１０を構成し、本発明を用いた回路１０１１を接続する。   FIG. 14D illustrates an antenna that is 180 degrees omnidirectional (same reception is possible from any direction). An antenna 1010 is formed over a substrate 1009 and a circuit 1011 using the present invention is connected.

図１４（Ｅ）は棒状に長く伸ばしたアンテナである。基板１０１２上にアンテナ１０１３を構成し、本発明を用いた回路１０１４を接続する。   FIG. 14E shows an antenna elongated in a rod shape. An antenna 1013 is formed over a substrate 1012, and a circuit 1014 using the present invention is connected.

本発明を用いた回路とこれらのアンテナへの接続は公知の方法で行うことができる。例えばアンテナと回路をワイヤボンディング接続やバンプ接続を用いて接続する、あるいはチップ化した回路の一面を電極にしてアンテナに貼り付けるという方法を取ってもよい。この方式ではＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ；異方性導電性フィルム）を用いて貼り付けることができる。   The circuit using the present invention and connection to these antennas can be made by a known method. For example, the antenna and the circuit may be connected using wire bonding connection or bump connection, or one surface of the circuit formed as a chip may be attached to the antenna as an electrode. In this method, it can be attached using an ACF (anisotropy conductive film).

アンテナに必要な長さは受信に用いる周波数によって適正な長さが異なる。一般には波長の整数分の１の長さにすると良いとされる。例えば周波数が２．４５ＧＨｚの場合は約６０ｍｍ（１／２波長）、約３０ｍｍ（１／４波長）とすれば良い。   The length required for the antenna differs depending on the frequency used for reception. In general, the length is preferably an integral number of a wavelength. For example, when the frequency is 2.45 GHz, it may be about 60 mm (1/2 wavelength) and about 30 mm (1/4 wavelength).

また、本発明の回路を有する基板上に別の基板（上部基板）を取りつけ、さらにその上にアンテナを形成してもよい。図１５にその一例として回路上に基板を取りつけ、らせん状のアンテナを配置したものの上面図および断面図を示す。図１５（１）は、アンテナを配置した半導体装置の上面図を示し、図１５（２）は、図１５（１）の（Ａ）−（Ａ’）の断面図、図１５（３）は、図１５（１）の（Ｂ）−（Ｂ’）における断面図を示す。基板１１０２上に本発明の回路が形成され、該回路の上に上部基板１１００が設けられ、上部基板にはアンテナ配線１１０１が形成されている。   Further, another substrate (upper substrate) may be attached on the substrate having the circuit of the present invention, and an antenna may be formed thereon. As an example, FIG. 15 shows a top view and a cross-sectional view of a substrate in which a substrate is mounted on a circuit and a spiral antenna is arranged. 15A is a top view of a semiconductor device provided with an antenna, FIG. 15B is a cross-sectional view of FIG. 15A taken along lines (A) -A ′, and FIG. FIG. 15B is a cross-sectional view taken along (B)-(B ′) in FIG. A circuit of the present invention is formed over a substrate 1102, an upper substrate 1100 is provided on the circuit, and an antenna wiring 1101 is formed on the upper substrate.

また、図１９（Ａ）に示すように、ＴＦＴ１３０９が形成されている層間絶縁膜１３４１上に第２の層間絶縁膜１３４８を形成し、第２の層間絶縁膜１３４８上にアンテナ１３４５を形成しても良い。この場合、ＴＦＴ１３０９上にもアンテナを形成することができるため、任意の距離のアンテナを形成することができる。 19A, a second interlayer insulating film 1348 is formed over the interlayer insulating film 1341 where the TFT 1309 is formed, and an antenna 1345 is formed over the second interlayer insulating film 1348. Also good. In this case, since an antenna can be formed over the TFT 1309, an antenna with an arbitrary distance can be formed.

また、図１９（Ｂ）に示すように、図１９（Ｂ）に示すアンテナを有する半導体集積回路をアンテナが形成された基板で挟持することができる。ＴＦＴ１３０９が形成されている基板１３０８とアンテナ１３６１が形成されている基板（第２の基板）１３６３とが、第１の接着剤１３６４で貼付られている。また、ＴＦＴ１３０９上に第２の層間絶縁膜１３４８を介して形成されたアンテナ１３４６とアンテナ１３５１が形成されている基板（第３の基板）１３５３とが、第２の接着剤１３５４で貼付られている。   In addition, as illustrated in FIG. 19B, the semiconductor integrated circuit including the antenna illustrated in FIG. 19B can be sandwiched between substrates on which antennas are formed. A substrate 1308 over which a TFT 1309 is formed and a substrate (second substrate) 1363 over which an antenna 1361 is formed are attached with a first adhesive 1364. In addition, an antenna 1346 formed over the TFT 1309 via the second interlayer insulating film 1348 and a substrate (third substrate) 1353 on which the antenna 1351 is formed are attached with a second adhesive 1354. .

なお、図１９（Ｂ）においては、第２の基板１３６３と第３の基板１３５３のように異なる基板で、ＴＦＴ１３０９及びアンテナ１３４６を有する基板を挟持したが、この構造に限定されるものではない。例えば、第２の基板を折りたたんでＴＦＴ１３０９及びアンテナ１３４６を有する基板を挟持してもよい。また、アンテナ１３４６を有さないＴＦＴ１３０９をひとつ又は複数の基板で挟持してもよい。   Note that in FIG. 19B, a substrate having the TFT 1309 and the antenna 1346 is sandwiched between different substrates such as the second substrate 1363 and the third substrate 1353; however, the structure is not limited thereto. For example, the substrate having the TFT 1309 and the antenna 1346 may be sandwiched by folding the second substrate. Further, a TFT 1309 that does not have the antenna 1346 may be sandwiched between one or more substrates.

これらの場合、図１９（Ａ）の半導体装置よりもさらにアンテナを長く形成することができる。   In these cases, the antenna can be formed longer than the semiconductor device in FIG.

なお、本実施例に示した例はごく一例であり、アンテナの形状を限定するものではない。あらゆる形状のアンテナについて本発明は実施することが可能である。   Note that the example shown in this embodiment is just an example, and does not limit the shape of the antenna. The present invention can be implemented with any shape of antenna.

この実施例は実施形態および実施例１〜６のどのような組み合わせからなる構成を用いても実現することができる。   This example can be realized by using a configuration including any combination of the embodiment and Examples 1 to 6.

本実施例では本発明を用いた、ＩＣカード、ＩＤタグおよびＩＤチップなどの例を図１６および図１７を用いて説明する。   In this embodiment, examples of an IC card, an ID tag, an ID chip and the like using the present invention will be described with reference to FIGS.

図１６（Ａ）はＩＣカードであり、個人の識別用のほかに内蔵された回路のメモリが書き換え可能であることを利用して現金を使わずに代金の決済が可能なクレジットカード、あるいは電子マネーといったような使い方もできる。ＩＣカード２０００の中に本発明を用いた回路２００１を組み込んでいる。   FIG. 16A shows an IC card, which can be used for credit card payment without using cash by using the fact that the memory of the built-in circuit can be rewritten in addition to personal identification, or electronic You can use it like money. A circuit 2001 using the present invention is incorporated in an IC card 2000.

図１６（Ｂ）はＩＤタグであり、個人の識別用のほかに、小型化可能であることから特定の場所での入場管理などに用いることができる。ＩＤタグ２０１０の中に本発明を用いた回路２０１１を組み込んでいる。   FIG. 16B shows an ID tag, which can be used for admission management at a specific place because it can be miniaturized in addition to personal identification. A circuit 2011 using the present invention is incorporated in the ID tag 2010.

図１６（Ｃ）はスーパーマーケットなどの小売店で商品を扱う際の商品管理を行うためのＩＤチップ２０２２を商品に貼付した例である。本発明はＩＤチップ２０２２内の回路に適用される。このようにＩＤチップを用いることにより、在庫管理が容易になるだけではなく、万引きなどの被害を防ぐことも可能である。図面ではＩＤチップ２０２２が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜２０２１を用いているが、ＩＤチップ２０２２を接着剤を用いて直接貼付するような構造を取っていてもよい。また、商品に貼付する構造上、実施例２で挙げたフレキシブル基板を用いて作製すると好ましい。   FIG. 16C shows an example in which an ID chip 2022 for managing a product when a product is handled at a retail store such as a supermarket is attached to the product. The present invention is applied to a circuit in the ID chip 2022. By using the ID chip in this way, not only inventory management becomes easy, but also damage such as shoplifting can be prevented. In the drawing, the protective film 2021 that also serves as an adhesive is used to prevent the ID chip 2022 from peeling off, but the ID chip 2022 may be directly attached using an adhesive. Moreover, it is preferable to produce using the flexible substrate mentioned in Example 2 on the structure attached to goods.

図１６（Ｄ）は商品製造時に識別用のＩＤチップを組み込んだ例である。図面では例としてディスプレイの筐体２０３０にＩＤチップ２０３１を組み込まれている。本発明はＩＤチップ２０３１内の回路に適用される。このような構造を取ることにより製造メーカーの識別、商品の流通管理などを容易に行うことができる。なお、図面ではディスプレイの筐体を例として取り上げているが、本発明はこれに限定されることはなく、さまざまな物品に対して適用することが可能である。   FIG. 16D shows an example in which an ID chip for identification is incorporated at the time of product manufacture. In the drawing, an ID chip 2031 is incorporated in a display housing 2030 as an example. The present invention is applied to a circuit in the ID chip 2031. By adopting such a structure, it is possible to easily identify the manufacturer and manage the distribution of goods. Note that although the case of the display is taken as an example in the drawings, the present invention is not limited to this and can be applied to various articles.

図１６（Ｅ）は物品搬送用の荷札である。図面では荷札２０４０内にＩＤチップ２０４１が組み込まれている。本発明はＩＤチップ２０４１内の回路に適用される。このような構造を取ることにより搬送先の選別や商品の流通管理などを容易に行うことができる。なお、図面では物品を縛るひも状のものにくくりつけるような構造を取っているが、本発明はこれに限定されることはなく、シール材のようなものを用いて物品に直接貼付するような構造を取ってもよい。   FIG. 16E shows a tag for conveying an article. In the drawing, an ID chip 2041 is incorporated in a tag 2040. The present invention is applied to a circuit in the ID chip 2041. By adopting such a structure, it is possible to easily carry out transport destination selection, merchandise distribution management, and the like. In the drawings, the structure is such that a string-like object that binds the article is attached, but the present invention is not limited to this, and it is directly attached to the article using something like a sealing material. You may take a simple structure.

図１６（Ｆ）は本２０５０にＩＤチップ２０５２が組み込まれたものである。本発明はＩＤチップ２０５２内の回路に適用される。このような構造を取ることにより書店における流通管理や図書館などでの貸し出し処理などを容易に行うことができる。図面ではＩＤチップ２０５２が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜２０５１を用いているが、ＩＤチップ２０５２を接着剤を用いて直接貼付するような構造を取る、または本２０５０の表紙に埋め込む構造を取っていてもよい。   FIG. 16F shows an example in which an ID chip 2052 is incorporated in the book 2050. The present invention is applied to a circuit in the ID chip 2052. By adopting such a structure, distribution management at a bookstore or lending processing at a library or the like can be easily performed. In the drawing, a protective film 2051 that also serves as an adhesive is used to prevent the ID chip 2052 from peeling off, but a structure in which the ID chip 2052 is directly attached using an adhesive or a cover of this book 2050 is used. You may take the structure embedded in.

図１６（Ｇ）は紙幣２０６０にＲＦＩＤチップ２０６１が組み込まれたものである。本発明はＩＤチップ２０６１内の回路に適用される。このような構造を取ることにより偽札の流通を阻止することが容易に行える。なお、紙幣の性質上ＩＤチップ２０６１が剥がれ落ちるのを防ぐために紙幣２０６０に埋め込むような構造を取るとより好ましい。   FIG. 16G illustrates a bill 2060 in which an RFID chip 2061 is incorporated. The present invention is applied to a circuit in the ID chip 2061. By adopting such a structure, it is possible to easily prevent the circulation of counterfeit bills. Note that it is more preferable that the ID chip 2061 is embedded in the banknote 2060 in order to prevent the ID chip 2061 from peeling off due to the nature of the banknote.

図１６（Ｈ）は靴２０７０にＩＤチップ２０７２が組み込まれたものである。本発明はＲＦＩＤチップ２０７２内の回路に適用される。このような構造を取ることにより製造メーカーの識別、商品の流通管理などを容易に行うことができる。図面ではＩＤチップ２０７２が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜２０７１を用いているが、ＩＤチップ２０７２を接着剤を用いて直接貼付するような構造を取る、または靴２０７０に埋め込む構造を取っていてもよい。   FIG. 16H shows a shoe 2070 in which an ID chip 2072 is incorporated. The present invention is applied to a circuit in the RFID chip 2072. By adopting such a structure, it is possible to easily identify the manufacturer and manage the distribution of goods. In the drawing, a protective film 2071 that also serves as an adhesive is used to prevent the ID chip 2072 from peeling off. However, the ID chip 2072 is directly attached using an adhesive or embedded in a shoe 2070. The structure may be taken.

図１７は本発明の回路の周りに外付けのアンテナ２１０１を円周状に張り巡らせ、表示部２１０２を取りつけたＩＣカードである。表示部２１０２は表示に必要な駆動回路などが具備され、回路内のメモリ、あるいは外部からの入力信号を利用して画像の表示、書き換えが可能である。ＩＣカード２１００の中に本発明を用いた回路２１０３を組み込んでいる。アンテナの形状はカードの形状の合わせて円周状に配置したが、これはアンテナの形状を限定するものではなく、自由に形状を定めることができる。また、アンテナは外付けであることに限定されず、回路内部にアンテナを内蔵してもよい。   FIG. 17 shows an IC card in which an external antenna 2101 is arranged in a circle around the circuit of the present invention and a display portion 2102 is attached. The display portion 2102 is provided with a driver circuit and the like necessary for display, and an image can be displayed and rewritten using a memory in the circuit or an input signal from the outside. A circuit 2103 using the present invention is incorporated in the IC card 2100. Although the shape of the antenna is arranged circumferentially in accordance with the shape of the card, this does not limit the shape of the antenna, and the shape can be freely determined. Further, the antenna is not limited to being externally attached, and the antenna may be built in the circuit.

なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。   It should be noted that the examples shown in the present embodiment are only examples and are not limited to these applications.

以上の様に、本発明の適用範囲は極めて広く、あらゆる物品の固体認識用のチップとして適用することが可能である。また、本実施例は実施形態、実施例１〜７のどのような組み合わせからなる構成を用いても実現することができる。   As described above, the application range of the present invention is extremely wide and can be applied as a solid recognition chip for any article. In addition, the present embodiment can be realized by using a configuration including any combination of the embodiment and the first to seventh embodiments.

本発明の半導体装置の構成を示すブロック図。1 is a block diagram illustrating a configuration of a semiconductor device of the present invention. 従来の半導体装置の構成を示すブロック図。The block diagram which shows the structure of the conventional semiconductor device. 従来の半導体装置の構成を示すブロック図。The block diagram which shows the structure of the conventional semiconductor device. リングオシレータの回路構成を示す図。The figure which shows the circuit structure of a ring oscillator. チャージポンプの回路構成を示す図。The figure which shows the circuit structure of a charge pump. チャージポンプの回路構成を示す図。The figure which shows the circuit structure of a charge pump. 本発明の半導体装置の構成を示すブロック図。1 is a block diagram illustrating a configuration of a semiconductor device of the present invention. 安定化電源の回路構成を示す図。The figure which shows the circuit structure of a stabilized power supply. 本発明の半導体装置の製造プロセスを示す図。FIG. 6 is a diagram showing a manufacturing process of the semiconductor device of the present invention. 本発明の半導体装置の製造プロセスを示す図。FIG. 6 is a diagram showing a manufacturing process of the semiconductor device of the present invention. 本発明の半導体装置の製造プロセスを示す図。FIG. 6 is a diagram showing a manufacturing process of the semiconductor device of the present invention. 本発明の半導体装置の製造プロセスを示す図。FIG. 6 is a diagram showing a manufacturing process of the semiconductor device of the present invention. 本発明の半導体装置の製造プロセスを示す図。FIG. 6 is a diagram showing a manufacturing process of the semiconductor device of the present invention. 本発明の半導体装置を使用したアンテナの一例を示す図。FIG. 11 illustrates an example of an antenna using a semiconductor device of the present invention. 本発明の半導体装置を使用したアンテナの一例を示す図。FIG. 11 illustrates an example of an antenna using a semiconductor device of the present invention. 本発明の半導体装置を使用した応用例を示す図。FIG. 11 is a diagram showing an application example using a semiconductor device of the present invention. 本発明の半導体装置を使用した表示装置付きＩＣカードの例を示す図。FIG. 6 is a diagram showing an example of an IC card with a display device using the semiconductor device of the present invention. 本発明の半導体装置を示す図。FIG. 11 illustrates a semiconductor device of the present invention. 本発明の半導体装置を示す図。FIG. 11 illustrates a semiconductor device of the present invention. 本発明の半導体装置を示す図。FIG. 11 illustrates a semiconductor device of the present invention.

符号の説明Explanation of symbols

１００ 半導体装置
１０１ アンテナ回路
１０２ 整流回路
１０３ 安定化電源
１０４ アンプ
１０５ 分周回路
１０６ 不揮発性メモリ
１０７ 論理回路
１０８ スイッチ用トランジスタ
１０９ チャージポンプ
１１０ アンテナコイル
１１１ 同調容量
１１２ カップリング容量
１１３ ダイオード
１１４ ダイオード
１１５ 平滑容量
２００ ＩＣチップ
２０１ アンテナ回路
２０２ 整流回路
２０３ 安定化電源
２０４ アンプ
２０５ 分周回路
２０６ マスクＲＯＭ
２０７ 論理回路
２０８ スイッチ用トランジスタ
２１０ アンテナコイル
２１１ 同調容量
２１２ カップリング容量
２１３ ダイオード
２１４ ダイオード
２１５ 平滑容量
３００ ＩＤチップ
３０１ アンテナ回路
３０２ 整流回路
３０３ 安定化電源
３０４ アンプ
３０５ 分周回路
３０６ ＥＥＰＲＯＭ
３０７ 論理回路
３０８ スイッチ用トランジスタ
３０９ チャージポンプ
３１０ アンテナコイル
３１１ 同調容量
３１２ カップリング容量
３１３ ダイオード
３１４ ダイオード
３１５ 平滑容量
３１６ リングオシレータ（リング発振器）
４０１ インバータ
４０２ インバータ
４０３ インバータ
４０４ インバータ
４０５ インバータ
４０６ インバータ
４０７ インバータ
４０８ インバータ
４０９ インバータ
４１０ インバータ
４１１ インバータ
４１２ バッファ回路
５０１ ダイオード
５０２ ダイオード
５０３ ダイオード
５０４ ダイオード
５０５ ダイオード
５０６ ダイオード
５０７ 容量
５０８ 容量
５０９ 容量
５１０ 容量
５１１ 容量
５１２ 容量
５１３ インバータ
５１４ アノード
５１５ カソード
６０１ トランジスタ素子
６０２ トランジスタ素子
６０３ トランジスタ素子
６０４ トランジスタ素子
６０５ 容量
７００ 半導体装置
７０１ アンテナ回路
７０２ 整流回路
７０３ 安定化電源
７０４ アンプ
７０５ 分周回路
７０６ 不揮発性メモリ
７０７ 論理回路
７０８ スイッチ用トランジスタ
７０９ チャージポンプ
７１０ アンテナコイル
７１１ 同調容量
７１２ カップリング容量
７１３ ダイオード
７１４ ダイオード
７１５ 平滑容量
７１６ 表示部
８０１ 抵抗
８０２ トランジスタ
８０３ トランジスタ
８０４ 電流供給用抵抗
８０５ トランジスタ
８０６ トランジスタ
８０７ トランジスタ
８０８ トランジスタ
８０９ トランジスタ
８１０ 抵抗
１０００ 基板
１００１ アンテナ
１００２ 回路
１００３ 基板
１００４ アンテナ
１００５ 回路
１００６ 基板
１００７ アンテナ
１００８ 回路
１００９ 基板
１０１０ アンテナ
１０１１ 回路
１０１２ 基板
１０１３ アンテナ
１０１４ 回路
１１００ 上部基板
１１０１ アンテナ配線
１１０２ 基板
１３０４ 半導体集積回路
１３０５ アンテナ
１３０８ 基板
１３０９ ＴＦＴ
１３１１ 導電層
１３１２ 接着剤
１３１３ 基板
１３３１ 導電層
１３４１ 層間絶縁膜
１３４５ アンテナ
１３４６ アンテナ
１３４８ 層間絶縁膜
１３５１ アンテナ
１３５３ 基板
１３５４ 接着剤
１３６１ アンテナ
１３６３ 基板
１３６４ 接着剤
１３７１ フレキシブル基板
１３７２ アンテナ
１３７４ 絶縁膜
１３７５ ドレイン電極
１４０６ パッド
１８０６ ＴＦＴ
１８１８ フレキシブル基板
２０００ ＩＣカード
２００１ 回路
２０１０ ＩＤタグ
２０１１ 回路
２０２１ 保護膜
２０２２ ＩＤチップ
２０３０ 筐体
２０３１ ＩＤチップ
２０４０ 荷札
２０４１ ＩＤチップ
２０５０ 本
２０５１ 保護膜
２０５２ ＩＤチップ
２０６０ 紙幣
２０６１ ＩＤチップ
２０７０ 靴
２０７１ 保護膜
２０７２ ＩＤチップ
２１００ ＩＣカード
２１０１ アンテナ
２１０２ 表示部
２１０３ 回路
３０００ 基板
３００１ 下地膜
３００２ 島状半導体層
３００３ 島状半導体層
３００４ 島状半導体層
３００５ 島状半導体層
３００６ 島状半導体層
３００７ ゲート絶縁膜
３００８ 導電膜
３００９ 導電膜
３０１０ レジストマスク
３０１１ レジストマスク
３０１２ レジストマスク
３０１３ レジストマスク
３０１４ レジストマスク
３０１５ レジストマスク
３０１６ 領域
３０１７ 導電層
３０１８ 導電層
３０１９ 導電層
３０２０ 導電層
３０２１ 導電層
３０２２ 導電層
３０２３ 領域
３０２４ 導電層
３０２５ 導電層
３０２６ 導電層
３０２７ 導電層
３０２８ 導電層
３０２９ 導電層
３０３０ 不純物領域
３０３１ 不純物領域
３０３２ 不純物領域
３０３３ 不純物領域
３０３４ レジストマスク
３０３５ レジストマスク
３０３６ 不純物領域
３０３７ 不純物領域
３０３８ 不純物領域
３０３９ 不純物領域
３０４０ 不純物領域
３０４１ 不純物領域
３０４２ レジストマスク
３０４３ レジストマスク
３０４４ 不純物領域
３０４５ 不純物領域
３０４６ 不純物領域
３０４７ 不純物領域
３０４８ 不純物領域
３０４９ 不純物領域
３０５０ 層間絶縁膜
３０５１ 層間絶縁膜
３０５２ ソース配線
３０５３ ソース配線
３０５４ ソース電極
３０５５ ソース電極
３０５６ ドレイン配線
３０５７ ドレイン電極
３０５８ 接続電極
４０００ 金属酸化膜
４００１ パッド
４００２ パッド
４００３ 保護層
４００４ 両面テープ
４００５ 両面テープ
４００６ 基板
４００７ 基板
４００８ 接着剤
４００９ フレキシブル基板
３００１ａ 酸化窒化シリコン膜
３００１ｂ 酸化窒化水素化シリコン膜
３０１７ａ 導電層
３０１７ｂ 導電層
３０１８ａ 導電層
３０１８ｂ 導電層
３０１９ａ 導電層
３０１９ｂ 導電層
３０２０ａ 導電層
３０２０ｂ 導電層
３０２１ａ 導電層
３０２１ｂ 導電層
３０２２ａ 導電層
３０２２ｂ 導電層
３０２４ａ 導電層
３０２４ｂ 導電層
３０２５ａ 導電層
３０２５ｂ 導電層
３０２６ａ 導電層
３０２６ｂ 導電層
３０２７ａ 導電層
３０２７ｂ 導電層
３０２８ａ 導電層
３０２８ｂ 導電層
３０２９ａ 導電層
３０２９ｂ 導電層

DESCRIPTION OF SYMBOLS 100 Semiconductor device 101 Antenna circuit 102 Rectifier circuit 103 Stabilized power supply 104 Amplifier 105 Dividing circuit 106 Non-volatile memory 107 Logic circuit 108 Switch transistor 109 Charge pump 110 Antenna coil 111 Tuning capacity 112 Coupling capacity 113 Diode 114 Diode 115 Smoothing capacity 200 IC chip 201 Antenna circuit 202 Rectifier circuit 203 Stabilized power supply 204 Amplifier 205 Divider circuit 206 Mask ROM
207 Logic circuit 208 Switch transistor 210 Antenna coil 211 Tuning capacitor 212 Coupling capacitor 213 Diode 214 Diode 215 Smoothing capacitor 300 ID chip 301 Antenna circuit 302 Rectifier circuit 303 Stabilizing power supply 304 Amplifier 305 Dividing circuit 306 EEPROM
307 Logic circuit 308 Switch transistor 309 Charge pump 310 Antenna coil 311 Tuning capacitor 312 Coupling capacitor 313 Diode 314 Diode 315 Smoothing capacitor 316 Ring oscillator (ring oscillator)
401 inverter 402 inverter 403 inverter 404 inverter 405 inverter 406 inverter 407 inverter 408 inverter 409 inverter 410 inverter 411 inverter 412 buffer circuit 501 diode 502 diode 503 diode 504 diode 505 diode 506 diode 507 capacity 508 capacity 509 capacity 510 capacity 511 capacity 512 capacity 513 capacity 513 Inverter 514 Anode 515 Cathode 601 Transistor element 602 Transistor element 603 Transistor element 604 Transistor element 605 Capacity 700 Semiconductor device 701 Antenna circuit 702 Rectifier circuit 703 Stabilized power supply 704 Amplifier 705 Dividing circuit 706 Non-volatile memory 707 Logic circuit 708 Switch transistor 709 Charge pump 710 Antenna coil 711 Tuning capacitor 712 Coupling capacitor 713 Diode 714 Diode 715 Smoothing capacitor 716 Display unit 801 Resistor 802 Transistor 803 Transistor 804 Current supply resistor 805 Transistor 806 Transistor 807 Transistor 808 Transistor 809 Transistor 810 Resistor 1000 Substrate 1001 Antenna 1002 circuit 1003 substrate 1004 antenna 1005 circuit 1006 substrate 1007 antenna 1008 circuit 1009 substrate 1010 antenna 1011 circuit 1012 substrate 1013 antenna 1014 circuit 1100 upper substrate 1101 antenna wiring 1102 substrate 1304 semiconductor integrated circuit 1305 antenna 1308 substrate 1309 TFT
1311 Conductive layer 1312 Adhesive 1313 Substrate 1331 Conductive layer 1341 Interlayer insulating film 1345 Antenna 1346 Antenna 1348 Interlayer insulating film 1351 Antenna 1353 Substrate 1354 Adhesive 1361 Antenna 1363 Substrate 1364 Adhesive 1371 Flexible substrate 1372 Antenna 1374 Insulating film 1375 Drain electrode 1406 Pad 1806 TFT
1818 flexible substrate 2000 IC card 2001 circuit 2010 ID tag 2011 circuit 2021 protective film 2022 ID chip 2030 case 2031 ID chip 2040 tag 2041 ID chip 2050 book 2051 protective film 2052 ID chip 2060 banknote 2061 ID chip 2070 shoe 2071 protective film 2072 ID Chip 2100 IC card 2101 Antenna 2102 Display portion 2103 Circuit 3000 Substrate 3001 Base film 3002 Island-like semiconductor layer 3003 Island-like semiconductor layer 3004 Island-like semiconductor layer 3005 Island-like semiconductor layer 3006 Island-like semiconductor layer 3007 Gate insulating film 3008 Conductive film 3009 Conductive Film 3010 Resist mask 3011 Resist mask 3012 Resist mask 3013 Resist mask 3014 Resist mask 3015 Dist mask 3016 Region 3017 Conductive layer 3018 Conductive layer 3019 Conductive layer 3020 Conductive layer 3021 Conductive layer 3022 Conductive layer 3023 Region 3024 Conductive layer 3025 Conductive layer 3026 Conductive layer 3027 Conductive layer 3028 Conductive layer 3029 Conductive layer 3030 Impurity region 3031 Impurity region 3032 Impurity Region 3033 Impurity region 3034 Resist mask 3035 Resist mask 3036 Impurity region 3037 Impurity region 3038 Impurity region 3039 Impurity region 3040 Impurity region 3041 Resist mask 3043 Resist mask 3044 Impurity region 3045 Impurity region 3046 Impurity region 3047 Impurity region 3048 Impurity region 3049 Impurity region 3050 Interlayer insulating film 3051 Interlayer insulating film 3052 Source wiring 305 Source wiring 3054 Source electrode 3055 Source electrode 3056 Drain wiring 3057 Drain electrode 3058 Connection electrode 4000 Metal oxide film 4001 Pad 4002 Pad 4003 Protective layer 4004 Double-sided tape 4005 Double-sided tape 4006 Substrate 4007 Substrate 4008 Adhesive 4009 Flexible substrate 3001a Silicon oxynitride film 3001b Silicon oxynitride silicon film 3017a Conductive layer 3017b Conductive layer 3018a Conductive layer 3018b Conductive layer 3019a Conductive layer 3019b Conductive layer 3020a Conductive layer 3020b Conductive layer 3021a Conductive layer 3021b Conductive layer 3022a Conductive layer 3022b Conductive layer 3024a Conductive layer 3024b Conductive layer 3025a Conductive layer 3025a Layer 3025b conductive layer 3026a conductive layer 3026b conductive layer 3027a conductive layer 3027b conductive Layer 3028a Conductive layer 3028b Conductive layer 3029a Conductive layer 3029b Conductive layer

Claims (6)

アンテナ回路と、
前記アンテナ回路からの信号が入力される電源回路と、
前記アンテナ回路からの信号を増幅するアンプと、
前記増幅された信号を分周する分周回路と、
前記電源回路からの信号、及び前記分周された信号が入力されるチャージポンプと、
前記チャージポンプからの信号が入力される不揮発性メモリと、を有し、
前記チャージポンプは、前記分周された信号をクロック信号として用いることにより、前記電源回路からの信号を昇圧して前記不揮発性メモリに供給し、
前記昇圧された信号が供給される表示部を有することを特徴とする半導体装置。 An antenna circuit;
A power supply circuit to which a signal from the antenna circuit is input;
An amplifier for amplifying a signal from the antenna circuit;
A frequency divider that divides the amplified signal;
A charge pump to which the signal from the power supply circuit and the divided signal are input;
A nonvolatile memory to which a signal from the charge pump is input,
The charge pump boosts a signal from the power supply circuit by using the divided signal as a clock signal, and supplies the boosted signal to the nonvolatile memory ,
A semiconductor device comprising a display portion to which the boosted signal is supplied . 請求項１において、
前記電源回路、前記チャージポンプ、前記アンプ、又は前記分周回路の少なくとも一つは、基板上に設けられた薄膜トランジスタを有することを特徴とする半導体装置。 In claim 1 ,
At least one of the power supply circuit, the charge pump, the amplifier, and the frequency divider circuit includes a thin film transistor provided over a substrate. 請求項１又は２において、
前記チャージポンプは、
前記電源回路と電気的に接続されたアノードと、前記不揮発性メモリと電気的に接続されたカソードと、を備えたダイオードと、
前記アノードに電気的に接続された第１の容量と、
前記カソードに電気的に接続された第２の容量と、
前記第２の容量に電気的に接続された入力端子と、前記第１の容量に電気的に接続された出力端子と、を備えたインバータと、を有することを特徴とする半導体装置。 In claim 1 or 2 ,
The charge pump is
A diode comprising: an anode electrically connected to the power supply circuit; and a cathode electrically connected to the nonvolatile memory;
A first capacitor electrically connected to the anode;
A second capacitor electrically connected to the cathode;
A semiconductor device comprising: an inverter having an input terminal electrically connected to the second capacitor; and an output terminal electrically connected to the first capacitor. 請求項１又は２において、
前記チャージポンプは、
容量と、
前記電源回路と電気的に接続された第１の電極と、前記容量に電気的に接続された第２の電極と、を備えた第１のトランジスタと、
基準電源に電気的に接続された第３の電極と、前記容量に電気的に接続された第４の電極と、を備えた第２のトランジスタと、
前記容量及び前記第４の電極に接続された第５の電極と、前記第１の電極に電気的に接続された第６の電極と、を備えた第３のトランジスタと、
前記第２の電極及び前記容量に電気的に接続された第７の電極と、前記不揮発性メモリと電気的に接続された第８の電極を有する第４のトランジスタと、を有することを特徴とする半導体装置。 In claim 1 or 2 ,
The charge pump is
Capacity,
A first transistor comprising: a first electrode electrically connected to the power supply circuit; and a second electrode electrically connected to the capacitor;
A second transistor comprising: a third electrode electrically connected to a reference power supply; and a fourth electrode electrically connected to the capacitor;
A third transistor comprising: a fifth electrode connected to the capacitor and the fourth electrode; and a sixth electrode electrically connected to the first electrode;
A seventh transistor electrically connected to the second electrode and the capacitor; and a fourth transistor having an eighth electrode electrically connected to the nonvolatile memory. Semiconductor device. 請求項１乃至４のいずれか一項において、
前記不揮発性メモリは、ＥＥＰＲＯＭであることを特徴とする半導体装置。 In any one of Claims 1 thru | or 4 ,
The semiconductor device, wherein the nonvolatile memory is an EEPROM. 請求項１乃至５のいずれか一項に記載された半導体装置は、ＩＣカード、ＩＤタグ、無線タグ、またはＩＤチップであることを特徴とする半導体装置。 6. The semiconductor device according to claim 1 , wherein the semiconductor device is an IC card, an ID tag, a wireless tag, or an ID chip.
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