JP2005202943A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、IDチップとして用いる半導体装置に関する。特に、ガラス、プラスチックなどの絶縁基板上に形成されたIDチップとして用いる半導体装置に関する。
本明細書中において、IDチップとは個体認識に用いる半導体チップのことであり、ICタグ、無線タグ、RFID、ICカードなどに使用されるものとする。
The present invention relates to a semiconductor device used as an ID chip. In particular, the present invention relates to a semiconductor device used as an ID chip formed on an insulating substrate such as glass or plastic.
In this specification, an ID chip is a semiconductor chip used for individual recognition, and is used for an IC tag, a wireless tag, an RFID, an IC card, and the like.
コンピュータ技術の発展や、画像認識技術の向上によって、バーコードなどの媒体を用いた情報認識が広く普及し、商品データの認識などに用いられている。今後はさらに多量の情報認識が実施されると予想される。その一方、バーコードによる情報読み取りなどでは、読み取りのためにはバーコードリーダーがバーコードとの接触を必要とする、またバーコードに記録される情報量があまり多くできないという欠点があり、非接触の情報認識および媒体の記憶容量増大が望まれている。 Due to the development of computer technology and the improvement of image recognition technology, information recognition using a medium such as a barcode has become widespread and used for product data recognition and the like. In the future, it is expected that more information will be recognized. On the other hand, when reading information by barcode, there is a disadvantage that the barcode reader needs to contact the barcode for reading, and the amount of information recorded on the barcode cannot be increased so much. Information recognition and an increase in storage capacity of the medium are desired.
このような要望から、近年ICを用いたIDチップが開発されている。IDチップとはICチップ内のメモリ回路に必要な情報を記憶し、非接触手段、一般的には無線手段を用いて内部の情報を読み取るものである。このようなIDチップの実用化によって、商品流通などの簡素化、低コスト化が可能になるものと期待されている。 Due to such demands, ID chips using ICs have been developed in recent years. The ID chip stores necessary information in a memory circuit in the IC chip, and reads internal information using non-contact means, generally wireless means. The practical use of such an ID chip is expected to enable simplification of product distribution and cost reduction.
このようなIDチップの技術としては例えば図2に示すようなものがある。ICチップ200はアンテナ回路201、整流回路202、安定化電源203、アンプ204、分周回路205、マスクROM206、論理回路207、スイッチ用トランジスタ208によって構成されている。また、アンテナ回路201はアンテナコイル210、同調容量211、カップリング容量212によって構成される。整流回路202はダイオード213、214、平滑容量215によって構成される。
An example of such ID chip technology is shown in FIG. The
このようなICタグの動作を以下に説明する。アンテナ回路201で受信した交流信号はダイオード213、214によって半波整流され、平滑容量215によって平滑される。この平滑された電圧は多数のリップルを含んでいるため、安定化電源203で安定化され、安定化された後の電圧をアンプ204、分周回路205、マスクROM206、論理回路207に供給する。なお、リップルとは、電源電圧の最も高い電圧と、最も低い電圧との差に相当する。一方、アンテナ回路201で受信された交流信号はアンプ204を通して分周回路205に入力され、分周がおこなわれる。アンテナに受信される信号が13.56MHzの場合8分周、16分周がおこなわれる。そして、分周後の信号を用いて、マスクROM206に記憶されているデータを呼び出す。つぎにマスクROM206のデータを論理回路207で加工し、その出力でスイッチトランジスタ208を動作させる。
The operation of such an IC tag will be described below. The AC signal received by the
スイッチトランジスタ208がオンするとアンテナ回路の出力がGNDに接地されるため、アンテナのインピーダンスが変化する。これによって、IDチップのアンテナで反射される質問器の信号に変化が生じる。この変化を質問器が読み取ることによってIDチップのマスクROMに記憶されたデータを知ることが可能になる。なお、IDチップにアンテナを内蔵しているものを無線チップと呼ぶ。
When the
また、上記の例ではROMとして、マスクROMを用いたが書き換え可能なEEPROMのようなROMを載せたものも開発されている。図3はEEPR0Mを登載したIDチップの例である。図3に示すIDチップ300はアンテナ回路301、整流回路302、安定化電源303、アンプ304、分周回路305、EEPROM306、論理回路307、スイッチ用トランジスタ308によって構成されている。また、アンテナ回路301はアンテナコイル310、同調容量311、カップリング容量312によって構成される。整流回路302はダイオード313、314、平滑容量315によって構成される。
In the above example, a mask ROM is used as the ROM, but a rewritable EEPROM such as an EEPROM is also developed. FIG. 3 shows an example of an ID chip on which EEPR0M is mounted. The
このようなIDチップ300の動作を以下に説明する。アンテナ回路301で受信した交流信号はダイオード313、314によって半波整流され、平滑容量315によって平滑される。この平滑された電圧は多数のリップルを含んでいるため、安定化電源303で安定化され、安定化された後の電圧をアンプ304、分周回路305、EEPROM306、論理回路307に供給する。一方、アンテナ回路301で受信された交流信号はアンプ304を通して分周回路305に入力され、分周がおこなわれる。アンテナに受信される信号が13.56MHzの場合8分周、16分周がおこなわれる。そして、分周後の信号を用いて、EEPROM306に記憶されているデータを呼び出す。つぎにEEPROM306のデータを論理回路307で加工し、その出力でスイッチトランジスタ308を動作させる。
The operation of the
スイッチトランジスタ308がオンするとアンテナ回路301の出力がGNDに接地されるため、アンテナのインピーダンスが変化する。これによって、IDチップのアンテナで反射される質問器の信号に変化が生じる。この変化を質問器が読み取ることによってIDチップのEEPROMに記憶されたデータを知ることが可能になる。
When the
EEPROMにデータを書き込むときは通常の動作電圧より高い電圧が必要となる。図3の例ではリングオシレータ(リング発振器)316を用いて、交流信号を発生させ、その交流信号を用いて、チャージポンプ309を動作させ、安定化電源303の出力を昇圧しEEPROMで使用している。
When writing data to the EEPROM, a voltage higher than the normal operating voltage is required. In the example of FIG. 3, a ring oscillator (ring oscillator) 316 is used to generate an AC signal, the AC signal is used to operate the charge pump 309, and the output of the stabilized
このようなIDチップの例として例えば特許文献1などがある。
以上に述べたような従来のIDチップ用半導体装置では、以下のような課題があった。リングオシレータは一般に図4に示すように、奇数個のインバータ401〜409をリング状に接続し、その出力をインバータ410、411からなるバッファ回路412を介して取り出したものである。
The conventional ID chip semiconductor device as described above has the following problems. As shown in FIG. 4, the ring oscillator generally has an odd number of
図3に示したリングオシレータを用いたチャージポンプ回路では、リングオシレータの発振周波数がそれを構成するトランジスタの特性(例えばしきい値電圧など)のばらつきによって変動してしまう。また、周囲温度などでもトランジスタ特性は変動するため、周囲温度の変化によっても発振周波数が変動していた。このように発振周波数が変動することによって、チャージポンプ回路が動作する周期が変わるため、チャージポンプ回路の出力電圧が変動してしまうことがあった。このような変動はEEPROMなどの電源変動となり、それらの安定動作の妨げとなっていた。 In the charge pump circuit using the ring oscillator shown in FIG. 3, the oscillation frequency of the ring oscillator fluctuates due to variations in characteristics (for example, threshold voltage) of the transistors constituting the ring oscillator. Further, since the transistor characteristics fluctuate even at an ambient temperature or the like, the oscillation frequency fluctuates due to a change in the ambient temperature. As the oscillation frequency fluctuates in this way, the operation cycle of the charge pump circuit changes, and the output voltage of the charge pump circuit may fluctuate. Such fluctuations caused fluctuations in the power source of the EEPROM and the like, which hindered their stable operation.
そこで本発明は、IDチップに用いる半導体装置において、EEPROMなどに用いる高電圧の電源を安定化させることを課題とする。 Therefore, an object of the present invention is to stabilize a high voltage power source used for an EEPROM or the like in a semiconductor device used for an ID chip.
前述の課題を解決するために、本発明では次のような手段を用いた。
チャージポンプ回路に用いるクロック信号を、リングオシレータから生成するのではなく、アンテナ回路から入力される交流信号使用して生成する。
In order to solve the above-described problems, the present invention uses the following means.
The clock signal used for the charge pump circuit is not generated from the ring oscillator, but is generated using an AC signal input from the antenna circuit.
このような構成にすることにより、本発明は、電源回路と、送受信回路と、論理回路と、メモリと、チャージポンプと、アンテナ回路とを有し、前記電源回路および前記送受信回路は、アンテナ回路と電気的に接続され、前記送受信回路は、前記メモリ、前記論理回路と電気的に接続され、前記電源回路は、前記送受信回路と、前記メモリと、前記論理回路と、前記チャージポンプと電気的に接続され、前記アンテナ回路で受信した交流信号は、前記電源回路で整流化された後、前記チャージポンプで昇圧された信号が、前記メモリに入力されることを特徴とする半導体装置である。 With such a configuration, the present invention includes a power supply circuit, a transmission / reception circuit, a logic circuit, a memory, a charge pump, and an antenna circuit, and the power supply circuit and the transmission / reception circuit include an antenna circuit. The transmission / reception circuit is electrically connected to the memory and the logic circuit, and the power supply circuit is electrically connected to the transmission / reception circuit, the memory, the logic circuit, and the charge pump. The alternating current signal received by the antenna circuit is rectified by the power supply circuit, and then the signal boosted by the charge pump is input to the memory.
また、電源回路と、送受信回路と、論理回路と、メモリと、チャージポンプと、アンテナ回路とを有し、前記電源回路および前記送受信回路は、アンテナ回路と電気的に接続され、
前記送受信回路は、前記メモリ、前記論理回路と電気的に接続され、前記電源回路は、前記送受信回路と、前記メモリと、前記論理回路と、前記チャージポンプと電気的に接続され、
前記アンテナ回路で受信した後前記電源回路で整流化された第1の信号と、前記アンテナ回路で受信した後前記送受信回路で処理された第2の信号とを用いて、前記チャージポンプで昇圧された第3の信号が、前記メモリに入力されることを特徴とする半導体装置である。
Further, the power supply circuit, the transmission / reception circuit, the logic circuit, the memory, the charge pump, and the antenna circuit are included, and the power supply circuit and the transmission / reception circuit are electrically connected to the antenna circuit,
The transmission / reception circuit is electrically connected to the memory and the logic circuit, and the power supply circuit is electrically connected to the transmission / reception circuit, the memory, the logic circuit, and the charge pump,
Using the first signal rectified by the power supply circuit after being received by the antenna circuit and the second signal received by the antenna circuit and processed by the transmission / reception circuit, the voltage is boosted by the charge pump. In the semiconductor device, the third signal is input to the memory.
また、電源回路と、送受信回路と、論理回路と、メモリと、チャージポンプと、表示装置と、アンテナ回路とを有し、前記電源回路および前記送受信回路は、アンテナ回路と電気的に接続され、前記送受信回路は、前記メモリ、前記論理回路と電気的に接続され、前記電源回路は、前記送受信回路と、前記メモリと、前記論理回路と、前記チャージポンプと電気的に接続され、前記アンテナ回路で受信した交流信号は、前記電源回路で整流化された後、前記チャージポンプで昇圧された信号が、前記メモリ及び前記表示装置に入力されることを特徴とする半導体装置である。
In addition, the power supply circuit, the transmission / reception circuit, the logic circuit, the memory, the charge pump, the display device, and the antenna circuit, the power supply circuit and the transmission / reception circuit are electrically connected to the antenna circuit, The transmission / reception circuit is electrically connected to the memory and the logic circuit, and the power supply circuit is electrically connected to the transmission / reception circuit, the memory, the logic circuit, and the charge pump, and the antenna circuit. In the semiconductor device, the alternating current signal received in
また、本発明は、電源回路と、送受信回路と、論理回路と、メモリと、チャージポンプと、表示装置と、アンテナ回路とを有し、前記電源回路および前記送受信回路は、アンテナ回路と電気的に接続され、前記送受信回路は、前記メモリ、前記論理回路と電気的に接続され、前記電源回路は、前記送受信回路と、前記メモリと、前記論理回路と、前記チャージポンプと電気的に接続され、前記アンテナ回路で受信した後前記電源回路で整流化された第1の信号と、前記アンテナ回路で受信した後前記送受信回路で処理された第2の信号とを用いて、前記チャージポンプで昇圧された第3の信号が、前記メモリ及び前記表示装置に入力されることを特徴とする半導体装置である。 The present invention also includes a power supply circuit, a transmission / reception circuit, a logic circuit, a memory, a charge pump, a display device, and an antenna circuit. The power supply circuit and the transmission / reception circuit are electrically connected to the antenna circuit. The transmission / reception circuit is electrically connected to the memory and the logic circuit, and the power supply circuit is electrically connected to the transmission / reception circuit, the memory, the logic circuit, and the charge pump. Using the first signal received by the antenna circuit and then rectified by the power supply circuit and the second signal received by the antenna circuit and processed by the transmission / reception circuit, the voltage is boosted by the charge pump. The third signal is input to the memory and the display device.
なお、前記表示装置は液晶、発光素子、又は電気泳動素子を用いている。 Note that the display device uses a liquid crystal, a light emitting element, or an electrophoretic element.
また、前記アンテナ回路で受信した交流信号を前記送受信回路で処理した第4の信号が、前記メモリに入力される。 A fourth signal obtained by processing the AC signal received by the antenna circuit by the transmission / reception circuit is input to the memory.
また、前記メモリはEEPROMである。 The memory is an EEPROM.
また、前記チャージポンプは直列に接続した複数のダイオード、複数の容量手段、インバータから構成され、前記複数のダイオードそれぞれに前記容量手段が電気的に接続され、
前記チャージポンプに入力された信号、および前記インバータによって反転された前記信号の反転信号が、前記容量手段の前記ダイオードに接続されていない一端に入力されることによって、昇圧される。
The charge pump is composed of a plurality of diodes connected in series, a plurality of capacitor means, and an inverter, and the capacitor means is electrically connected to each of the plurality of diodes,
The signal input to the charge pump and the inverted signal of the signal inverted by the inverter are boosted by being input to one end of the capacitor means not connected to the diode.
また、前記チャージポンプは第1乃至第4のトランジスタ、及び容量素子で構成され、入力端子は前記第1のトランジスタおよび前記第3のトランジスタと電気的に接続され、前記第1のトランジスタは前記容量素子および前記第4のトランジスタと電気的に接続され、前記第2のトランジスタは一端が接地され、他端は前記第3のトランジスタおよび前記容量素子と電気的に接続され、前記第4のトランジスタは出力端子に接続され、前記チャージポンプに入力された複数の信号を前記第1乃至第4のトランジスタに入力することにより、前記入力端子に入力された信号は昇圧される。 The charge pump includes first to fourth transistors and a capacitor, an input terminal is electrically connected to the first transistor and the third transistor, and the first transistor is the capacitor. The second transistor is electrically connected to the element and the fourth transistor, one end of the second transistor is grounded, the other end is electrically connected to the third transistor and the capacitor, and the fourth transistor is By inputting a plurality of signals input to the charge pump and connected to the output terminal to the first to fourth transistors, the signal input to the input terminal is boosted.
また、前記電源回路、前記送受信回路、前記論理回路、前記メモリ、又は前記チャージポンプの少なくとも一つは、薄膜トランジスタで構成されている。 Further, at least one of the power supply circuit, the transmission / reception circuit, the logic circuit, the memory, or the charge pump is formed of a thin film transistor.
また、前記アンテナ回路および前記電源回路と、前記送受信回路と、前記論理回路と、前記メモリと、前記チャージポンプとが、それぞれ同一の絶縁基板上に一体形成されている。 The antenna circuit, the power supply circuit, the transmission / reception circuit, the logic circuit, the memory, and the charge pump are each integrally formed on the same insulating substrate.
また、前記電源回路と、前記送受信回路と、前記論理回路と、前記メモリと、前記チャージポンプとが、それぞれ同一の第1の絶縁基板上に一体形成され、前記アンテナ回路は第2の絶縁基板上に形成されている。 The power supply circuit, the transmission / reception circuit, the logic circuit, the memory, and the charge pump are integrally formed on the same first insulating substrate, and the antenna circuit is a second insulating substrate. Formed on top.
また、前記絶縁基板はガラス、プラスチック、又はフィルム状の絶縁体である。 The insulating substrate is a glass, plastic, or film-like insulator.
また、前記アンテナ回路は、前記電源回路、前記送受信回路、前記論理回路、前記メモリ、前記チャージポンプの少なくとも一つと重畳している。 The antenna circuit overlaps at least one of the power supply circuit, the transmission / reception circuit, the logic circuit, the memory, and the charge pump.
また、前記アンテナ回路に入る信号は無線信号である。 The signal entering the antenna circuit is a radio signal.
また、本発明ではこれらの特徴を有する、ICカード、IDタグもしくはIDチップが提供される。 The present invention also provides an IC card, ID tag or ID chip having these characteristics.
なお、本明細書中で「電源回路」とは交流信号を整流して直流電圧に変換する整流回路、および整流回路から出力される電源の安定化を図る安定化電源回路を指す。また、「送受信回路」とは増幅器や分周回路、アンテナ回路の出力信号を変化させるトランジスタ素子等を指す。また、「表示装置」とは液晶、有機EL、電気泳動素子等を用いた表示部およびその駆動回路を合わせたものを指す。 In this specification, “power supply circuit” refers to a rectifier circuit that rectifies an AC signal and converts it into a DC voltage, and a stabilized power supply circuit that stabilizes the power output from the rectifier circuit. The “transmission / reception circuit” refers to a transistor element or the like that changes an output signal of an amplifier, a frequency divider, or an antenna circuit. Further, the “display device” refers to a display unit using a liquid crystal, an organic EL, an electrophoretic element, and the like and a driver circuit thereof.
本発明の半導体装置は、チャージポンプ回路に用いるクロック信号を、アンテナ回路から入力される交流信号を使用して生成することによって、トランジスタ素子のばらつきの影響を受けない安定な昇圧をおこなうことができる。また、周囲温度の影響を受けない安定な昇圧をおこなうことができる。 The semiconductor device of the present invention can generate a clock signal used for a charge pump circuit by using an AC signal input from an antenna circuit, thereby performing stable boosting without being affected by variations in transistor elements. . In addition, stable boosting can be performed without being affected by the ambient temperature.
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。また、実施形態において同じ部分は同じ符号を付して詳しい説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention should not be construed as being limited to the description of the embodiment modes. In the embodiment, the same portions are denoted by the same reference numerals, and detailed description thereof is omitted.
本発明の半導体装置について説明する。
図1において、IDチップに用いる半導体装置100はアンテナ回路101、整流回路102、安定化電源103、アンプ104、分周回路105、不揮発性メモリ106、論理回路107、スイッチ用トランジスタ108、チャージポンプ109によって構成されている。また、アンテナ回路101はアンテナコイル110、同調容量111、カップリング容量112によって構成される。整流回路102はダイオード113、114、平滑容量115によって構成される。図1に示す実施形態において、アンテナ回路は半導体装置上に構成されているが、これに限定されずアンテナ回路を半導体装置の外部に接続しても良い。
A semiconductor device of the present invention will be described.
In FIG. 1, a
この回路で用いるダイオードは一例として、TFT素子をダイオード接続したものを用いることができる。また、容量507〜512は基板上に直接構成してもよいし、外付けにすることもできる。外付けにする容量はどのような形状でも構わないが、IDチップに用いる回路規模の観点からチップコンデンサを用いるとより好ましい。なお、この図で挙げた例は一例であって、回路構成、ダイオード及び容量の材質及び個数はこれに限定されるものではない事を付記する。
As an example of the diode used in this circuit, a diode-connected TFT element can be used. Further, the
このような半導体装置の動作を以下に説明する。アンテナ回路101で受信した交流信号はダイオード113、114によって半波整流され、容量115によって平滑される。この平滑された電圧は多数のリップルを含んでいるため、安定化電源103で安定化され、安定化された後の電圧をアンプ104、分周回路105、不揮発性メモリ106、論理回路107に供給する。一方、アンテナ回路で受信された交流信号はアンプ104を通して分周回路105に入力され、分周がおこなわれる。アンテナに受信される信号が13.56MHzの場合8分周、16分周がおこなわれる。そして、分周後の信号を用いて、不揮発性メモリ106に記憶されているデータを呼び出す。つぎに不揮発性メモリ106のデータを論理回路107で加工し、その出力でスイッチトランジスタ108を動作させる。
The operation of such a semiconductor device will be described below. The AC signal received by the
スイッチ用トランジスタ108がオンするとアンテナ回路101の出力がGNDに接続されるため、アンテナのインピーダンスが変化する。これによって、IDチップのアンテナで反射される質問器の信号に変化が生じる。この変化を質問器が読み取ることによってIDチップの不揮発性メモリ106に記憶されたデータを知ることが可能になる。
When the switching
一般的に不揮発性メモリへの書き込みは読み出しに比べて高い電圧を必要とする。従って、読み出しは安定化電源103で安定された電圧でおこなえば良いが、書き込みをおこなう場合には、チャージポンプ109によって、安定化電源103の出力電圧を昇圧し、その電圧を用いて書き込みをおこなう必要がある。また、ここでは図示していないが液晶などを用いた表示装置を用いる場合、駆動するために高い電圧が必要となるため、やはりチャージポンプ109で昇圧した電源を用いる。
In general, writing to a nonvolatile memory requires a higher voltage than reading. Therefore, reading may be performed with a voltage stabilized by the stabilized
不揮発性メモリに書込みをおこなう場合は、チャージポンプ109によって、安定化電源103の出力電圧を昇圧し、その電圧を用いて書込みをおこなう。チャージポンプを駆動するためのクロック信号は従来例に示したようなリングオシレータではなく、アンテナから入力された交流信号を用いて生成する。図1では交流信号を分周してチャージポンプにクロックとして入力しているが、直接入力するまたは、ロジック回路を介して入力してもかまわない。
When writing to the non-volatile memory, the output voltage of the stabilized
アンテナから入力される交流信号は規格によって周波数が固定されているため、従来例のようにトランジスタ素子のバラツキによって、周波数が変動することはなく、または周囲温度によって周波数が変動することはない。このようにして、安定した昇圧が可能となり、その結果として、安定な書込みが可能となる。 Since the frequency of the AC signal input from the antenna is fixed according to the standard, the frequency does not vary due to variations in transistor elements as in the conventional example, or the frequency does not vary depending on the ambient temperature. In this way, stable boosting is possible, and as a result, stable writing is possible.
以下に本発明の実施例について記述する。
図7において、IDチップに用いる半導体装置700はアンテナ回路701、整流回路702、安定化電源703、アンプ704、分周回路705、不揮発性メモリ706、論理回路707、スイッチ用トランジスタ708、チャージポンプ709、表示部716によって構成されている。また、アンテナ回路701はアンテナコイル710、同調容量711、カップリング容量712によって構成される。整流回路702はダイオード713、714、平滑容量715によって構成される。図7に示す実施例において、アンテナ回路は半導体装置上に構成されているが、これに限定されずアンテナ回路を半導体装置の外部に接続しても良い。
Examples of the present invention will be described below.
In FIG. 7, a
表示部716は液晶を用いた表示部、有機ELなどの発光素子をもちいた表示部、電気泳動素子を用いた表示部などがあるが、これ以外のものであっても良い。これらの表示部を構成する表示材料は一般的に駆動電圧がLSIの駆動電圧より高く、10V以上であることが多い。従って、表示部の動作においても昇圧が必要となる。
表示内容は不揮発性メモリに記憶された内容を表示して良いし、質問器から送られた情報を表示しても良い。
The display portion 716 includes a display portion using liquid crystal, a display portion using a light emitting element such as an organic EL, a display portion using an electrophoretic element, and the like. The display materials constituting these display units generally have a drive voltage higher than the LSI drive voltage and often 10 V or more. Therefore, boosting is also required in the operation of the display unit.
As the display content, the content stored in the nonvolatile memory may be displayed, or information sent from the interrogator may be displayed.
このようなIDチップの動作を以下に説明する。アンテナ回路701で受信した交流信号はダイオード713、714によって半波整流され、平滑容量715によって平滑される。この平滑された電圧は多数のリップルを含んでいるため、安定化電源703で安定化され、安定化された後の電圧をアンプ704、分周回路705、不揮発性メモリ706、論理回路707に供給する。一方、アンテナ回路で受信された交流信号はアンプ704を通して分周回路705に入力され、分周がおこなわれる。アンテナに受信される信号が13.56MHzの場合8分周、16分周がおこなわれる。そして、分周後の信号を用いて、不揮発性メモリ706に記憶されているデータを呼び出す。つぎに不揮発性メモリ706のデータを論理回路707で加工し、その出力でスイッチ用トランジスタ708を動作させる。
The operation of such an ID chip will be described below. The AC signal received by the
スイッチ用トランジスタ708がオンするとアンテナ回路701の出力がGNDに接続されるため、アンテナのインピーダンスが変化する。これによって、IDチップのアンテナで反射される質問器の信号に変化が生じる。この変化を質問器が読み取ることによってIDチップの不揮発性メモリ706に記憶されたデータを知ることが可能になる。
When the switching
表示部に表示をおこなう場合は、チャージポンプ709によって、安定化電源703の出力電圧を昇圧し、その電圧を用いて表示をおこなう。チャージポンプを駆動するためのクロック信号は従来例に示したようなリングオシレータではなく、アンテナから入力された交流信号を用いて生成する。図7では交流信号を分周してチャージポンプにクロックとして入力しているが、直接入力するまたは、ロジック回路を介して入力してもかまわない。 When displaying on the display unit, the output voltage of the stabilized power supply 703 is boosted by the charge pump 709, and display is performed using the voltage. A clock signal for driving the charge pump is generated using an AC signal input from an antenna, not a ring oscillator as shown in the conventional example. In FIG. 7, the AC signal is divided and input to the charge pump as a clock, but it may be input directly or via a logic circuit.
アンテナから入力される交流信号は規格によって周波数が固定されているため、従来例のようにトランジスタ素子のバラツキによって、周波数が変動する、または周囲温度によって周波数が変動することはない。このようにして、安定した昇圧が可能となり、その結果として、安定な書き込みが可能となる。 Since the frequency of the AC signal input from the antenna is fixed according to the standard, the frequency does not vary due to variations in transistor elements as in the conventional example, or the frequency does not vary depending on the ambient temperature. In this way, stable boosting is possible, and as a result, stable writing is possible.
また、本実施例は実施形態との組み合わせからなる構成を用いても実現することができる。 In addition, the present embodiment can be realized even by using a configuration that is a combination with the embodiment.
図5はチャージポンプ回路の実施例である。 FIG. 5 shows an embodiment of a charge pump circuit.
ここに示すチャージポンプ回路は6個のダイオード501〜506と容量507〜512、インバータ513から構成され、クロック信号を入力することにより、入力電圧をVIN、ダイオードの順方向電圧をVFとしたときに出力には(VIN−VF)x6の電圧を得ることができるというものである。
The charge pump circuit shown here includes six
ここで、クロック信号は図1のアンテナ回路101で受信した信号、またはアンテナ回路101で受信した信号をアンプ104で増幅して分周回路105に入力し、分周回路105によって分周がおこなわれたものを用いることができる。
Here, the clock signal is a signal received by the
図5を用いて動作の概略を説明する。クロック信号はCL入力端子を通して、容量508、510、512の一端へ、インバータ513によって反転させた信号を容量507、509、511の一端へ入力される。
The outline of the operation will be described with reference to FIG. The clock signal is input to one end of the
ダイオード502から見たアノードを514、カソードを515とする。クロック信号およびその反転信号によりアノード514およびカソード515にそれぞれ電荷が供給される。そして、アノード514とカソード515の電位差がダイオードの順方向電圧VFを超えたときに電流が流れ、カソード側を昇圧する。このとき上昇する電圧は(VIN−VF)となる。
The anode viewed from the
回路が直列に複数接続されている場合、一段進むたびに出力の電圧が(VIN−VF)分だけ上昇する。図5の場合は6段直列に接続されているため出力は(VIN−VF)x6分上昇することになる。このようにして図5の回路はチャージポンプとして働く。 When a plurality of circuits are connected in series, the output voltage increases by (VIN−VF) each time one stage is advanced. In the case of FIG. 5, since six stages are connected in series, the output rises by (VIN−VF) × 6. Thus, the circuit of FIG. 5 acts as a charge pump.
この回路で用いるダイオードは一例として、TFT素子をダイオード接続したものを用いることができる。また、容量507〜512は基板上に直接構成してもよいし、外付けにすることもできる。外付けにする容量はどのような形状でも構わないが、RFIDチップに用いる回路規模の観点からチップコンデンサを用いるとより好ましい。なお、この図で挙げた例は一例であって、回路構成、ダイオード及び容量の材質及び個数はこれに限定されるものではない事を付記する。
As an example of the diode used in this circuit, a diode-connected TFT element can be used. Further, the
また、本実施例は実施形態、および実施例1のどのような組み合わせからなる構成を用いても実現することができる。 In addition, the present embodiment can be realized by using a configuration including any combination of the embodiment and the first embodiment.
図6は実施例2と異なるチャージポンプ回路の例である。 FIG. 6 shows an example of a charge pump circuit different from the second embodiment.
ここに示すチャージポンプ回路は図6(A)に示すように4個のトランジスタ素子601〜604と容量605から構成され、P型トランジスタ601のゲート電極には信号Aが、N型トランジスタ602のゲート電極には信号Bが、P型トランジスタ603のゲート電極には信号Cが、P型トランジスタ604のゲート電極には信号Dがそれぞれ入力される。図6(B)に示すような信号A〜Dを入力することにより、入力信号よりも高い出力信号を得ることができるというものである。
The charge pump circuit shown here is composed of four
信号A〜Dは図1のアンテナ回路101で受信した信号、またはアンテナ回路101で受信した信号をアンプ104で増幅して分周回路105に入力し、分周回路105によって分周がおこなわれたものを用いることができる。
Signals A to D are signals received by the
図6を用いて動作の概略を説明する。動作期間を信号A〜Dの入力パターンによってt1〜t4に分ける。まずt1の期間においては信号AはHi、信号BはLo、信号CはHi、信号DはHiがそれぞれトランジスタ素子601〜604に入力される。よってトランジスタ素子601〜604はオフした状態であり、従って容量605や出力は浮遊状態のまま変化しない。
The outline of the operation will be described with reference to FIG. The operation period is divided into t1 to t4 according to the input patterns of the signals A to D. First, in the period t1, the signal A is Hi, the signal B is Lo, the signal C is Hi, and the signal D is Hi to the
t2の期間においてはLoである信号AとHiである信号Bによってトランジスタ素子601および602がオンすることによって、容量605は一端は接地され、もう一端には入力端子からの信号に応じた電荷が蓄電される。信号Cおよび信号DはHiのままなのでトランジスタ素子603および604はオフのままである。
In the period t2, the
t3の期間においては信号AはHiに、信号BはLoに変わるため再びトランジスタ素子601および602はオフして容量605と入力端子との接続は遮断される。信号Cおよび信号Dはこの期間でもHiであるためトランジスタ素子603および604はオフのままである。
In the period t3, the signal A changes to Hi and the signal B changes to Lo, so that the
t4においては信号AはHi、信号BはLoのままなのでトランジスタ素子601および602はオフのままである。しかし信号Cおよび信号DはLoになるためトランジスタ素子603およびトランジスタ素子604がオンする。このことにより、接地されていた容量605の一方の端子の電位が入力端子の電位まで持ち上がるため、容量結合により容量605の電位が持ち上がり出力端子から出力される。
At t4, since the signal A remains Hi and the signal B remains Lo, the
再び期間t1に戻り、信号A〜Dによりトランジスタ素子601〜604はオフされ、以降動作を繰り返す。このようにして図6の回路はチャージポンプとして働く。
Returning again to the period t1, the
この回路で用いる容量605は基板上に直接構成してもよいし、外付けにすることもできる。外付けにする容量はどのような形状でも構わないが、RFIDチップに用いる回路規模の観点からチップコンデンサを用いるとより好ましい。なお、この図で挙げた例は一例であって、回路構成、容量の材質及び個数はこれに限定されるものではない事を付記する。
The
また、本実施例は実施形態、および実施例1のどのような組み合わせからなる構成を用いても実現することができる。 In addition, the present embodiment can be realized by using a configuration including any combination of the embodiment and the first embodiment.
図8は安定化電源の例である。図8の安定化電源回路は基準電圧回路とバッファアンプで構成される。基準電圧回路は抵抗801、ダイオード接続のトランジスタ802、803によって構成され、トランジスタのVGS2つ分の基準電圧を発生させる。
FIG. 8 shows an example of a stabilized power source. The stabilized power supply circuit of FIG. 8 includes a reference voltage circuit and a buffer amplifier. The reference voltage circuit includes a
バッファアンプはトランジスタ805、806で構成される差動回路、トランジスタ807、808によって構成されるカレントミラー回路、電流供給用抵抗804、トランジスタ809、抵抗810によって構成されるソース接地アンプよりなる。
The buffer amplifier includes a differential circuit constituted by
出力端子より流れる電流が大きいときはトランジスタ809に流れる電流が少なくなり、また、出力より流れる電流が小さいときはトランジスタ809に流れる電流が多くなり、抵抗810に流れる電流はほぼ一定となるように動作する。
When the current flowing from the output terminal is large, the current flowing through the
また出力端子の電位は基準電圧回路とほぼ同じ値となる。ここでは基準電圧回路とバッファアンプよりなる安定化電源回路を示しているが、本発明に用いる安定化電源回路は上記にこだわらず、他の形式の回路であっても良い。 Further, the potential of the output terminal is almost the same value as that of the reference voltage circuit. Although a stabilized power supply circuit including a reference voltage circuit and a buffer amplifier is shown here, the stabilized power supply circuit used in the present invention is not limited to the above, and may be another type of circuit.
また、本実施例は実施形態、および実施例1〜3のどのような組み合わせからなる構成を用いても実現することができる。 In addition, the present embodiment can be realized by using a configuration including any combination of the embodiment and the first to third embodiments.
本実施例においては、同一の絶縁基板上に実施形態で示したスイッチ用トランジスタ及び容量手段などに用いるTFT(Thin Film Transistor;薄膜トランジスタ)を同時に作製する方法について図9乃至図11を用いて説明する。この方法によりN型TFT、P型TFTを有する論理回路部(論理回路・メモリなど)と、N型TFT、P型TFT、容量手段を有する送受信回路部(アンプ・分周回路など)、電源回路部(整流回路・安定化電源など)とを同一の基板上に形成することができる。 In this example, a method for simultaneously manufacturing TFTs (Thin Film Transistors) used for the switching transistor and the capacitor unit described in the embodiment on the same insulating substrate will be described with reference to FIGS. . By this method, a logic circuit part (logic circuit / memory, etc.) having an N-type TFT and a P-type TFT, a transmission / reception circuit part (amplifier / divider circuit, etc.) having an N-type TFT, a P-type TFT and a capacitor means, a power supply circuit The parts (rectifier circuit, stabilized power supply, etc.) can be formed on the same substrate.
なお、本実施例では半導体素子としてNチャネル型TFT、Pチャネル型TFTを例に挙げて示すが、本発明においてIDチップに含まれる半導体素子はこれに限定されるものではなく、有機薄膜トランジスタ、ダイオード、MIM素子などを適宜用いることができる。また、この作製方法は一例であって、絶縁基板上での作製方法を限定するものではなく、単結晶基板を用いたMOSトランジスタ、バイポーラトランジスタ、インダクタ等を適宜用いることができる。 In this embodiment, an N-channel TFT and a P-channel TFT are shown as examples of semiconductor elements. However, the semiconductor element included in the ID chip in the present invention is not limited to this, and an organic thin film transistor, diode A MIM element or the like can be used as appropriate. This manufacturing method is an example, and the manufacturing method over an insulating substrate is not limited. A MOS transistor, a bipolar transistor, an inductor, or the like using a single crystal substrate can be used as appropriate.
まず、図9(A)に示すように、コーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る、もしくは耐熱性プラスチックからなる基板3000上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜3001を形成する。例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シリコン膜3001aを10〜200nm(好ましくは50〜100nm)形成し、同様にSiH4、N2Oから作製される酸化窒化水素化シリコン膜3001bを50〜200nm(好ましくは100〜150nm)の厚さに積層形成する。本実施例では下地膜3001を2層構造として示したが、前記絶縁膜の単層膜または2層以上積層させた構造として形成しても良い。
First, as shown in FIG. 9A, a substrate made of glass such as barium borosilicate glass or aluminoborosilicate glass represented by Corning # 7059 glass or # 1737 glass, or made of heat-resistant plastic. A
島状半導体層3002〜3006は、非晶質構造を有する半導体膜をレーザ結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層3002〜3006の厚さは25〜80nm(好ましくは30〜60nm)の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム(SiGe)合金などで形成すると良い。
The island-shaped
レーザ結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザやYAGレーザ、YVO4レーザを用いる。これらのレーザを用いる場合には、レーザ発振器から放射されたレーザ光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数30Hzとし、レーザーエネルギー密度を100〜400mJ/cm2 (代表的には200〜300mJ/cm2)とする。また、YAGレーザを用いる場合にはその第2高調波を用いパルス発振周波数1〜10kHzとし、レーザーエネルギー密度を300〜600mJ/cm2 (代表的には350〜500mJ/cm2)とすると良い。そして幅100〜1000μm、例えば400μmで線状に集光したレーザ光を基板全面に渡って照射し、この時の線状レーザ光の重ね合わせ率(オーバーラップ率)を80〜98%として行う。 In order to manufacture a crystalline semiconductor film by a laser crystallization method, a pulse oscillation type or a continuous emission type excimer laser, a YAG laser, or a YVO 4 laser is used. In the case of using these lasers, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly collected by an optical system and irradiated onto a semiconductor film. The crystallization conditions are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 30 Hz, and the laser energy density is 100 to 400 mJ / cm 2 (typically 200 to 300 mJ / cm 2). ). In the case of using a YAG laser, the second harmonic is used, the pulse oscillation frequency is set to 1 to 10 kHz, and the laser energy density is set to 300 to 600 mJ / cm 2 (typically 350 to 500 mJ / cm 2 ). Then, a laser beam condensed in a linear shape with a width of 100 to 1000 μm, for example, 400 μm, is irradiated over the entire surface of the substrate, and the superposition ratio (overlap ratio) of the linear laser light at this time is 80 to 98%.
次いで、島状半導体層3002〜3006を覆うゲート絶縁膜3007を形成する。ゲート絶縁膜3007はプラズマCVD法またはスパッタ法を用い、厚さを40〜150nmとしてシリコンを含む絶縁膜で形成する。本実施例では、120nmの厚さの酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Orthosilicate)とO2とを混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(13.56MHz)、電力密度0.5〜0.8W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後400〜500℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
Next, a gate insulating film 3007 is formed to cover the island-shaped
そして、ゲート絶縁膜3007上にゲート電極を形成するための第1の導電膜3008と第2の導電膜3009とを形成する。本実施例では、第1の導電膜3008をTaで50〜100nmの厚さに形成し、第2の導電膜3009をWで100〜300nmの厚さに形成する。
Then, a first
Ta膜はスパッタ法で、TaのターゲットをArでスパッタすることにより形成する。この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のTa膜の抵抗率は20μΩcm程度でありゲート電極に使用することができるが、β相のTa膜の抵抗率は180μΩcm程度でありゲート電極とするには不向きである。α相のTa膜を形成するために、Taのα相に近い結晶構造をもつ窒化タンタルを10〜50nm程度の厚さでTaの下地に形成しておくとα相のTa膜を容易に得ることができる。 The Ta film is formed by sputtering, and a Ta target is sputtered with Ar. In this case, when an appropriate amount of Xe or Kr is added to Ar, the internal stress of the Ta film can be relieved and peeling of the film can be prevented. The resistivity of the α-phase Ta film is about 20 μΩcm and can be used as a gate electrode, but the resistivity of the β-phase Ta film is about 180 μΩcm and is not suitable for a gate electrode. In order to form an α-phase Ta film, tantalum nitride having a crystal structure close to Ta's α-phase is formed on a Ta base with a thickness of about 10 to 50 nm, so that an α-phase Ta film can be easily obtained. be able to.
W膜を形成する場合には、Wをターゲットとしたスパッタ法で形成する。その他に6フッ化タングステン(WF6)を用いる熱CVD法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度99.9999%のWターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20μΩcmを実現することができる。 When forming a W film, it is formed by sputtering using W as a target. In addition, it can be formed by a thermal CVD method using tungsten hexafluoride (WF 6 ). In any case, in order to use as a gate electrode, it is necessary to reduce the resistance, and the resistivity of the W film is desirably 20 μΩcm or less. The resistivity of the W film can be reduced by increasing the crystal grains. However, when there are many impurity elements such as oxygen in W, crystallization is hindered and the resistance is increased. Therefore, in the case of sputtering, the resistivity is obtained by using a W target with a purity of 99.9999% and forming a W film with sufficient consideration so that impurities are not mixed in the gas phase during film formation. 9-20 μΩcm can be realized.
なお、本実施例では、第1の導電膜3008をTa、第2の導電膜3009をWとしたが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cuなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。本実施例以外の組み合わせの一例で望ましいものとしては、第1の導電膜3008を窒化タンタル(TaN)で形成し、第2の導電膜3009をWとする組み合わせ、第1の導電膜3008を窒化タンタル(TaN)で形成し、第2の導電膜3009をAlとする組み合わせ、第1の導電膜3008を窒化タンタル(TaN)で形成し、第2の導電膜3009をCuとする組み合わせ等が挙げられる。
Note that in this embodiment, the first
また、LDDを小さくして済むような場合は、W単層などの構成にしても良いし、構成は同じでも、テーパー角を立てることによって、LDDの長さを小さくすることができる。 If the LDD can be reduced, a W single layer or the like may be used. Even if the configuration is the same, the length of the LDD can be reduced by raising the taper angle.
次に、レジストによるマスク3010〜3015を形成し、電極及び配線を形成するための第1のエッチング処理を行う。本実施例ではICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2を混合し、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して行う。基板側(試料ステージ)にも100WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した場合にはW膜及びTa膜とも同程度にエッチングされる。
Next, resist
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。テーパー部の角度は15〜45°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。W膜に対する酸化窒化シリコン膜の選択比は2〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20〜50nm程度エッチングされることになる。こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層3017〜3022(第1の導電層3017a〜3022aと第2の導電層3017b〜3022b)を形成する。このとき、ゲート絶縁膜3007においては、第1の形状の導電層3017〜3022で覆われない領域は20〜50nm程度エッチングされ薄くなった領域3016が形成される。(図9(B))
Under the above etching conditions, by making the shape of the resist mask suitable, the end portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. The angle of the tapered portion is 15 to 45 °. In order to perform etching without leaving a residue on the gate insulating film, it is preferable to increase the etching time at a rate of about 10 to 20%. Since the selection ratio of the silicon oxynitride film to the W film is 2 to 4 (typically 3), the surface where the silicon oxynitride film is exposed is etched by about 20 to 50 nm by the overetching process. Thus, the first shape
続いて、図9(C)に示すように、レジストマスク3010〜3015は除去しないまま、第2のエッチング処理を行う。エッチングガスにCF4とCl2とO2とを用い、W膜を選択的にエッチングする。この時、第2のエッチング処理により第2の形状の導電層3024〜3029(第1の導電層3024a〜3029aと第2の導電層3024b〜3029b)を形成する。このとき、ゲート絶縁膜3007においては、第2の形状の導電層3024〜3029で覆われない領域はさらに20〜50nm程度エッチングされ薄くなった領域3023が形成される。
Subsequently, as illustrated in FIG. 9C, a second etching process is performed without removing the resist
W膜やTa膜のCF4とCl2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。WとTaのフッ化物と塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6が極端に高く、その他のWCl5、TaF5、TaCl5は同程度である。従って、CF4とCl2の混合ガスではW膜及びTa膜共にエッチングされる。しかし、この混合ガスに適量のO2を添加するとCF4とO2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、TaはFが増大しても相対的にエッチング速度の増加は少ない。また、TaはWに比較して酸化されやすいので、O2を添加することでTaの表面が酸化される。Taの酸化物はフッ素や塩素と反応しないためさらにTa膜のエッチング速度は低下する。従って、W膜とTa膜とのエッチング速度に差を作ることが可能となりW膜のエッチング速度をTa膜よりも大きくすることが可能となる。 The etching reaction of the W film or Ta film with the mixed gas of CF 4 and Cl 2 can be estimated from the generated radical or ion species and the vapor pressure of the reaction product. When the vapor pressures of W and Ta fluorides and chlorides are compared, WF 6 which is a fluoride of W is extremely high, and other WCl 5 , TaF 5 and TaCl 5 are similar. Therefore, both the W film and the Ta film are etched with a mixed gas of CF 4 and Cl 2 . However, when an appropriate amount of O 2 is added to this mixed gas, CF 4 and O 2 react to form CO and F, and a large amount of F radicals or F ions are generated. As a result, the etching rate of the W film having a high fluoride vapor pressure is increased. On the other hand, the increase in etching rate of Ta is relatively small even when F increases. Further, since Ta is more easily oxidized than W, the surface of Ta is oxidized by adding O 2 . Since the Ta oxide does not react with fluorine or chlorine, the etching rate of the Ta film further decreases. Therefore, it is possible to make a difference in the etching rate between the W film and the Ta film, and the etching rate of the W film can be made larger than that of the Ta film.
そして第1のドーピング処理を行い、N型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013〜5×1014atoms/cm2とし、加速電圧を60〜100keVとして行う。N型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いるが、ここではリン(P)を用いる。この場合、導電層3024〜3029がN型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不純物領域3030〜3033が形成される。第1の不純物領域3030〜3033には1×1020〜1×1021atoms/cm3濃度範囲でN型を付与する不純物元素を添加する。(図9(C))。
Then, a first doping process is performed, and an impurity element imparting N-type is added. As a doping method, an ion doping method or an ion implantation method may be used. The conditions of the ion doping method are a dose amount of 1 × 10 13 to 5 × 10 14 atoms / cm 2 and an acceleration voltage of 60 to 100 keV. As an impurity element imparting N-type, an element belonging to Group 15, typically phosphorus (P) or arsenic (As) is used. Here, phosphorus (P) is used. In this case, the
そして、図10(A)に示すようにP型TFTになる部分をレジストマスク3034、3035で覆った上での第2のドーピング処理を行う。このとき、画素部TFTは全てレジストマスクで覆わずに外側を開けてドーピングを行う。第2のドーピング処理は、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてN型を付与する不純物元素をドーピングする。例えば、加速電圧を70〜120keVとし、1×1013atoms/cm2のドーズ量で行い、図9(C)で島状半導体層に形成された第1の不純物領域3030〜3033内に新たな不純物領域3036、3037、3038を形成する。ドーピングは、第2の形状の導電層3024、3026、3028を不純物元素に対するマスクとして用い、レジストマスクで覆われていないところの第1の導電層3024a、3026a、3028aの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第3の不純物領域3039、3040、3041が形成される。この第3の不純物領域3039、3040、3041に添加されたリン(P)の濃度は、第1の導電層3024a、3026a、3028aのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第1の導電層3024a、3026a、3028aのテーパー部と重なる半導体層において、第1の導電層3024a、3026a、3028aのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
Then, as shown in FIG. 10A, a second doping process is performed after the portions to be P-type TFTs are covered with resist
そして、図10(B)に示すように、P型TFTを形成する島状半導体層3003、3005と容量手段を形成する島状半導体層3006に、第1の導電型とは逆の導電型の第4の不純物領域3044、3045、3046を形成する。第2の形状の導電層3025b、3027b、3028bを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、N型TFTを形成する島状半導体層3002、および3004はレジストマスク3042、3043で全面を被覆しておく。ドーピングは、第2の形状の導電層3025、3027、3028を不純物元素に対するマスクとして用い、レジストマスクで覆われていないところの第1の導電層3025a、3027a、3028aの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第5の不純物領域3047、3048、3049が形成される。不純物領域3044と3045、3046にはそれぞれ異なる濃度でリンが添加されているが、ジボラン(B2H6)を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が2×1020〜2×1021atoms/cm3なるようにする。
As shown in FIG. 10B, the island-shaped
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第3の形状の導電層3024〜3027がゲート電極として機能する。また、3029は島状のソース信号線として機能する。3028は容量配線として機能する。
Through the above steps, impurity regions are formed in each island-like semiconductor layer. The third shape
レジストマスク3042、3043を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。熱アニール法では酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃、代表的には500〜600℃で行うものであり、本実施例では500℃で4時間の熱処理を行う。ただし、第2の形状の導電層3024〜3029に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜3050(シリコンを主成分とする)を形成した後で活性化を行うことが好ましい。
After removing the resist
さらに、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い(図10(C))。 Further, a heat treatment is performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen to perform a step of hydrogenating the island-shaped semiconductor layer. This step is a step of terminating dangling bonds in the semiconductor layer with thermally excited hydrogen. As another means for hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed (FIG. 10C).
次いで、第1の層間絶縁膜3050は酸化窒化シリコン膜から100〜200nmの厚さで形成する。その上にアクリルなどの有機絶縁物材料から成る第2の層間絶縁膜3051を形成する。また、第2の層間絶縁膜3051として有機絶縁物材料の代わりに無機材料を用いることもできる。無機材料としては無機SiO2やプラズマCVD法で作製したSiO2(PCVD‐SiO2)、SOG(Spin on Glass;塗布珪素酸化膜)等が用いられる。2つの層間絶縁膜を形成した後にコンタクトホールを形成するためのエッチング工程を行う。
Next, the first
そして、論理回路部において島状半導体層のソース領域とコンタクトを形成するソース配線3052、3053、ドレイン領域とコンタクトを形成するドレイン配線3056、を形成する。また、入出力回路部、電源回路部においても同様に、ソース電極3054、3055、ドレイン電極3057、接続電極3058を形成する(図11)。
Then,
以上のようにして、N型TFT、P型TFTを有する論理回路部と、N型TFT、P型TFT、容量手段を有する入出力回路部、電源回路部とを同一の基板上に形成することができる。 As described above, the logic circuit portion having the N-type TFT and the P-type TFT, the N-type TFT, the P-type TFT, the input / output circuit portion having the capacitor means, and the power supply circuit portion are formed on the same substrate. Can do.
この実施例は実施形態および実施例1〜4のどのような組み合わせからなる構成を用いても実現することができる。 This example can be realized by using a configuration including any combination of the embodiment and Examples 1 to 4.
本実施例では、IDチップを形成し、フレキシブル基板へ転写するまでの作製方法について図12乃至図13を用いて説明する。なお、本実施例では半導体素子としてNチャネル型TFT、Pチャネル型TFTを例に挙げて示すが、本発明においてIDチップに含まれる半導体素子はこれに限定されない。また、この作製方法は一例であって、絶縁基板上での作製方法を限定するものではない。 In this embodiment, a manufacturing method from forming an ID chip to transferring it to a flexible substrate will be described with reference to FIGS. Note that in this embodiment, an N-channel TFT and a P-channel TFT are shown as examples of semiconductor elements, but the semiconductor element included in the ID chip is not limited to this in the present invention. Further, this manufacturing method is an example, and the manufacturing method over an insulating substrate is not limited.
絶縁基板3000上に金属酸化膜4000を形成する。酸化金属膜は例えば酸化タングステンなどを用いることができる。
A metal oxide film 4000 is formed on the insulating
実施例5に示した作業工程に従い、図11に示すように、第1および第2の層間絶縁膜までを形成する。 In accordance with the operation steps shown in the fifth embodiment, as shown in FIG. 11, the first and second interlayer insulating films are formed.
次に、パッド4001、4002を形成し、第2の層間絶縁膜3051及びパッド4001、4002上に保護層4003を形成する。次いで、両面テープ4004、4005を用い、保護層4003に第2の基板4006を貼り付け、基板3000に第3の基板4007を貼り付ける(図12(A))。第3の基板4007は、後の剥離工程で基板3000が破損することを防ぐ。
Next,
そして、 そして、基板3000と金属酸化膜4000を物理的に引き剥がす。剥離後の状態を図12(B)に示す。その後、接着剤4008でフレキシブル基板4009と、下地膜3001とを接着する(図13(A))。
Then, the
次に図13(B)に示すように、保護層4003から両面テープ4004と第2の基板4006を剥がし、保護層4003を除去する事で、フレキシブル基板への転写を行うことができる。
Next, as shown in FIG. 13B, the double-
また、本実施例において、アンテナが形成されている第2の基板を用いて作製した半導体装置について図20を用いて説明する。 In addition, in this embodiment, a semiconductor device manufactured using a second substrate over which an antenna is formed will be described with reference to FIGS.
図20(A)は、送受信回路又は電源回路の一部とアンテナとの接続部を示す断面図である。第1のフレキシブル基板4009上に接着剤4008を用いてTFT1806が設けられている。一方、第2のフレキシブル基板1371にはアンテナ1372及びパッド1406が絶縁膜1374を介して形成されている。TFT1806のソース電極又はドレイン電極1375とパッド1406とが導電層1311で接続されている。また第1のフレキシブル基板1818と第2のフレキシブル基板1371とは、アンテナ1372及びTFT1806が向かい合った状態で接着剤1312によって、貼り付けられている。
FIG. 20A is a cross-sectional view illustrating a connection portion between a part of a transmission / reception circuit or a power supply circuit and an antenna. A
図20(B)は、図20(A)の半導体装置の斜視図である。第1のフレキシブル基板4009と第2のフレキシブル基板1371との間にはTFT1806で形成された半導体集積回路及びそれに電気的に接続されるアンテナ1372が設けられている。
FIG. 20B is a perspective view of the semiconductor device in FIG. Between the first
この実施例は実施形態および実施例1〜5のどのような組み合わせからなる構成を用いても実現することができる。 This example can be realized by using a configuration including any combination of the embodiment and Examples 1 to 5.
実施例6の剥離工程の代わりに、耐熱性の高い基板とTFTの間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより該非晶質珪素膜を除去することで基板とTFTとを剥離し、TFTをフレキシブル基板へ貼り合わせることできる。また、TFTが形成された耐熱性の高い基板を機械的に削除または溶液やガスによるエッチングで除去することでTFTを基板から切り離し、フレキシブル基板へ貼り合わせることができる。 Instead of the peeling process in Example 6, an amorphous silicon film containing hydrogen is provided between the TFT having high heat resistance and the TFT, and the amorphous silicon film is removed by laser irradiation or etching. The TFT can be peeled off, and the TFT can be attached to the flexible substrate. In addition, the TFT can be separated from the substrate by being mechanically deleted or removed by etching with a solution or gas, and bonded to a flexible substrate.
なお、TFTが形成された耐熱性の高い基板を、溶液やガスによるエッチングで除去することでTFTを基板から切り離す方法としては、基板上に、シリコン膜からなる剥離層、及び絶縁膜を積層した後、TFT及びTFTを保護する絶縁膜を形成した後、ハロゲン化フッ素を含む気体または液体中に晒して、剥離層の除去を行う方法がある。 As a method of separating the TFT from the substrate by removing the highly heat-resistant substrate on which the TFT is formed by etching with a solution or gas, a peeling layer made of a silicon film and an insulating film are stacked on the substrate. Thereafter, there is a method in which after the TFT and an insulating film for protecting the TFT are formed, the release layer is removed by exposure to a gas or liquid containing halogenated fluorine.
この場合、ステンレスなどの金属、または半導体基板などの表面に酸化シリコンや窒化シリコンなどの絶縁膜を形成した基板なども用いることができる。例えば、Siウェハを覆って、酸化珪素膜を形成し、これを基板として使用することができる。 In this case, a metal such as stainless steel or a substrate in which an insulating film such as silicon oxide or silicon nitride is formed on the surface of a semiconductor substrate or the like can be used. For example, a silicon oxide film can be formed covering a Si wafer and used as a substrate.
またはSiウェハ上に酸化珪素膜等を形成したものを基板として使用してもよい。この場合、SiウェハをClF3(三フッ化塩素)等のハロゲン化フッ素によりエッチングし、Siウェハを除去する。また酸化珪素膜等上には、単結晶シリコンを形成し、単結晶シリコンを有するトランジスタを形成することができる。 Or what formed the silicon oxide film etc. on Si wafer may be used as a substrate. In this case, the Si wafer is etched with a halogenated fluorine such as ClF 3 (chlorine trifluoride) to remove the Si wafer. Further, single crystal silicon can be formed over the silicon oxide film or the like, so that a transistor including single crystal silicon can be formed.
このようにSiウェハを用いる場合、その他の基板上に半導体集積回路を形成する場合と比較して、微細化を達成することができる。 Thus, when using a Si wafer, miniaturization can be achieved as compared with the case where a semiconductor integrated circuit is formed over another substrate.
本実施例では本発明を用いた回路に外付けのアンテナをつけた例を図14、図15、図18及び図19を用いて説明する。 In this embodiment, an example in which an external antenna is attached to a circuit using the present invention will be described with reference to FIG. 14, FIG. 15, FIG.
図14(A)は回路の周りを一面のアンテナで覆ったものである。基板1000上にアンテナ1001を構成し、本発明を用いた回路1002を接続する。図面では回路1002の周りをアンテナ1001で覆う構成になっているが、全面をアンテナで覆い、その上に電極を構成した回路1002を貼り付けるような構造を取っても良い。 FIG. 14A shows the circuit covered with a single antenna. An antenna 1001 is formed over a substrate 1000, and a circuit 1002 using the present invention is connected. In the drawing, the periphery of the circuit 1002 is covered with the antenna 1001; however, a structure in which the entire surface is covered with the antenna and the circuit 1002 including the electrodes is attached thereon may be employed.
図18(A)及び図18(C)は、同一基板上に半導体集積回路1304とアンテナ1305が形成された半導体装置であり、図18(A)は上面図、図18(C)は図18(A)のA―A’における断面図である。アンテナ1305は、半導体集積回路1304を構成するTFT1309のソース電極びドレイン電極と同時に形成されている。
18A and 18C illustrate a semiconductor device in which a semiconductor integrated
図18(B)及び図18(D)は、アンテナ1305を含む基板1313上に、半導体集積回路1304を実装した半導体装置であり、図18(B)は上面図、図18(D)は図18(B)のB―B’における断面図である。半導体集積回路1304を構成するTFT1309とアンテナは、導電層1331を介して電気的に接続されている。
18B and 18D illustrate a semiconductor device in which a semiconductor integrated
図14(B)は細いアンテナを回路の周りを回るように配置したものである。基板1003上にアンテナ1004を構成し、本発明を用いた回路1005を接続する。なお、アンテナの配線は一例であってこれに限定するものではない。 FIG. 14B shows a thin antenna arranged around a circuit. An antenna 1004 is formed over a substrate 1003 and a circuit 1005 using the present invention is connected. The wiring of the antenna is an example and is not limited to this.
図14(C)は高周波数のアンテナである。基板1006上にアンテナ1007を構成し、本発明を用いた回路1008を接続する。 FIG. 14C illustrates a high frequency antenna. An antenna 1007 is formed over a substrate 1006, and a circuit 1008 using the present invention is connected.
図14(D)は180度無指向性(どの方向からでも同じく受信可能)なアンテナである。基板1009上にアンテナ1010を構成し、本発明を用いた回路1011を接続する。 FIG. 14D illustrates an antenna that is 180 degrees omnidirectional (same reception is possible from any direction). An antenna 1010 is formed over a substrate 1009 and a circuit 1011 using the present invention is connected.
図14(E)は棒状に長く伸ばしたアンテナである。基板1012上にアンテナ1013を構成し、本発明を用いた回路1014を接続する。 FIG. 14E shows an antenna elongated in a rod shape. An antenna 1013 is formed over a substrate 1012, and a circuit 1014 using the present invention is connected.
本発明を用いた回路とこれらのアンテナへの接続は公知の方法で行うことができる。例えばアンテナと回路をワイヤボンディング接続やバンプ接続を用いて接続する、あるいはチップ化した回路の一面を電極にしてアンテナに貼り付けるという方法を取ってもよい。この方式ではACF(anisotropic conductive film;異方性導電性フィルム)を用いて貼り付けることができる。 The circuit using the present invention and connection to these antennas can be made by a known method. For example, the antenna and the circuit may be connected using wire bonding connection or bump connection, or one surface of the circuit formed as a chip may be attached to the antenna as an electrode. In this method, it can be attached using an ACF (anisotropy conductive film).
アンテナに必要な長さは受信に用いる周波数によって適正な長さが異なる。一般には波長の整数分の1の長さにすると良いとされる。例えば周波数が2.45GHzの場合は約60mm(1/2波長)、約30mm(1/4波長)とすれば良い。 The length required for the antenna differs depending on the frequency used for reception. In general, the length is preferably an integral number of a wavelength. For example, when the frequency is 2.45 GHz, it may be about 60 mm (1/2 wavelength) and about 30 mm (1/4 wavelength).
また、本発明の回路を有する基板上に別の基板(上部基板)を取りつけ、さらにその上にアンテナを形成してもよい。図15にその一例として回路上に基板を取りつけ、らせん状のアンテナを配置したものの上面図および断面図を示す。図15(1)は、アンテナを配置した半導体装置の上面図を示し、図15(2)は、図15(1)の(A)−(A’)の断面図、図15(3)は、図15(1)の(B)−(B’)における断面図を示す。基板1102上に本発明の回路が形成され、該回路の上に上部基板1100が設けられ、上部基板にはアンテナ配線1101が形成されている。
Further, another substrate (upper substrate) may be attached on the substrate having the circuit of the present invention, and an antenna may be formed thereon. As an example, FIG. 15 shows a top view and a cross-sectional view of a substrate in which a substrate is mounted on a circuit and a spiral antenna is arranged. 15A is a top view of a semiconductor device provided with an antenna, FIG. 15B is a cross-sectional view of FIG. 15A taken along lines (A)-(A ′), and FIG. FIG. 15B is a cross-sectional view taken along (B)-(B ′) in FIG. A circuit of the present invention is formed over a substrate 1102, an
また、図19(A)に示すように、TFT1309が形成されている層間絶縁膜1341上に第2の層間絶縁膜1348を形成し、第2の層間絶縁膜1348上にアンテナ1345を形成しても良い。この場合、TFT1309上にもアンテナを形成することができるため、任意の距離のアンテナを形成することができる。
As shown in FIG. 19A, a second
また、図19(B)に示すように、図19(B)に示すアンテナを有する半導体集積回路をアンテナが形成された基板で挟持することができる。TFT1309が形成されている基板1308とアンテナ1361が形成されている基板(第2の基板)1363とが、第1の接着剤1364で貼付られている。また、TFT1309上に第2の層間絶縁膜1348を介して形成されたアンテナ1346とアンテナ1351が形成されている基板(第3の基板)1353とが、第2の接着剤1354で貼付られている。
In addition, as illustrated in FIG. 19B, the semiconductor integrated circuit including the antenna illustrated in FIG. 19B can be sandwiched between substrates on which antennas are formed. A
なお、図19(B)においては、第2の基板1363と第3の基板1353のように異なる基板で、TFT1309及びアンテナ1346を有する基板を挟持したが、この構造に限定されるものではない。例えば、第2の基板を折りたたんでTFT1309及びアンテナ1346を有する基板を挟持してもよい。また、アンテナ1346を有さないTFT1309をひとつ又は複数の基板で挟持してもよい。
Note that in FIG. 19B, a substrate having the
これらの場合、図19(A)の半導体装置よりもさらにアンテナを長く形成することができる。 In these cases, the antenna can be formed longer than the semiconductor device in FIG.
なお、本実施例に示した例はごく一例であり、アンテナの形状を限定するものではない。あらゆる形状のアンテナについて本発明は実施することが可能である。 Note that the example shown in this embodiment is just an example, and does not limit the shape of the antenna. The present invention can be implemented with any shape of antenna.
この実施例は実施形態および実施例1〜6のどのような組み合わせからなる構成を用いても実現することができる。 This example can be realized by using a configuration including any combination of the embodiment and Examples 1 to 6.
本実施例では本発明を用いた、ICカード、IDタグおよびIDチップなどの例を図16および図17を用いて説明する。 In this embodiment, examples of an IC card, an ID tag, an ID chip and the like using the present invention will be described with reference to FIGS.
図16(A)はICカードであり、個人の識別用のほかに内蔵された回路のメモリが書き換え可能であることを利用して現金を使わずに代金の決済が可能なクレジットカード、あるいは電子マネーといったような使い方もできる。ICカード2000の中に本発明を用いた回路2001を組み込んでいる。
FIG. 16A shows an IC card, which can be used for credit card payment without using cash by using the fact that the memory of the built-in circuit can be rewritten in addition to personal identification, or electronic You can use it like money. A circuit 2001 using the present invention is incorporated in an
図16(B)はIDタグであり、個人の識別用のほかに、小型化可能であることから特定の場所での入場管理などに用いることができる。IDタグ2010の中に本発明を用いた回路2011を組み込んでいる。 FIG. 16B shows an ID tag, which can be used for admission management at a specific place because it can be miniaturized in addition to personal identification. A circuit 2011 using the present invention is incorporated in the ID tag 2010.
図16(C)はスーパーマーケットなどの小売店で商品を扱う際の商品管理を行うためのIDチップ2022を商品に貼付した例である。本発明はIDチップ2022内の回路に適用される。このようにIDチップを用いることにより、在庫管理が容易になるだけではなく、万引きなどの被害を防ぐことも可能である。図面ではIDチップ2022が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜2021を用いているが、IDチップ2022を接着剤を用いて直接貼付するような構造を取っていてもよい。また、商品に貼付する構造上、実施例2で挙げたフレキシブル基板を用いて作製すると好ましい。
FIG. 16C shows an example in which an
図16(D)は商品製造時に識別用のIDチップを組み込んだ例である。図面では例としてディスプレイの筐体2030にIDチップ2031を組み込まれている。本発明はIDチップ2031内の回路に適用される。このような構造を取ることにより製造メーカーの識別、商品の流通管理などを容易に行うことができる。なお、図面ではディスプレイの筐体を例として取り上げているが、本発明はこれに限定されることはなく、さまざまな物品に対して適用することが可能である。
FIG. 16D shows an example in which an ID chip for identification is incorporated at the time of product manufacture. In the drawing, an
図16(E)は物品搬送用の荷札である。図面では荷札2040内にIDチップ2041が組み込まれている。本発明はIDチップ2041内の回路に適用される。このような構造を取ることにより搬送先の選別や商品の流通管理などを容易に行うことができる。なお、図面では物品を縛るひも状のものにくくりつけるような構造を取っているが、本発明はこれに限定されることはなく、シール材のようなものを用いて物品に直接貼付するような構造を取ってもよい。
FIG. 16E shows a tag for conveying an article. In the drawing, an ID chip 2041 is incorporated in a
図16(F)は本2050にIDチップ2052が組み込まれたものである。本発明はIDチップ2052内の回路に適用される。このような構造を取ることにより書店における流通管理や図書館などでの貸し出し処理などを容易に行うことができる。図面ではIDチップ2052が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜2051を用いているが、IDチップ2052を接着剤を用いて直接貼付するような構造を取る、または本2050の表紙に埋め込む構造を取っていてもよい。
FIG. 16F shows an example in which an
図16(G)は紙幣2060にRFIDチップ2061が組み込まれたものである。本発明はIDチップ2061内の回路に適用される。このような構造を取ることにより偽札の流通を阻止することが容易に行える。なお、紙幣の性質上IDチップ2061が剥がれ落ちるのを防ぐために紙幣2060に埋め込むような構造を取るとより好ましい。 FIG. 16G illustrates a bill 2060 in which an RFID chip 2061 is incorporated. The present invention is applied to a circuit in the ID chip 2061. By adopting such a structure, it is possible to easily prevent the circulation of counterfeit bills. Note that it is more preferable that the ID chip 2061 is embedded in the banknote 2060 in order to prevent the ID chip 2061 from peeling off due to the nature of the banknote.
図16(H)は靴2070にIDチップ2072が組み込まれたものである。本発明はRFIDチップ2072内の回路に適用される。このような構造を取ることにより製造メーカーの識別、商品の流通管理などを容易に行うことができる。図面ではIDチップ2072が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜2071を用いているが、IDチップ2072を接着剤を用いて直接貼付するような構造を取る、または靴2070に埋め込む構造を取っていてもよい。
FIG. 16H shows a shoe 2070 in which an
図17は本発明の回路の周りに外付けのアンテナ2101を円周状に張り巡らせ、表示部2102を取りつけたICカードである。表示部2102は表示に必要な駆動回路などが具備され、回路内のメモリ、あるいは外部からの入力信号を利用して画像の表示、書き換えが可能である。ICカード2100の中に本発明を用いた回路2103を組み込んでいる。アンテナの形状はカードの形状の合わせて円周状に配置したが、これはアンテナの形状を限定するものではなく、自由に形状を定めることができる。また、アンテナは外付けであることに限定されず、回路内部にアンテナを内蔵してもよい。 FIG. 17 shows an IC card in which an external antenna 2101 is arranged in a circle around the circuit of the present invention and a display portion 2102 is attached. The display portion 2102 is provided with a driver circuit and the like necessary for display, and an image can be displayed and rewritten using a memory in the circuit or an input signal from the outside. A circuit 2103 using the present invention is incorporated in the IC card 2100. Although the shape of the antenna is arranged circumferentially in accordance with the shape of the card, this does not limit the shape of the antenna, and the shape can be freely determined. Further, the antenna is not limited to being externally attached, and the antenna may be built in the circuit.
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。 It should be noted that the examples shown in the present embodiment are only examples and are not limited to these applications.
以上の様に、本発明の適用範囲は極めて広く、あらゆる物品の固体認識用のチップとして適用することが可能である。また、本実施例は実施形態、実施例1〜7のどのような組み合わせからなる構成を用いても実現することができる。 As described above, the application range of the present invention is extremely wide and can be applied as a solid recognition chip for any article. In addition, the present embodiment can be realized by using a configuration including any combination of the embodiment and the first to seventh embodiments.
100 半導体装置
101 アンテナ回路
102 整流回路
103 安定化電源
104 アンプ
105 分周回路
106 不揮発性メモリ
107 論理回路
108 スイッチ用トランジスタ
109 チャージポンプ
110 アンテナコイル
111 同調容量
112 カップリング容量
113 ダイオード
114 ダイオード
115 平滑容量
200 ICチップ
201 アンテナ回路
202 整流回路
203 安定化電源
204 アンプ
205 分周回路
206 マスクROM
207 論理回路
208 スイッチ用トランジスタ
210 アンテナコイル
211 同調容量
212 カップリング容量
213 ダイオード
214 ダイオード
215 平滑容量
300 IDチップ
301 アンテナ回路
302 整流回路
303 安定化電源
304 アンプ
305 分周回路
306 EEPROM
307 論理回路
308 スイッチ用トランジスタ
309 チャージポンプ
310 アンテナコイル
311 同調容量
312 カップリング容量
313 ダイオード
314 ダイオード
315 平滑容量
316 リングオシレータ(リング発振器)
401 インバータ
402 インバータ
403 インバータ
404 インバータ
405 インバータ
406 インバータ
407 インバータ
408 インバータ
409 インバータ
410 インバータ
411 インバータ
412 バッファ回路
501 ダイオード
502 ダイオード
503 ダイオード
504 ダイオード
505 ダイオード
506 ダイオード
507 容量
508 容量
509 容量
510 容量
511 容量
512 容量
513 インバータ
514 アノード
515 カソード
601 トランジスタ素子
602 トランジスタ素子
603 トランジスタ素子
604 トランジスタ素子
605 容量
700 半導体装置
701 アンテナ回路
702 整流回路
703 安定化電源
704 アンプ
705 分周回路
706 不揮発性メモリ
707 論理回路
708 スイッチ用トランジスタ
709 チャージポンプ
710 アンテナコイル
711 同調容量
712 カップリング容量
713 ダイオード
714 ダイオード
715 平滑容量
716 表示部
801 抵抗
802 トランジスタ
803 トランジスタ
804 電流供給用抵抗
805 トランジスタ
806 トランジスタ
807 トランジスタ
808 トランジスタ
809 トランジスタ
810 抵抗
1000 基板
1001 アンテナ
1002 回路
1003 基板
1004 アンテナ
1005 回路
1006 基板
1007 アンテナ
1008 回路
1009 基板
1010 アンテナ
1011 回路
1012 基板
1013 アンテナ
1014 回路
1100 上部基板
1101 アンテナ配線
1102 基板
1304 半導体集積回路
1305 アンテナ
1308 基板
1309 TFT
1311 導電層
1312 接着剤
1313 基板
1331 導電層
1341 層間絶縁膜
1345 アンテナ
1346 アンテナ
1348 層間絶縁膜
1351 アンテナ
1353 基板
1354 接着剤
1361 アンテナ
1363 基板
1364 接着剤
1371 フレキシブル基板
1372 アンテナ
1374 絶縁膜
1375 ドレイン電極
1406 パッド
1806 TFT
1818 フレキシブル基板
2000 ICカード
2001 回路
2010 IDタグ
2011 回路
2021 保護膜
2022 IDチップ
2030 筐体
2031 IDチップ
2040 荷札
2041 IDチップ
2050 本
2051 保護膜
2052 IDチップ
2060 紙幣
2061 IDチップ
2070 靴
2071 保護膜
2072 IDチップ
2100 ICカード
2101 アンテナ
2102 表示部
2103 回路
3000 基板
3001 下地膜
3002 島状半導体層
3003 島状半導体層
3004 島状半導体層
3005 島状半導体層
3006 島状半導体層
3007 ゲート絶縁膜
3008 導電膜
3009 導電膜
3010 レジストマスク
3011 レジストマスク
3012 レジストマスク
3013 レジストマスク
3014 レジストマスク
3015 レジストマスク
3016 領域
3017 導電層
3018 導電層
3019 導電層
3020 導電層
3021 導電層
3022 導電層
3023 領域
3024 導電層
3025 導電層
3026 導電層
3027 導電層
3028 導電層
3029 導電層
3030 不純物領域
3031 不純物領域
3032 不純物領域
3033 不純物領域
3034 レジストマスク
3035 レジストマスク
3036 不純物領域
3037 不純物領域
3038 不純物領域
3039 不純物領域
3040 不純物領域
3041 不純物領域
3042 レジストマスク
3043 レジストマスク
3044 不純物領域
3045 不純物領域
3046 不純物領域
3047 不純物領域
3048 不純物領域
3049 不純物領域
3050 層間絶縁膜
3051 層間絶縁膜
3052 ソース配線
3053 ソース配線
3054 ソース電極
3055 ソース電極
3056 ドレイン配線
3057 ドレイン電極
3058 接続電極
4000 金属酸化膜
4001 パッド
4002 パッド
4003 保護層
4004 両面テープ
4005 両面テープ
4006 基板
4007 基板
4008 接着剤
4009 フレキシブル基板
3001a 酸化窒化シリコン膜
3001b 酸化窒化水素化シリコン膜
3017a 導電層
3017b 導電層
3018a 導電層
3018b 導電層
3019a 導電層
3019b 導電層
3020a 導電層
3020b 導電層
3021a 導電層
3021b 導電層
3022a 導電層
3022b 導電層
3024a 導電層
3024b 導電層
3025a 導電層
3025b 導電層
3026a 導電層
3026b 導電層
3027a 導電層
3027b 導電層
3028a 導電層
3028b 導電層
3029a 導電層
3029b 導電層
DESCRIPTION OF
207
307
401
1311
1818 flexible substrate 2000 IC card 2001 circuit 2010 ID tag 2011 circuit 2021 protective film 2022 ID chip 2030 case 2031 ID chip 2040 tag 2041 ID chip 2050 book 2051 protective film 2052 ID chip 2060 banknote 2061 ID chip 2070 shoe 2071 protective film 2072 ID Chip 2100 IC card 2101 Antenna 2102 Display portion 2103 Circuit 3000 Substrate 3001 Base film 3002 Insular semiconductor layer 3003 Insular semiconductor layer 3004 Insular semiconductor layer 3005 Insular semiconductor layer 3006 Insular semiconductor layer 3007 Gate insulating film 3008 Conductive film 3009 Conductive Film 3010 Resist mask 3011 Resist mask 3012 Resist mask 3013 Resist mask 3014 Resist mask 3015 Dist mask 3016 Region 3017 Conductive layer 3018 Conductive layer 3019 Conductive layer 3020 Conductive layer 3021 Conductive layer 3022 Conductive layer 3023 Region 3024 Conductive layer 3025 Conductive layer 3026 Conductive layer 3027 Conductive layer 3028 Conductive layer 3029 Conductive layer 3030 Impurity region 3031 Impurity region 3032 Impurity Region 3033 Impurity region 3034 Resist mask 3035 Resist mask 3036 Impurity region 3037 Impurity region 3038 Impurity region 3039 Impurity region 3040 Impurity region 3041 Resist mask 3043 Resist mask 3044 Impurity region 3045 Impurity region 3046 Impurity region 3047 Impurity region 3048 Impurity region 3049 Impurity region 3050 Interlayer insulating film 3051 Interlayer insulating film 3052 Source wiring 305 Source wiring 3054 Source electrode 3055 Source electrode 3056 Drain wiring 3057 Drain electrode 3058 Connection electrode 4000 Metal oxide film 4001 Pad 4002 Pad 4003 Protective layer 4004 Double-sided tape 4005 Double-sided tape 4006 Substrate 4007 Substrate 4008 Adhesive 4009 Flexible substrate 3001a Silicon oxynitride film 3001b Silicon oxynitride silicon film 3017a Conductive layer 3017b Conductive layer 3018a Conductive layer 3018b Conductive layer 3019a Conductive layer 3019b Conductive layer 3020a Conductive layer 3020b Conductive layer 3021a Conductive layer 3021b Conductive layer 3022a Conductive layer 3022b Conductive layer 3024a Conductive layer 3024b Conductive layer 3025a Conductive layer 3025a Layer 3025b conductive layer 3026a conductive layer 3026b conductive layer 3027a conductive layer 3027b conductive Layer 3028a Conductive layer 3028b Conductive layer 3029a Conductive layer 3029b Conductive layer
Claims (18)
前記アンテナ回路と電気的に接続された電源回路と、
前記電源回路に電気的に接続された入力端子と、前記アンテナ回路と電気的に接続されたクロック入力端子を有するチャージポンプを有することを特徴とする半導体装置。 An antenna circuit;
A power supply circuit electrically connected to the antenna circuit;
A semiconductor device comprising: a charge pump having an input terminal electrically connected to the power supply circuit and a clock input terminal electrically connected to the antenna circuit.
前記アンテナ回路と電気的に接続された電源回路と、
前記アンテナ回路と前記電源回路と電気的に接続された送受信回路と、
前記電源回路に電気的に接続された入力端子と、前記送受信回路と電気的に接続されたクロック入力端子を有するチャージポンプを有することを特徴とする半導体装置。 An antenna circuit;
A power supply circuit electrically connected to the antenna circuit;
A transmission / reception circuit electrically connected to the antenna circuit and the power supply circuit;
A semiconductor device comprising: a charge pump having an input terminal electrically connected to the power supply circuit and a clock input terminal electrically connected to the transmission / reception circuit.
前記アンテナ回路と電気的に接続された電源回路と、
前記電源回路に電気的に接続された入力端子と、前記送受信回路と電気的に接続されたクロック入力端子と、出力端子を有するチャージポンプと、
前記電源回路と前記出力端子に電気的に接続された不揮発性メモリと、
前記電源回路と前記不揮発性メモリと電気的に接続された論理回路と、
前記論理回路と電気的に接続されたスイッチ用トランジスタと、
前記スイッチ用トランジスタを通じて前記アンテナ回路に電気的に接続された基準電源を有することを特徴とする半導体装置。 An antenna circuit;
A power supply circuit electrically connected to the antenna circuit;
An input terminal electrically connected to the power supply circuit; a clock input terminal electrically connected to the transceiver circuit; and a charge pump having an output terminal;
A nonvolatile memory electrically connected to the power supply circuit and the output terminal;
A logic circuit electrically connected to the power supply circuit and the nonvolatile memory;
A switching transistor electrically connected to the logic circuit;
A semiconductor device comprising a reference power source electrically connected to the antenna circuit through the switching transistor.
前記アンテナ回路と電気的に接続された電源回路と、
前記アンテナ回路と前記電源回路と電気的に接続された送受信回路と、
前記アンテナ回路と前記電源回路と電気的に接続された送受信回路と、
前記電源回路に電気的に接続された入力端子と、前記送受信回路と電気的に接続されたクロック入力端子と、出力端子を有するチャージポンプと、
前記電源回路と前記出力端子に電気的に接続された不揮発性メモリと、
前記電源回路と前記不揮発性メモリと電気的に接続された論理回路と、
前記論理回路と電気的に接続されたスイッチ用トランジスタと、
前記スイッチ用トランジスタを通じて前記アンテナ回路に電気的に接続された基準電源を有することを特徴とする半導体装置。 An antenna circuit;
A power supply circuit electrically connected to the antenna circuit;
A transmission / reception circuit electrically connected to the antenna circuit and the power supply circuit;
A transmission / reception circuit electrically connected to the antenna circuit and the power supply circuit;
An input terminal electrically connected to the power supply circuit; a clock input terminal electrically connected to the transceiver circuit; and a charge pump having an output terminal;
A nonvolatile memory electrically connected to the power supply circuit and the output terminal;
A logic circuit electrically connected to the power supply circuit and the nonvolatile memory;
A switching transistor electrically connected to the logic circuit;
A semiconductor device comprising a reference power source electrically connected to the antenna circuit through the switching transistor.
前記アンテナ回路と電気的に接続された整流回路と、
前記整流回路と電気的に接続された安定化電源と、
前記安定化電源と電気的に接続された入力端子と、前記アンテナ回路と電気的に接続されたクロック入力端子と、出力端子とを有するチャージポンプと、
前記安定化電源と前記出力端子と電気的に接続された不揮発性メモリと、
前記安定化電源と不揮発性メモリと電気的に接続された論理回路と、
前記論理回路と電気的に接続されたスイッチ用トランジスタと、
前記スイッチ用トランジスタを通じて前記アンテナ回路と接続された基準電源を有することを特徴とする半導体装置。 An antenna circuit;
A rectifier circuit electrically connected to the antenna circuit;
A stabilized power supply electrically connected to the rectifier circuit;
A charge pump having an input terminal electrically connected to the stabilized power supply, a clock input terminal electrically connected to the antenna circuit, and an output terminal;
A non-volatile memory electrically connected to the stabilized power source and the output terminal;
A logic circuit electrically connected to the stabilized power source and the nonvolatile memory;
A switching transistor electrically connected to the logic circuit;
A semiconductor device comprising a reference power source connected to the antenna circuit through the switching transistor.
前記アンテナ回路と電気的に接続された整流回路と、
前記整流回路と電気的に接続された安定化電源と、
前記アンテナ回路と電気的に接続されたアンプと、
前記安定化電源と前記アンプに電気的に接続された分周回路と、
前記安定化電源と電気的に接続された入力端子と、前記分周回路と電気的に接続されたクロック入力端子と、出力端子を有するチャージポンプと、
前記安定化電源と前記出力端子と電気的に接続された不揮発性メモリと、
前記安定化電源と前記不揮発性メモリと電気的に接続された整流回路と、
前記整流回路と電気的に接続されたスイッチング用トランジスタと、
前記スイッチング用トランジスタを通じて前記アンテナ回路と電気的に接続された基準電源を有することを特徴とする半導体装置。 An antenna circuit;
A rectifier circuit electrically connected to the antenna circuit;
A stabilized power supply electrically connected to the rectifier circuit;
An amplifier electrically connected to the antenna circuit;
A frequency divider electrically connected to the stabilized power supply and the amplifier;
An input terminal electrically connected to the stabilized power supply; a clock input terminal electrically connected to the frequency divider circuit; and a charge pump having an output terminal;
A non-volatile memory electrically connected to the stabilized power source and the output terminal;
A rectifier circuit electrically connected to the stabilized power source and the nonvolatile memory;
A switching transistor electrically connected to the rectifier circuit;
A semiconductor device, comprising: a reference power source electrically connected to the antenna circuit through the switching transistor.
前記表示装置は、液晶素子、発光素子または電気泳動素子から成る群から選択されることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 6, further comprising a display device,
The display device is selected from the group consisting of a liquid crystal element, a light emitting element, and an electrophoretic element.
前記入力端子に電気的に接続されたアノードと、前記出力端子に電気的に接続されたカソードとを有するダイオードと、
アノードと電気的に接続された第1の容量と、
カソードと電気的に接続された第2の容量と、
インバータを有し、
前記インバータの出力端子は前記第1の容量に電気的に接続され、
前記インバータの入力端子は前記第2の容量と、前記クロック入力端子に接続されていることを特徴とする半導体装置。 The charge pump according to any one of claims 1 to 7, further comprising:
A diode having an anode electrically connected to the input terminal and a cathode electrically connected to the output terminal;
A first capacitor electrically connected to the anode;
A second capacitor electrically connected to the cathode;
Having an inverter,
An output terminal of the inverter is electrically connected to the first capacitor;
An input terminal of the inverter is connected to the second capacitor and the clock input terminal.
前記入力端子に電気的に接続された第1の電極と、前記容量に電気的に接続された第2の電極とを有する第1のトランジスタと、
前記基準電源と電気的に接続された第3の電極と、前記容量と電気的に接続された第4の電極とを有する第2のトランジスタと、
前記容量と前記第4の電極に接続された第5の電極と、前記第1の電極に電気的に接続された第6の電極を有する第3のトランジスタと、
前記第2の電極と前記容量と電気的に接続された第7の電極と、前記出力端子と電気的に接続された第8の電極を有する第4のトランジスタを有することを特徴とする半導体装置。 The charge pump according to any one of claims 1 to 6, wherein the charge pump has a capacity,
A first transistor having a first electrode electrically connected to the input terminal and a second electrode electrically connected to the capacitor;
A second transistor having a third electrode electrically connected to the reference power source and a fourth electrode electrically connected to the capacitor;
A third transistor having a fifth electrode connected to the capacitor and the fourth electrode, and a sixth electrode electrically connected to the first electrode;
A semiconductor device comprising: a fourth transistor having a seventh electrode electrically connected to the second electrode and the capacitor; and an eighth electrode electrically connected to the output terminal. .
An IC card, an ID tag, a wireless tag, or an ID chip, in which the semiconductor device according to any one of claims 1 to 17 is incorporated.
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