JP4915195B2

JP4915195B2 - Display device

Info

Publication number: JP4915195B2
Application number: JP2006261720A
Authority: JP
Inventors: 貴央谷亀; 幸人飯田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-09-27
Filing date: 2006-09-27
Publication date: 2012-04-11
Anticipated expiration: 2026-09-27
Also published as: JP2008083272A

Description

本発明は、表示装置に関し、特に電気光学素子を含む画素が行列状（マトリクス状）に配置されてなる平面型（フラットパネル型）の表示装置に関する。 The present invention relates to a display device, and more particularly to a flat panel display device in which pixels including electro-optical elements are arranged in a matrix (matrix).

近年、画表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化するいわゆる電流駆動型の電気光学素子、例えば有機薄膜に電界をかけると発光する現象を利用した有機ＥＬ(electro luminescence)素子を用い、当該有機ＥＬ素子を含む画素（画素回路）が行列状に配置されてなる有機ＥＬ表示装置が開発され、商品化が進められている。 In recent years, in the field of display devices that perform image display, as a light emitting element of a pixel, a so-called current-driven electro-optic element whose emission luminance changes according to a flowing current value, for example, a phenomenon that emits light when an electric field is applied to an organic thin film An organic EL display device in which pixels (pixel circuits) including the organic EL element are arranged in a matrix using the organic EL (electroluminescence) element used has been developed and commercialized.

この有機ＥＬ表示装置は、有機ＥＬ素子が１０Ｖ以下の印加電圧で駆動できるために低消費電力であり、また自発光素子であることから、液晶セルを含む画素によって光源（バックライト）からの光強度を制御する液晶表示装置に比べて、画像の視認性が高い、バックライトが不要、素子の応答速度が速い等の特長を持っている。 This organic EL display device has low power consumption because the organic EL element can be driven with an applied voltage of 10 V or less, and is a self-luminous element. Therefore, light from a light source (backlight) is emitted by a pixel including a liquid crystal cell. Compared with a liquid crystal display device that controls the strength, it has features such as high image visibility, no need for a backlight, and a high element response speed.

有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が簡単であるものの、大型でかつ高精細な表示装置の実現が難しいなどの問題がある。そのため、近年、電気光学素子に流れる電流を、当該電気光学素子と同じ画素回路内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ（一般には、ＴＦＴ(Thin Film Transistor;薄膜トランジスタ)）によって制御するアクティブマトリクス方式の表示装置の開発が盛んに行われている。 In the organic EL display device, as in the liquid crystal display device, a simple (passive) matrix method and an active matrix method can be adopted as the driving method. However, although a simple matrix display device has a simple structure, there is a problem that it is difficult to realize a large and high-definition display device. Therefore, in recent years, the current flowing through the electro-optical element is controlled by an active element provided in the same pixel circuit as the electro-optical element, for example, an insulated gate field effect transistor (generally, a TFT (Thin Film Transistor)). Active matrix display devices have been actively developed.

ところで、一般的に、有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性は、時間が経過すると劣化（経時劣化）する。有機ＥＬ素子を電流駆動するトランジスタ（以下、「駆動トランジスタ」と記述する）としてＮチャネル型のＴＦＴを用いた画素回路では、駆動トランジスタのソース側に有機ＥＬ素子が接続されることになるために、有機ＥＬ素子のＩ−Ｖ特性が経時変化すると、駆動トランジスタのゲート−ソース間電圧Ｖｇｓが変化し、その結果、有機ＥＬ素子の発光輝度も変化する。 By the way, generally, the current-voltage (IV) characteristic of the organic EL element deteriorates (deteriorates with time) over time. In a pixel circuit using an N-channel TFT as a transistor for driving an organic EL element with current (hereinafter referred to as “driving transistor”), the organic EL element is connected to the source side of the driving transistor. When the IV characteristic of the organic EL element changes with time, the gate-source voltage Vgs of the driving transistor changes, and as a result, the emission luminance of the organic EL element also changes.

このことについてより具体的に説明する。駆動トランジスタのソース電位は、当該駆動トランジスタと有機ＥＬ素子との動作点で決まる。有機ＥＬ素子のＩ−Ｖ特性が劣化すると、駆動トランジスタと有機ＥＬ素子との動作点が変動してしまうため、駆動トランジスタのゲートに同じ電圧を印加したとしても、駆動トランジスタのソース電位が変化する。これにより、駆動トランジスタのソース−ゲート間電圧Ｖｇｓが変化し、当該駆動トランジスタに流れる電流値が変化するために、有機ＥＬ素子に流れる電流値も変化し、その結果、有機ＥＬ素子の発光輝度が変化する。 This will be described more specifically. The source potential of the drive transistor is determined by the operating point between the drive transistor and the organic EL element. When the IV characteristic of the organic EL element deteriorates, the operating point of the driving transistor and the organic EL element fluctuates. Therefore, even if the same voltage is applied to the gate of the driving transistor, the source potential of the driving transistor changes. . As a result, the source-gate voltage Vgs of the driving transistor changes and the current value flowing through the driving transistor changes, so that the current value flowing through the organic EL element also changes. As a result, the emission luminance of the organic EL element increases. Change.

また、ポリシリコンＴＦＴを用いた画素回路では、有機ＥＬ素子のＩ−Ｖ特性の経時劣化に加えて、駆動トランジスタの閾値電圧Ｖｔｈや移動度μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Ｖｔｈや移動度μが画素ごとに異なったりする（個々のトランジスタ特性にバラツキがある）。駆動トランジスタの閾値電圧Ｖｔｈや移動度μが異なると、駆動トランジスタに流れる電流値にばらつきが生じるために、駆動トランジスタのゲートに同じ電圧を印加しても、有機ＥＬ素子の発光輝度が変化し、画面の一様性（ユニフォーミティ）が損なわれる。 In addition, in a pixel circuit using a polysilicon TFT, in addition to the deterioration of the IV characteristics of the organic EL element over time, the threshold voltage Vth and mobility μ of the driving transistor change over time, or due to manufacturing process variations. The threshold voltage Vth and the mobility μ are different for each pixel (individual transistor characteristics vary). When the threshold voltage Vth and mobility μ of the driving transistor are different, the current value flowing through the driving transistor varies, so even when the same voltage is applied to the gate of the driving transistor, the light emission luminance of the organic EL element changes. The uniformity of the screen is lost.

そこで、有機ＥＬ素子のＩ−Ｖ特性が経時劣化したり、駆動トランジスタの閾値電圧Ｖｔｈや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子の発光輝度を一定に保つようにするために、有機ＥＬ素子の特性変動に対する補償機能および駆動トランジスタの閾値電圧Ｖｔｈや移動度μの変動に対する補正機能を画素回路の各々に持たせる構成を採っている（例えば、特許文献１参照）。 Therefore, even if the IV characteristic of the organic EL element deteriorates with time, or the threshold voltage Vth or mobility μ of the driving transistor changes with time, the light emission luminance of the organic EL element is not affected by those effects. In order to keep the pixel circuit constant, each pixel circuit is provided with a compensation function for the characteristic variation of the organic EL element and a correction function for the variation of the threshold voltage Vth and mobility μ of the driving transistor (for example, Patent Document 1).

特開２００６−１３３５４２号公報JP 2006-133542 A

上述した閾値電圧Ｖｔｈや移動度μの変動に対する補正（以下、「閾値補正」、「移動度補正」と記述する）処理において、閾値補正および移動度補正は、パルス信号のタイミングによって決まるそれぞれの補正期間内で行われ、また閾値補正および移動度補正の各補正期間は水平走査時間（１Ｈ）内に収まっていた。 In the correction processing (hereinafter referred to as “threshold correction” and “mobility correction”) for the variation of the threshold voltage Vth and the mobility μ described above, the threshold correction and the mobility correction are the respective corrections determined by the timing of the pulse signal. The correction period was carried out within the period, and the threshold correction period and the mobility correction period were within the horizontal scanning time (1H).

一方、表示装置の小型化が進む中、細かい地図や文字を表示する携帯電話機などのモバイル機器に搭載される表示装置として、ＱＶＧＡ(Quarter Video Graphics Array)やＶＧＡ(Video Graphics Array)等のグラフィックス表示規格の高精細な表示装置の需要が高まっている。そして、表示装置を高精細化していくと、それに伴って水平走査時間が縮まるために、パルス信号のタイミングで決まる閾値補正および移動度補正の各補正時間を十分に確保できなくなってくる。 On the other hand, as display devices become smaller, graphics such as QVGA (Quarter Video Graphics Array) and VGA (Video Graphics Array) are used as display devices mounted on mobile devices such as mobile phones that display fine maps and characters. The demand for high-definition display devices with display standards is increasing. As the display device becomes higher in definition, the horizontal scanning time is reduced accordingly, so that it is not possible to sufficiently secure each correction time for threshold correction and mobility correction determined by the timing of the pulse signal.

特に、閾値補正の補正時間としては、１Ｈ弱もの長さを必要とすることから、水平走査時間が縮まることによって補正時間を十分に確保できなく、それに伴って十分に閾値補正が行えないと、低階調で発光輝度のばらつきが起こることがある。 In particular, since the correction time for threshold correction requires a length of less than 1H, the horizontal scanning time is shortened so that the correction time cannot be sufficiently secured, and accordingly the threshold correction cannot be sufficiently performed. There may be a variation in emission luminance at a low gradation.

そこで、本発明は、高精細化に伴って水平走査時間が短くなっても、閾値補正を十分に行うことができる表示装置を提供することを目的とする。 Therefore, an object of the present invention is to provide a display device that can sufficiently perform threshold correction even when the horizontal scanning time is shortened with higher definition.

本発明による表示装置は、電気光学素子と、入力信号電圧をサンプリングして書き込む書き込みトランジスタと、前記書き込みトランジスタによって書き込まれた信号電圧を保持する保持容量と、前記保持容量に保持された信号電圧に基づいて前記電気光学素子を駆動する駆動トランジスタとを含む画素が行列状に配置されてなる画素アレイ部と、前記画素アレイ部の各画素を行単位で選択するための走査信号を出力する走査回路と、前記走査回路から出力される前記走査信号によって選択された行の各画素に対して入力信号を書き込む駆動を行う駆動回路とを具備し、前記駆動トランジスタのドレイン−ソース間電流の閾値電圧に対する依存性を打ち消す閾値補正の動作が可能な表示装置であって、前記走査回路が、単位回路が縦続接続されてなり、パルス幅が可変なスタートパルスを、１Ｈ（Ｈは水平走査時間）を単位とするクロックパルスに同期して順次シフトし、前記単位回路の各々からシフトパルスを順に出力するシフトレジスタと、低電位および高電位のいずれか一方を選択的にとる制御信号と前記単位回路の各々の出力信号とを２入力とするＯＲゲート群と、前記単位回路の各々の入力信号と前記ＯＲゲート群の各出力信号と前記閾値補正の補正期間を決定する第１イネーブル信号とを３入力する第１ＮＡＮＤゲート群と、前記単位回路の各々の入力信号の反転信号と出力信号と前記入力信号電圧の書き込み期間を決定する第２イネーブル信号とを３入力する第２ＮＡＮＤゲート群と、前記第１，第２ＮＡＮＤゲート群の各出力信号を２入力とし、前記走査信号を出力する第３ＮＡＮＤゲート群とを有し、前記第１イネーブル信号と前記第２イネーブル信号とが異なる１Ｈで発生することを特徴としている。 The display device according to the present invention includes an electro-optic element, a writing transistor that samples and writes an input signal voltage, a holding capacitor that holds a signal voltage written by the writing transistor, and a signal voltage that is held in the holding capacitor. And a scanning circuit that outputs a scanning signal for selecting each pixel of the pixel array unit in a row unit, the pixel array unit including pixels including driving transistors that drive the electro-optic element based on the matrix And a driving circuit for driving to write an input signal to each pixel in a row selected by the scanning signal output from the scanning circuit, and for a threshold voltage of a drain-source current of the driving transistor A display device capable of threshold correction operation that cancels the dependence, wherein the scanning circuit includes unit circuits connected in cascade. A shift register that sequentially shifts a start pulse having a variable pulse width in synchronization with a clock pulse having a unit of 1H (H is a horizontal scanning time), and sequentially outputs a shift pulse from each of the unit circuits; An OR gate group having two inputs of a control signal that selectively takes one of a low potential and a high potential and each output signal of the unit circuit, and each input signal of the unit circuit and the OR gate group A first NAND gate group that inputs three output signals and a first enable signal that determines a correction period for the threshold correction, an inverted signal of each input signal of each unit circuit, an output signal, and a writing period of the input signal voltage A second NAND gate group that inputs three second enable signals to determine the output of the first NAND gate group and two output signals of the first and second NAND gate groups, and outputs the scanning signal. To the 3NAND and a gate group, wherein the first enable signal and said second enable signal is characterized in that occur at different 1H.

シフトレジスタと、ＯＲゲート群、第１，第２および第３のＮＡＮＤゲート群の論理回路との組み合わせからなる走査回路において、第１イネーブル信号と第２イネーブル信号とを異なる１Ｈで発生するようにするとともに、スタートパルスのアクティブ期間（パルス幅）を変えることで、閾値補正の補正期間をスタートパルスのアクティブ期間で決まる複数Ｈに亘って複数回設定することができる。そして、ＯＲゲート群の各ゲートの一方の入力となる制御信号の極性（低電位／高電位）を切り替えることで、閾値補正の補正期間を複数Ｈに亘って奇数回に設定するか、偶数回に設定するかを選択できるために、閾値補正の補正期間を１Ｈおきではなく１Ｈごとに細かく設定できる。 In a scanning circuit comprising a combination of a shift register and a logic circuit of an OR gate group, first, second and third NAND gate groups, the first enable signal and the second enable signal are generated at different 1H. In addition, by changing the active period (pulse width) of the start pulse, the threshold correction period can be set a plurality of times over a plurality H determined by the active period of the start pulse. Then, by changing the polarity (low potential / high potential) of the control signal which is one input of each gate of the OR gate group, the correction period of the threshold correction is set to an odd number over a plurality of H times or an even number of times. Therefore, the correction period for threshold correction can be set finely for every 1H instead of every 1H.

本発明によれば、閾値補正の補正期間をスタートパルスのアクティブ期間で決まる複数Ｈに亘って複数回設定することができるために、高精細化に伴って水平走査時間が短くなっても、閾値補正を十分に行うことができるとともに、閾値補正の補正期間を１Ｈごとに細かく設定できることにより、画素回路の特性上、最適な閾値補正時間を設定できるために、閾値補正をより確実に行うことができ、低階調で発光輝度のばらつきを抑えることができる。 According to the present invention, since the correction period of threshold correction can be set a plurality of times over a plurality of H determined by the active period of the start pulse, even if the horizontal scanning time is shortened due to high definition, the threshold value is corrected. Since the correction can be sufficiently performed and the correction period for threshold correction can be set finely for each 1H, the optimum threshold correction time can be set in terms of the characteristics of the pixel circuit, so that the threshold correction can be performed more reliably. It is possible to suppress variations in light emission luminance with low gradation.

以下、本発明の実施の形態について図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図１は、本発明の一実施形態に係るアクティブマトリクス型表示装置、例えば有機ＥＬ表示装置の構成の概略を示すシステム構成図である。 FIG. 1 is a system configuration diagram showing an outline of the configuration of an active matrix display device according to an embodiment of the present invention, for example, an organic EL display device.

図１に示すように、本実施形態に係る有機ＥＬ表示装置１０は、画素（ＰＸＬＣ）２０が行列状（マトリクス状）に２次元配置されてなる画素アレイ部３０と、当該画素アレイ部３０の周辺に配置され、各画素２０を駆動する駆動部、即ち書き込み走査回路４０、電源走査回路５０および水平駆動回路６０とを有する構成となっている。 As shown in FIG. 1, the organic EL display device 10 according to this embodiment includes a pixel array unit 30 in which pixels (PXLC) 20 are two-dimensionally arranged in a matrix (matrix shape), and the pixel array unit 30. It is arranged in the periphery and has a drive unit that drives each pixel 20, that is, a write scanning circuit 40, a power supply scanning circuit 50, and a horizontal driving circuit 60.

画素アレイ部３０には、ｍ行ｎ列の画素配列に対して、画素行ごとに走査線３１−１〜３１−ｍと電源供給線３２−１〜３２−ｍとが配線され、画素列ごとに信号線３３−１〜３３−ｎが配線されている。 The pixel array unit 30 is provided with scanning lines 31-1 to 31-m and power supply lines 32-1 to 32-m for each pixel row with respect to a pixel array of m rows and n columns. The signal lines 33-1 to 33-n are wired.

画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成され、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０は、アモルファスシリコンＴＦＴ(Thin Film Transistor;薄膜トランジスタ)または低温ポリシリコンＴＦＴを用いて形成することができる。低温ポリシリコンＴＦＴを用いる場合には、走査回路４０、電源走査回路５０および水平駆動回路６０についても、画素アレイ部３０を形成するパネル（基板）上に実装することができる。 The pixel array unit 30 is usually formed on a transparent insulating substrate such as a glass substrate, and has a flat (flat) panel structure. Each pixel 20 of the pixel array unit 30 can be formed using an amorphous silicon TFT (Thin Film Transistor) or a low-temperature polysilicon TFT. When the low-temperature polysilicon TFT is used, the scanning circuit 40, the power supply scanning circuit 50, and the horizontal driving circuit 60 can also be mounted on the panel (substrate) on which the pixel array unit 30 is formed.

書き込み走査回路４０は、シフトレジスタ等によって構成され、走査線３１−１〜３１−ｍに順次走査信号ＷＳＬ１〜ＷＳＬｍを供給して画素２０を行単位で線順次走査する。電源走査回路５０は、シフトレジスタ等によって構成され、書き込み走査回路４０による線順次走査に同期して、電源供給線３２−１〜３２−ｍに第１電位Ｖｃｃ＿Ｈとそれよりも低い第２電位Ｖｃｃ＿Ｌで切り替わる電源線電位ＤＳＬ１〜ＤＳＬｍを供給する。水平駆動回路６０は、信号線３３−１〜３３−ｎに対して輝度情報に応じた映像信号の信号電位Ｖｓｉｇと基準電位Ｖｏとを適宜供給する。ここで、第２電位Ｖｃｃ＿Ｌは、基準電位Ｖｏよりも十分に低い電位である。 The writing scanning circuit 40 is configured by a shift register or the like, and sequentially supplies the scanning signals WSL1 to WSLm to the scanning lines 31-1 to 31-m to scan the pixels 20 line-sequentially in units of rows. The power supply scanning circuit 50 is configured by a shift register or the like, and is synchronized with the line sequential scanning by the write scanning circuit 40 to the power supply lines 32-1 to 32-m at the first potential Vcc_H and a lower second potential Vcc_L. The power supply line potentials DSL1 to DSLm that are switched at are supplied. The horizontal drive circuit 60 appropriately supplies the signal potential Vsig and the reference potential Vo of the video signal corresponding to the luminance information to the signal lines 33-1 to 33-n. Here, the second potential Vcc_L is a potential sufficiently lower than the reference potential Vo.

（画素回路）
図２は、画素（画素回路）２０の具体的な構成例を示す回路図である。図２に示すように、画素２０は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子３１を発光素子として有し、当該有機ＥＬ素子３１に加えて、駆動トランジスタ２２、書き込みトランジスタ２３および保持容量２４を有する構成となっている。 (Pixel circuit)
FIG. 2 is a circuit diagram illustrating a specific configuration example of the pixel (pixel circuit) 20. As shown in FIG. 2, the pixel 20 has a current-driven electro-optical element, for example, an organic EL element 31 whose light emission luminance changes according to a current value flowing through the device, as the light-emitting element. In addition, the driving transistor 22, the writing transistor 23, and the storage capacitor 24 are included.

ここで、駆動トランジスタ２２および書き込みトランジスタ２３としてＮチャネル型のＴＦＴが用いられている。ただし、ここでの駆動トランジスタ２２および書き込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。 Here, N-channel TFTs are used as the drive transistor 22 and the write transistor 23. However, the combination of the conductivity types of the driving transistor 22 and the writing transistor 23 here is only an example, and is not limited to these combinations.

有機ＥＬ素子２１は、全ての画素２０に対して共通に配線された共通電源供給線３５にカソード電極が接続されている。駆動トランジスタ２２は、ソースが有機ＥＬ素子２１のアノード電極に接続され、ドレインが電源供給線３２（３２−１〜３２−ｍ）に接続されている。書き込みトランジスタ２３は、ゲートが走査線３１（３１−１〜３１−ｍ）に接続され、ソースが信号線３３（３３−１〜３３−ｎ）に接続され、ドレインが駆動トランジスタ２２のゲートに接続されている。保持容量２４は、一端が駆動トランジスタ２２のゲートに接続され、他端が駆動トランジスタ２２のソース（有機ＥＬ素子２１のアノード電極）に接続されている。 The organic EL element 21 has a cathode electrode connected to a common power supply line 35 that is wired in common to all the pixels 20. The drive transistor 22 has a source connected to the anode electrode of the organic EL element 21 and a drain connected to the power supply line 32 (32-1 to 32-m). The writing transistor 23 has a gate connected to the scanning line 31 (31-1 to 31-m), a source connected to the signal line 33 (33-1 to 33-n), and a drain connected to the gate of the driving transistor 22. Has been. The storage capacitor 24 has one end connected to the gate of the drive transistor 22 and the other end connected to the source of the drive transistor 22 (the anode electrode of the organic EL element 21).

かかる構成の画素２０において、書き込みトランジスタ２３は、書き込み走査回路４０から走査線３１を通してゲートに印加される走査信号ＷＳＬに応答して導通状態となることにより、信号線３３を通して水平駆動回路６０から供給される映像信号の信号電位Ｖｓｉｇをサンプリングして画素２０内に書き込む。この書き込まれた信号電位Ｖｓｉｇは、保持容量２４に保持される。 In the pixel 20 having such a configuration, the writing transistor 23 is supplied from the horizontal driving circuit 60 through the signal line 33 by being turned on in response to the scanning signal WSL applied to the gate from the writing scanning circuit 40 through the scanning line 31. The signal potential Vsig of the video signal to be sampled is sampled and written into the pixel 20. The written signal potential Vsig is held in the holding capacitor 24.

駆動トランジスタ２２は、電源線電位ＤＳＬが第１電位Ｖｃｃ＿Ｈにあるときに、電源供給線３２から電流の供給を受けて、保持容量２４に保持された信号電位Ｖｓｉｇに応じた駆動電流を有機ＥＬ素子２１に供給することによって当該有機ＥＬ素子２１を電流駆動する。 When the power supply line potential DSL is at the first potential Vcc_H, the drive transistor 22 is supplied with current from the power supply line 32 and applies a drive current corresponding to the signal potential Vsig held in the holding capacitor 24 to the organic EL element. By supplying to 21, the organic EL element 21 is driven by current.

（閾値補正機能）
ここで、電源走査回路５０は、書き込みトランジスタ２３が導通した後で、水平駆動回路６０が信号線３３（３３−１〜３３−ｎ）に基準電位Ｖｏを供給している間に、電源線電位ＤＳＬを第１電位Ｖｃｃ＿Ｈと第２電位Ｖｃｃ＿Ｌとの間で切り替える。この電源線電位ＤＳＬの切り替えにより、駆動トランジスタ２２の閾値電圧Ｖｔｈに相当する電圧が保持容量２４に保持される。 (Threshold correction function)
Here, the power supply scanning circuit 50 has the power supply line potential while the horizontal driving circuit 60 supplies the reference potential Vo to the signal lines 33 (33-1 to 33-n) after the writing transistor 23 is turned on. DSL is switched between the first potential Vcc_H and the second potential Vcc_L. By switching the power supply line potential DSL, a voltage corresponding to the threshold voltage Vth of the drive transistor 22 is held in the holding capacitor 24.

保持容量２４に駆動トランジスタ２２の閾値電圧Ｖｔｈに相当する電圧を保持するのは次の理由による。駆動トランジスタ２２の製造プロセスのばらつきや経時変化により、各画素ごとに駆動トランジスタ２２の閾値電圧Ｖｔｈや移動度μなどのトランジスタ特性の変動がある。このトランジスタ特性の変動により、駆動用トランジスタ２２に同一のゲート電位を与えても、画素ごとにドレイン・ソース間電流（駆動電流）Ｉｄｓが変動し、発光輝度のばらつきとなって現れる。この閾値電圧Ｖｔｈの画素ごとのばらつきの影響をキャンセル（補正）するために、閾値電圧Ｖｔｈに相当する電圧を保持容量２４に保持するのである。 The voltage corresponding to the threshold voltage Vth of the driving transistor 22 is held in the holding capacitor 24 for the following reason. Due to variations in the manufacturing process of the drive transistor 22 and changes over time, transistor characteristics such as the threshold voltage Vth and mobility μ of the drive transistor 22 vary for each pixel. Due to this variation in transistor characteristics, even if the same gate potential is applied to the driving transistor 22, the drain-source current (driving current) Ids varies from pixel to pixel, resulting in variations in light emission luminance. In order to cancel (correct) the influence of the variation in threshold voltage Vth for each pixel, a voltage corresponding to the threshold voltage Vth is held in the holding capacitor 24.

駆動トランジスタ２２の閾値電圧Ｖｔｈの補正は次のようにして行われる。すなわち、保持容量２４にあらかじめ閾値電圧Ｖｔｈを保持しておくことで、信号電圧Ｖｓｉｇによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖｔｈが保持容量２４に保持した閾値電圧Ｖｔｈに相当する電圧と相殺される、換言すれば、閾値電圧Ｖｔｈの補正が行われる。 The threshold voltage Vth of the driving transistor 22 is corrected as follows. That is, by holding the threshold voltage Vth in the storage capacitor 24 in advance, the threshold voltage Vth of the drive transistor 22 becomes the threshold voltage Vth held in the storage capacitor 24 when the drive transistor 22 is driven by the signal voltage Vsig. The threshold voltage Vth is corrected, which cancels out the corresponding voltage, in other words.

これが閾値補正機能である。この閾値補正機能により、画素ごとに閾値電圧Ｖｔｈにばらつきや経時変化があったとしても、それらの影響を受けることなく、有機ＥＬ素子２１の発光輝度を一定に保つことができることになる。閾値補正の原理については後で詳細に説明する。 This is the threshold correction function. With this threshold correction function, even if the threshold voltage Vth varies or changes with time for each pixel, the light emission luminance of the organic EL element 21 can be kept constant without being influenced by the threshold voltage Vth. The principle of threshold correction will be described in detail later.

（移動度補正機能）
図２に示した画素２０は、上述した閾値補正機能に加えて、移動度補正機能を備えている。すなわち、水平駆動回路６０が映像信号の信号電位Ｖｓｉｇを信号線３３（３３−１〜３３−ｎ）に供給している期間で、かつ、書き込み走査回路４０から出力される走査信号ＷＳＬ（ＷＳＬ１〜ＷＳＬｍ）に応答して書き込みトランジスタ２３が導通する期間、即ち移動度補正期間において、保持容量２４に信号電位Ｖｓｉｇを保持する際に、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓの移動度μに対する依存性を打ち消す移動度補正が行われる。この移動度補正の具体的な原理および動作については後述する。 (Mobility correction function)
The pixel 20 shown in FIG. 2 has a mobility correction function in addition to the threshold correction function described above. That is, the scanning signal WSL (WSL <b> 1 to WSL <b> 1) output from the writing scanning circuit 40 during the period in which the horizontal driving circuit 60 supplies the signal potential Vsig of the video signal to the signal lines 33 (33-1 to 33-n). Dependence on the mobility μ of the drain-source current Ids of the drive transistor 22 when the signal potential Vsig is held in the storage capacitor 24 in the period in which the write transistor 23 is turned on in response to WSLm), that is, the mobility correction period. Mobility correction is performed to cancel the sex. The specific principle and operation of this mobility correction will be described later.

（ブートストラップ機能）
図２に示した画素２０はさらにブートストラップ機能も備えている。すなわち、水平駆動回路６０は、保持容量２４に信号電位Ｖｓｉｇが保持された段階で走査線３１（３１−１〜３１−ｍ）に対する走査信号ＷＳＬ（ＷＳＬ１〜ＷＳＬｍ）の供給を解除し、書き込みトランジスタ２３を非導通状態にして駆動トランジスタ２２のゲートを信号線３３（３３−１〜３３−ｎ）から電気的に切り離する。これにより、駆動トランジスタ２２のソース電位Ｖｓの変動にゲート電位Ｖｇが連動するために、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓを一定に維持することができる。 (Bootstrap function)
The pixel 20 shown in FIG. 2 further has a bootstrap function. That is, the horizontal driving circuit 60 cancels the supply of the scanning signals WSL (WSL1 to WSLm) to the scanning lines 31 (31-1 to 31-m) when the signal potential Vsig is held in the holding capacitor 24, and the writing transistor 23 is made non-conductive, and the gate of the drive transistor 22 is electrically disconnected from the signal line 33 (33-1 to 33-n). Thereby, since the gate potential Vg is interlocked with the fluctuation of the source potential Vs of the drive transistor 22, the gate-source voltage Vgs of the drive transistor 22 can be kept constant.

（回路動作）
次に、本実施形態に係る有機ＥＬ表示装置１０の回路動作について、図３のタイミングチャートを基に、図４および図５の動作説明図を用いて説明する。なお、図４および図５の動作説明図では、図面の簡略化のために、書き込みトランジスタ２３をスイッチのシンボルで図示している。また、有機ＥＬ素子２１は寄生容量を持っていることから、当該寄生容量Ｃｅｌについても図示している。 (Circuit operation)
Next, the circuit operation of the organic EL display device 10 according to the present embodiment will be described with reference to the operation explanatory diagrams of FIGS. 4 and 5 based on the timing chart of FIG. In the operation explanatory diagrams of FIGS. 4 and 5, the write transistor 23 is illustrated by a switch symbol for simplification of the drawing. Further, since the organic EL element 21 has a parasitic capacitance, the parasitic capacitance Cel is also illustrated.

図３のタイミングチャートでは、時間軸を共通にして、１Ｈ（水平走査時間）における走査線電位ＷＳＬの変化、電源線電位ＤＳＬの変化、駆動トランジスタ２２のゲート電位Ｖｇおよびソース電位Ｖｓの変化を表している。 In the timing chart of FIG. 3, the time axis is shared, and the change of the scanning line potential WSL, the change of the power supply line potential DSL, the change of the gate potential Vg and the source potential Vs of the driving transistor 22 in 1H (horizontal scanning time) are shown. ing.

＜発光期間＞
図３のタイミングチャートにおいて、時刻ｔ１以前は有機ＥＬ素子２１が発光状態にある（発光期間）。この発光期間では、電源供給線３２の電位が高電位Ｖｃｃ＿Ｈ（第１電位）にあり、図４（Ａ）に示すように、電源供給線３２から駆動トランジスタ２２を通して有機ＥＬ素子２１に駆動電流（ドレイン・ソース間電流）Ｉｄｓが供給されるため、有機ＥＬ素子２１が駆動電流Ｉｄｓに応じた輝度で発光する。 <Light emission period>
In the timing chart of FIG. 3, before the time t1, the organic EL element 21 is in a light emission state (light emission period). During this light emission period, the potential of the power supply line 32 is at the high potential Vcc_H (first potential), and as shown in FIG. 4A, a drive current (from the power supply line 32 to the organic EL element 21 through the drive transistor 22) Since the drain-source current (Ids) is supplied, the organic EL element 21 emits light with luminance corresponding to the drive current Ids.

＜閾値補正準備期間＞
そして、時刻ｔ１になると線順次走査の新しいフィールドに入り、図４（Ｂ）に示すように、電源線電位ＤＳＬが高電位Ｖｃｃ＿Ｈ（第１電位）から信号線３３の基準電位Ｖｏよりも十分に低い電位Ｖｃｃ＿Ｌ（第２電位）に遷移すると、駆動トランジスタ２２のソース電位Ｖｓも低電位Ｖｃｃ＿Ｌに向けて下降を開始する。 <Threshold correction preparation period>
At time t1, a new field of line sequential scanning is entered, and the power supply line potential DSL is sufficiently higher than the reference potential Vo of the signal line 33 from the high potential Vcc_H (first potential) as shown in FIG. When transitioning to the low potential Vcc_L (second potential), the source potential Vs of the drive transistor 22 also starts to decrease toward the low potential Vcc_L.

次に、時刻ｔ２で書き込み走査回路４０から走査信号ＷＳＬが出力され、走査線電位ＷＳＬが高電位側に遷移することで、図４（Ｃ）に示すように、書き込みトランジスタ２３が導通状態となる。このとき、水平駆動回路６０から信号線３３に対して基準電位Ｖｏが供給されているために、駆動トランジスタ２２のゲート電位Ｖｇが基準電位Ｖｏになる。また、駆動トランジスタ２２のソース電位Ｖｓは、基準電位Ｖｏよりも十分に低い電位Ｖｃｃ＿Ｌにある。 Next, at time t2, the scanning signal WSL is output from the writing scanning circuit 40, and the scanning line potential WSL shifts to the high potential side, so that the writing transistor 23 is turned on as illustrated in FIG. . At this time, since the reference potential Vo is supplied from the horizontal drive circuit 60 to the signal line 33, the gate potential Vg of the drive transistor 22 becomes the reference potential Vo. The source potential Vs of the drive transistor 22 is at a potential Vcc_L that is sufficiently lower than the reference potential Vo.

ここで、低電位Ｖｃｃ＿Ｌ（第２電位）については、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが、当該駆動トランジスタ２２の閾値電圧Ｖｔｈよりも大きくなるように設定しておくこととする。このように、駆動トランジスタ２２のゲート電位Ｖｇを基準電位Ｖｏ、ソース電位Ｖｓを低電位Ｖｃｃ＿Ｌにそれぞれ初期化することで、閾値電圧補正動作の準備が完了する。 Here, the low potential Vcc_L (second potential) is set so that the gate-source voltage Vgs of the drive transistor 22 is larger than the threshold voltage Vth of the drive transistor 22. As described above, the gate voltage Vg of the drive transistor 22 is initialized to the reference potential Vo and the source potential Vs is initialized to the low potential Vcc_L, whereby the preparation for the threshold voltage correction operation is completed.

＜閾値補正期間＞
次に、時刻ｔ３で、図４（Ｄ）に示すように、電源線電位ＤＳＬが低電位Ｖｃｃ＿Ｌから高電位Ｖｃｃ＿Ｈに切り替わると、駆動トランジスタ２２のソース電位Ｖｓが上昇を開始する。やがて、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが当該駆動トランジスタ２２の閾値電圧Ｖｔｈになり、当該閾値電圧Ｖｔｈに相当する電圧が保持容量２４に書き込まれる。 <Threshold correction period>
Next, at time t3, as illustrated in FIG. 4D, when the power supply line potential DSL is switched from the low potential Vcc_L to the high potential Vcc_H, the source potential Vs of the driving transistor 22 starts to increase. Eventually, the gate-source voltage Vgs of the drive transistor 22 becomes the threshold voltage Vth of the drive transistor 22, and a voltage corresponding to the threshold voltage Vth is written into the storage capacitor 24.

ここでは、便宜上、閾値電圧Ｖｔｈに相当する電圧を保持容量２４に書き込む期間を閾値補正期間と呼んでいる。なお、この閾値補正期間において、電流が専ら保持容量２４側に流れ、有機ＥＬ素子２１側には流れないようにするために、有機ＥＬ素子２１がカットオフ状態となるように共通電源供給線３５の電位を設定しておくこととする。 Here, for convenience, a period during which a voltage corresponding to the threshold voltage Vth is written to the storage capacitor 24 is referred to as a threshold correction period. In this threshold correction period, the common power supply line 35 is set so that the organic EL element 21 is cut off in order to prevent the current from flowing exclusively to the storage capacitor 24 and not to the organic EL element 21. The potential of is set in advance.

次に、時刻ｔ４で走査線電位ＷＳＬが低電位側に遷移することで、図５（Ａ）に示すように、書き込みトランジスタ２３が非導通状態となる。このとき、駆動トランジスタ２２のゲートがフローティング状態になるが、ゲート−ソース間電圧Ｖｇｓが駆動トランジスタ２２の閾値電圧Ｖｔｈに等しいために、当該駆動トランジスタ２２はカットオフ状態にある。したがって、ドレイン−ソース間電流Ｉｄｓは流れない。 Next, at time t4, the scanning line potential WSL shifts to the low potential side, so that the writing transistor 23 is turned off as illustrated in FIG. At this time, the gate of the driving transistor 22 is in a floating state, but the driving transistor 22 is in a cutoff state because the gate-source voltage Vgs is equal to the threshold voltage Vth of the driving transistor 22. Therefore, the drain-source current Ids does not flow.

＜書き込み期間／移動度補正期間＞
次に、時刻ｔ５で、図５（Ｂ）に示すように、信号線３３の電位が基準電位Ｖｏから映像信号の信号電位Ｖｓｉｇに切り替わる。続いて、時刻ｔ６で、走査線電位ＷＳＬが高電位側に遷移することで、図５（Ｃ）に示すように、書き込みトランジスタ２３が導通状態になって映像信号の信号電位Ｖｓｉｇをサンプリングする。 <Writing period / mobility correction period>
Next, at time t5, as shown in FIG. 5B, the potential of the signal line 33 is switched from the reference potential Vo to the signal potential Vsig of the video signal. Subsequently, at time t6, the scanning line potential WSL transitions to the high potential side, so that the writing transistor 23 is turned on and the signal potential Vsig of the video signal is sampled as illustrated in FIG.

この書き込みトランジスタ２３による信号電位Ｖｓｉｇのサンプリングにより、駆動トランジスタ２２のゲート電位Ｖｇが信号電位Ｖｓｉｇとなる。このとき、有機ＥＬ素子２１は始めカットオフ状態（ハイインピーダンス状態）にあるために、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓは有機ＥＬ素子２１の寄生容量Ｃｅｌに流れ込み、よって寄生容量Ｃｅｌの充電が開始される。 By sampling the signal potential Vsig by the writing transistor 23, the gate potential Vg of the driving transistor 22 becomes the signal potential Vsig. At this time, since the organic EL element 21 is initially in a cut-off state (high impedance state), the drain-source current Ids of the drive transistor 22 flows into the parasitic capacitance Cel of the organic EL element 21, and thus the parasitic capacitance Cel is charged. Is started.

有機ＥＬ素子２１の寄生容量Ｃｅｌの充電により、駆動トランジスタ２２のソース電位Ｖｓが上昇を開始し、やがて駆動トランジスタ２２のゲート‐ソース間電圧ＶｇｓはＶｓｉｇ＋Ｖｔｈ−ΔＶとなる。すなわち、ソース電位Ｖｓの上昇分ΔＶは、保持容量２４に保持された電圧（Ｖｓｉｇ＋Ｖｔｈ）から差し引かれるように、換言すれば、保持容量２４の充電電荷を放電するように作用し、負帰還がかけられたことになる。したがって、ソース電位Ｖｓの上昇分ΔＶは負帰還の帰還量となる。 As the parasitic capacitance Cel of the organic EL element 21 is charged, the source potential Vs of the drive transistor 22 starts to rise, and the gate-source voltage Vgs of the drive transistor 22 eventually becomes Vsig + Vth−ΔV. That is, the increase ΔV of the source potential Vs is subtracted from the voltage (Vsig + Vth) held in the holding capacitor 24, in other words, acts to discharge the charged charge of the holding capacitor 24, and negative feedback is applied. It will be. Therefore, the increase ΔV of the source potential Vs becomes a feedback amount of negative feedback.

このように、駆動トランジスタ２２に流れるドレイン−ソース間電流Ｉｄｓを当該駆動トランジスタ２２のゲート入力に、即ちゲート‐ソース間電圧Ｖｇｓに負帰還することにより、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓの移動度μに対する依存性を打ち消す、即ち移動度μの画素ごとのばらつきを補正する移動度補正が行われる。 As described above, the drain-source current Ids flowing through the drive transistor 22 is negatively fed back to the gate input of the drive transistor 22, that is, the gate-source voltage Vgs, so that the drain-source current Ids of the drive transistor 22 is reduced. Mobility correction is performed to cancel the dependence on the mobility μ, that is, to correct the variation of the mobility μ for each pixel.

より具体的には、映像信号の信号電位Ｖｓｉｇが高いほどドレイン−ソース間電流Ｉｄｓが大きくなるために、負帰還の帰還量（補正量）ΔＶの絶対値も大きくなる。したがって、発光輝度レベルに応じた移動度補正が行える。また、映像信号の信号電位Ｖｓｉｇを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量ΔＶの絶対値も大きくなるために、画素ごとの移動度μのばらつきを取り除くことができる。 More specifically, since the drain-source current Ids increases as the signal potential Vsig of the video signal increases, the absolute value of the feedback amount (correction amount) ΔV of negative feedback also increases. Therefore, mobility correction according to the light emission luminance level can be performed. When the signal potential Vsig of the video signal is constant, the absolute value of the feedback amount ΔV of the negative feedback increases as the mobility μ of the driving transistor 22 increases. Therefore, variation in the mobility μ for each pixel is removed. Can do.

＜発光期間＞
次に、時刻ｔ７で走査線電位ＷＳＬが低電位側に遷移することで、図５（Ｄ）に示すように、書き込みトランジスタ２３が非導通状態となる。これにより、駆動トランジスタ２２のゲートは信号線３３から切り離される。これと同時に、ドレイン−ソース間電流Ｉｄｓが有機ＥＬ素子２１に流れ始めることにより、有機ＥＬ素子２１のアノード電位はドレイン−ソース間電流Ｉｄｓに応じて上昇する。 <Light emission period>
Next, at time t7, the scanning line potential WSL shifts to the low potential side, whereby the writing transistor 23 is turned off as illustrated in FIG. As a result, the gate of the drive transistor 22 is disconnected from the signal line 33. At the same time, the drain-source current Ids starts to flow through the organic EL element 21, whereby the anode potential of the organic EL element 21 rises according to the drain-source current Ids.

有機ＥＬ素子２１のアノード電位の上昇は、即ち駆動トランジスタ２２のソース電位Ｖｓの上昇に他ならない。駆動トランジスタ２２のソース電位Ｖｓが上昇すると、保持容量２４のブートストラップ動作により、駆動トランジスタ２２のゲート電位Ｖｇも連動して上昇する。このとき、ゲート電位Ｖｇの上昇量はソース電位Ｖｓの上昇量に等しくなる。故に、発光期間中駆動トランジスタ２２のゲート‐ソース間電圧ＶｇｓはＶｉｎ＋Ｖｔｈ−ΔＶで一定に保持される。 The increase in the anode potential of the organic EL element 21 is nothing but the increase in the source potential Vs of the drive transistor 22. When the source potential Vs of the drive transistor 22 rises, the gate potential Vg of the drive transistor 22 also rises in conjunction with the bootstrap operation of the storage capacitor 24. At this time, the increase amount of the gate potential Vg is equal to the increase amount of the source potential Vs. Therefore, the gate-source voltage Vgs of the drive transistor 22 is kept constant at Vin + Vth−ΔV during the light emission period.

（閾値補正の原理）
ここで、駆動トランジスタ２２の閾値補正の原理について説明する。駆動トランジスタ２２は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機ＥＬ素子２１には駆動トランジスタ２２から、次式（２）で与えられる一定のドレイン・ソース間電流（駆動電流）Ｉｄｓが供給される。
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）² ……（２）
ここで、Ｗは駆動トランジスタ２２のチャネル幅、Ｌはチャネル長、Ｃｏｘは単位面積当たりのゲート容量である。 (Principle of threshold correction)
Here, the principle of threshold correction of the drive transistor 22 will be described. The drive transistor 22 operates as a constant current source because it is designed to operate in the saturation region. Accordingly, a constant drain-source current (drive current) Ids given by the following equation (2) is supplied from the drive transistor 22 to the organic EL element 21.
Ids = (1/2) · μ (W / L) Cox (Vgs−Vth) ² (2)
Here, W is the channel width of the drive transistor 22, L is the channel length, and Cox is the gate capacitance per unit area.

図６に、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓ対ゲート・ソース間電圧Ｖｇｓの特性を示す。この特性図に示すように、駆動トランジスタ２２の閾値電圧Ｖｔｈのばらつきに対する補正を行わないと、閾値電圧ＶｔｈがＶｔｈ１のとき、ゲート・ソース電圧Ｖｇｓに対応するドレイン−ソース間電流ＩｄｓがＩｄｓ１になるのに対して、閾値電圧ＶｔｈがＶｔｈ２（Ｖｔｈ２＞Ｖｔｈ１）のとき、同じゲート−ソース間電圧Ｖｇｓに対応するドレイン−ソース間電流ＩｄｓがＩｄｓ２（Ｉｄｓ２＜Ｉｄｓ）になる。すなわち、駆動トランジスタ２２の閾値電圧Ｖｔｈが変動すると、ゲート−ソース間電圧Ｖｇｓが一定であってもドレイン−ソース間電流Ｉｄｓが変動する。 FIG. 6 shows the characteristics of the drain-source current Ids of the drive transistor 22 versus the gate-source voltage Vgs. As shown in this characteristic diagram, if correction for variation in the threshold voltage Vth of the drive transistor 22 is not performed, when the threshold voltage Vth is Vth1, the drain-source current Ids corresponding to the gate-source voltage Vgs becomes Ids1. On the other hand, when the threshold voltage Vth is Vth2 (Vth2> Vth1), the drain-source current Ids corresponding to the same gate-source voltage Vgs is Ids2 (Ids2 <Ids). That is, when the threshold voltage Vth of the drive transistor 22 varies, the drain-source current Ids varies even if the gate-source voltage Vgs is constant.

これに対して、上記構成の画素（画素回路）２０では、先述したように、発光時の駆動トランジスタ２２のゲート−ソース間電圧ＶｇｓがＶｉｎ＋Ｖｔｈ−ΔＶであるために、これを式（３）に代入すると、ドレイン−ソース間電流Ｉｄｓは、
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｉｎ−ΔＶ）² ……（３）
で表される。 On the other hand, in the pixel (pixel circuit) 20 having the above configuration, as described above, the gate-source voltage Vgs of the driving transistor 22 at the time of light emission is Vin + Vth−ΔV. When substituted, the drain-source current Ids is
Ids = (1/2) · μ (W / L) Cox (Vin−ΔV) ² (3)
It is represented by

すなわち、駆動トランジスタ２２の閾値電圧Ｖｔｈの項がキャンセルされており、駆動トランジスタ２２から有機ＥＬ素子２１に供給されるドレイン−ソース間電流Ｉｄｓは、駆動トランジスタ２２の閾値電圧Ｖｔｈに依存しない。その結果、駆動トランジスタ２２の製造プロセスのばらつきや経時変化により、各画素ごとに駆動トランジスタ２２の閾値電圧Ｖｔｈが変動しても、ドレイン−ソース間電流Ｉｄｓが変動しないために、有機ＥＬ素子２１の発光輝度も変動しない。 That is, the term of the threshold voltage Vth of the drive transistor 22 is canceled, and the drain-source current Ids supplied from the drive transistor 22 to the organic EL element 21 does not depend on the threshold voltage Vth of the drive transistor 22. As a result, the drain-source current Ids does not vary even if the threshold voltage Vth of the drive transistor 22 varies for each pixel due to variations in the manufacturing process of the drive transistor 22 and changes over time. The emission brightness does not change.

（移動度補正の原理）
次に、駆動トランジスタ２２の移動度補正の原理について説明する。図７に、駆動トランジスタ２２の移動度μが相対的に大きい画素Ａと、駆動トランジスタ２２の移動度μが相対的に小さい画素Ｂとを比較した状態で特性カーブを示す。駆動トランジスタ２２をポリシリコン薄膜トランジスタなどで構成した場合、画素Ａや画素Ｂのように、画素間で移動度μがばらつくことは避けられない。 (Principle of mobility correction)
Next, the principle of mobility correction of the drive transistor 22 will be described. FIG. 7 shows a characteristic curve in a state where a pixel A having a relatively high mobility μ of the drive transistor 22 and a pixel B having a relatively low mobility μ of the drive transistor 22 are compared. When the driving transistor 22 is composed of a polysilicon thin film transistor or the like, it is inevitable that the mobility μ varies between pixels like the pixel A and the pixel B.

画素Ａと画素Ｂで移動度μにばらつきがある状態で、例えば両画素Ａ，Ｂに同レベルの入力信号電位Ｖｓｉｇを書き込んだ場合に、何ら移動度μの補正を行わないと、移動度μの大きい画素Ａに流れるドレイン−ソース間電流Ｉｄｓ１′と移動度μの小さい画素Ｂに流れるドレイン−ソース間電流Ｉｄｓ２′との間には大きな差が生じてしまう。このように、移動度μのばらつきに起因してドレイン−ソース間電流Ｉｄｓに画素間で大きな差が生じると、画面のユニフォーミティを損なうことになる。 In a state where the mobility μ varies between the pixel A and the pixel B, for example, when the input signal potential Vsig of the same level is written to both the pixels A and B, the mobility μ is not corrected. A large difference is generated between the drain-source current Ids1 ′ flowing in the pixel A having a large value and the drain-source current Ids2 ′ flowing in the pixel B having the small mobility μ. Thus, if a large difference occurs between the pixels in the drain-source current Ids due to the variation in the mobility μ, the uniformity of the screen is impaired.

ここで、先述した式（１）のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Ｉｄｓが大きくなる。したがって、負帰還における帰還量ΔＶは移動度μが大きくなるほど大きくなる。図７に示すように、移動度μの大きな画素Ａの帰還量ΔＶ１は、移動度の小さな画素Ｖの帰還量ΔＶ２に比べて大きい。そこで、移動度補正動作によって駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓを入力信号電圧Ｖｓｉｇ側に負帰還させることで、移動度μが大きいほど負帰還が大きくかかることになるために、移動度μのばらつきを抑制することができる。 Here, as is clear from the transistor characteristic equation of Equation (1), the drain-source current Ids increases when the mobility μ is large. Therefore, the feedback amount ΔV in the negative feedback increases as the mobility μ increases. As shown in FIG. 7, the feedback amount ΔV1 of the pixel A having a high mobility μ is larger than the feedback amount ΔV2 of the pixel V having a low mobility. Therefore, by negatively feeding back the drain-source current Ids of the drive transistor 22 to the input signal voltage Vsig side by the mobility correction operation, the larger the mobility μ, the more negative feedback is applied. Can be suppressed.

具体的には、移動度μの大きな画素Ａで帰還量ΔＶ１の補正をかけると、ドレイン−ソース間電流ＩｄｓはＩｄｓ１′からＩｄｓ１まで大きく下降する。一方、移動度μの小さな画素Ｂの帰還量ΔＶ２は小さいために、ドレイン−ソース間電流ＩｄｓはＩｄｓ２′からＩｄｓ２までの下降となり、それ程大きく下降しない。結果的に、画素Ａのドレイン−ソース間電流Ｉｄｓ１と画素２のドレイン−ソース間電流Ｉｄｓ２とはほぼ等しくなるために、移動度μのばらつきが補正される。 Specifically, when the feedback amount ΔV1 is corrected in the pixel A having a high mobility μ, the drain-source current Ids greatly decreases from Ids1 ′ to Ids1. On the other hand, since the feedback amount ΔV2 of the pixel B having a low mobility μ is small, the drain-source current Ids decreases from Ids2 ′ to Ids2, and does not decrease that much. As a result, since the drain-source current Ids1 of the pixel A and the drain-source current Ids2 of the pixel 2 are substantially equal, the variation in the mobility μ is corrected.

以上をまとめると、移動度μの異なる画素Ａと画素Ｂがあった場合、移動度μの大きい画素Ａの帰還量ΔＶ１は移動度μの小さい画素Ｂの帰還量ΔＶ２に比べて小さくなる。つまり、移動度μが大きい画素ほど帰還量ΔＶが大きく、ドレイン−ソース間電流Ｉｄｓの減少量が大きくなる。すなわち、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓを入力信号電圧Ｖｓｉｇ側に負帰還させることで、移動度μの異なる画素のドレイン−ソース間電流Ｉｄｓの電流値が均一化され、その結果、移動度μのばらつきを補正することができる。 In summary, when there are a pixel A and a pixel B having different mobility μ, the feedback amount ΔV1 of the pixel A having a high mobility μ is smaller than the feedback amount ΔV2 of the pixel B having a low mobility μ. That is, the larger the mobility μ, the larger the feedback amount ΔV, and the larger the amount of decrease in the drain-source current Ids. That is, by negatively feeding back the drain-source current Ids of the drive transistor 22 to the input signal voltage Vsig side, the current value of the drain-source current Ids of the pixels having different mobility μ is made uniform. Variation in degree μ can be corrected.

［書き込み走査回路］
ここで、閾値補正期間を決める走査線電位（書き込みトランジスタ２３のゲート電位）ＷＳＬと電源線電位（駆動トランジスタ２２のドレイン電位）ＤＳＬについて考える。図３のタイミングチャートから明らかなように、閾値補正期間は、電源線電位ＤＳＬが低電位Ｖｃｃ＿Ｌから高電位Ｖｃｃ＿Ｈへ遷移するタイミングｔ３から走査線電位ＷＳＬが高電位から低電位へ遷移するタイミングｔ４までの期間となる。 [Write scanning circuit]
Here, consider the scanning line potential (gate potential of the writing transistor 23) WSL and the power supply line potential (drain potential of the driving transistor 22) DSL that determine the threshold correction period. As is apparent from the timing chart of FIG. 3, the threshold correction period is from timing t3 when the power supply line potential DSL transitions from the low potential Vcc_L to the high potential Vcc_H to timing t4 when the scanning line potential WSL transitions from the high potential to the low potential. It becomes the period.

図３のタイミングチャートに示すように、走査線電位ＷＳＬは、閾値補正期間を決めるとともに、映像信号の信号電位Ｖｓｉｇを書き込む書き込み期間（移動度補正期間でもある）をも決める。 As shown in the timing chart of FIG. 3, the scanning line potential WSL determines a threshold correction period, and also determines a writing period (also a mobility correction period) in which the signal potential Vsig of the video signal is written.

ここで、閾値補正期間としては、駆動トランジスタ２２の閾値電圧Ｖｔｈに相当する電圧を保持容量２４に確実に保持するためには、書き込み期間よりも十分に長い時間を設定することが必要となる。すなわち、走査線電位ＷＳＬは、１Ｈの期間において、閾値補正期間を決めるパルスと、当該パルスよりもパルス幅が狭く、書き込み期間を決めるパルスとが連続する走査信号（走査パルス）ＷＳＬして書き込み走査回路４０から出力される。 Here, as the threshold correction period, it is necessary to set a time sufficiently longer than the writing period in order to reliably hold the voltage corresponding to the threshold voltage Vth of the drive transistor 22 in the storage capacitor 24. In other words, the scanning line potential WSL is a scanning signal (scanning pulse) WSL in which a pulse for determining a threshold correction period and a pulse having a narrower pulse width and a writing period are continuous in a period of 1H, and writing scanning. Output from the circuit 40.

（一般的な回路例）
図８は、一般的な書き込み走査回路４０Ａの回路例を示すブロック図である。また、図９は、書き込み走査回路４０Ａの回路動作の説明に供するタイミングチャートである。 (General circuit example)
FIG. 8 is a block diagram showing a circuit example of a general write scanning circuit 40A. FIG. 9 is a timing chart for explaining the circuit operation of the write scanning circuit 40A.

書き込み走査回路４０Ａは、フリップフロップ等からなる単位回路（セル）４１−１，４１−２，…が画素アレイ部３０の行数ｍに相当する段数だけ縦続接続されてなるシフトレジスタ４１と、行数ｍに相当する数の２入力のＯＲゲート４２−１，４２−２，…からなるＯＲゲート群４２と、行数ｍに相当する数の３入力のＮＡＮＤゲート４３−１，４３−２，…からなるＮＡＮＤゲート群４３と、行数ｍに相当する数のインバータ４４−１，４４−２，…からなるインバータ群４４とを有する構成となっている。 The write scanning circuit 40A includes a shift register 41 in which unit circuits (cells) 41-1, 41-2,..., Such as flip-flops, are cascade-connected by the number of stages corresponding to the number of rows m of the pixel array section 30; An OR gate group 42 composed of a number of 2-input OR gates 42-1, 42-2,... Corresponding to a number m, and a number of 3-input NAND gates 43-1, 43-2, corresponding to the number m of rows. .., And an inverter group 44 including a number of inverters 44-1, 44-2,... Corresponding to the number of rows m.

シフトレジスタ４１は、スタートパルスＷＳＳＴが入力されると、１Ｈを単位とする、具体的には２Ｈ周期でデューティ比５０％（パルス幅が１Ｈ）のクロックパルスＷＳＣＫに同期してスタートパルスＷＳＳＴを順次シフトし、単位回路４１−１，４１−２，…の各々からシフトパルスＢ（Ｂ（１），Ｂ（２），…）を順に出力する。スタートパルスＷＳＳＴのパルス幅は、シフトレジスタ４１の動作の単位である２Ｈである。 When the start pulse WSST is input, the shift register 41 sequentially outputs the start pulse WSST in synchronization with the clock pulse WSCK having a duty ratio of 50% (pulse width is 1H) in a 2H cycle in units of 1H. The shift pulse B (B (1), B (2),...) Is sequentially output from each of the unit circuits 41-1, 41-2,. The pulse width of the start pulse WSST is 2H that is a unit of operation of the shift register 41.

ＯＲゲート群４２の各ＯＲゲート４２−１，４２−２，…は、クロックパルスＷＳＣＫと同周期で、自身のパルス幅によって閾値補正期間を決めるイネーブルパルスＷＳＥＮ１と、クロックパルスＷＳＣＫと同周期で、自身のパルス幅によって書き込み期間（移動度補正期間）を決めるイネーブルパルスＷＳＥＮ２とを２入力とする。イネーブルパルスＷＳＥＮ２は、イネーブルパルスＷＳＥＮ１の非アクティブ（低電位）期間でパルスが立つ（アクティブになる）。 Each of the OR gates 42-1, 42-2,... Of the OR gate group 42 has the same cycle as the clock pulse WSCK, and the same period as the enable pulse WSEN1 that determines the threshold correction period according to its own pulse width, and the clock pulse WSCK. An enable pulse WSEN2 that determines a writing period (mobility correction period) based on its own pulse width is input as two inputs. The enable pulse WSEN2 rises (becomes active) during the inactive (low potential) period of the enable pulse WSEN1.

ＮＡＮＤゲート群４３の各ＮＡＮＤゲート４３−１，４３−２，…は、シフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）と、シフトレジスタ４１の単位回路４１−１，４１−２，…の各出力Ｂ（Ｂ（１），Ｂ（２），…）と、ＯＲゲート４２−１，４２−２，…の各出力とを３入力とする。そして、ＮＡＮＤゲート４３−１，４３−２，…の各出力は、インバータ４４−１，４４−２，…で極性が反転されて、走査パルスＷＳＬ１，ＷＳＬ２，…として画素アレイ部３０の走査線３１−１，３１−２，…に印加される。 The NAND gates 43-1, 43-2,... Of the NAND gate group 43 are connected to the inputs A (A (1), A (2),. ), The outputs B (B (1), B (2),...) Of the unit circuits 41-1, 41-2,... Of the shift register 41, and the OR gates 42-1, 42-2,. The output is 3 inputs. The outputs of the NAND gates 43-1, 43-2,... Are inverted in polarity by the inverters 44-1, 44-2,..., And are scanned as scanning pulses WSL1, WSL2,. Applied to 31-1, 31-2,.

上記構成の書き込み走査回路４０Ａは、回路構成が簡潔で、回路面積が小さくて済むという利点があるものの、次のような不具合がある。すなわち、図９のタイミングチャートから明らかなように、閾値補正期間を決めるイネーブルパルスＷＳＥＮ１と書き込み期間を決めるイネーブルパルスＷＳＥＮ２とが同じ１Ｈ内でアクティブになる構成となっていることから、高精細化に伴って水平走査時間が短くなることに伴って閾値補正期間を複数Ｈに亘って確保するために、スタートパルスＷＳＳＴのパルス幅を２Ｈから４Ｈ，６Ｈ，…と広げると、閾値補正期間に対応して書き込み期間も複数Ｈに亘って発生し、正常な書き込み動作を行えないことになる。 The write scanning circuit 40A having the above-described configuration has an advantage that the circuit configuration is simple and the circuit area is small, but has the following problems. That is, as apparent from the timing chart of FIG. 9, since the enable pulse WSEN1 that determines the threshold correction period and the enable pulse WSEN2 that determines the write period are active within the same 1H, high definition is achieved. Accordingly, in order to secure the threshold correction period over a plurality of H as the horizontal scanning time becomes shorter, if the pulse width of the start pulse WSST is increased from 2H to 4H, 6H,..., It corresponds to the threshold correction period. Thus, the writing period also occurs over a plurality of H, and a normal writing operation cannot be performed.

（本発明に係る回路例）
図１０は、本発明に係る書き込み走査回路４０Ｂの回路例を示すブロック図である。また、図１１、図１２、図１３および図１４は、書き込み走査回路４０Ｂの回路動作の説明に供するタイミングチャートである。 (Circuit example according to the present invention)
FIG. 10 is a block diagram showing a circuit example of the write scanning circuit 40B according to the present invention. 11, FIG. 12, FIG. 13 and FIG. 14 are timing charts for explaining the circuit operation of the write scanning circuit 40B.

書き込み走査回路４０Ｂは、フリップフロップ等からなる単位回路（セル）４１−１，４１−２，…が画素アレイ部３０の行数ｍに相当する段数だけ縦続接続されてなるシフトレジスタ４１に加えて、行数ｍに相当する数の２入力のＯＲゲート４５−１，４５−２，…からなるＯＲゲート群４５と、行数ｍに相当する数の３入力のＮＡＮＤゲート４６−１，４６−２，…からなるＮＡＮＤゲート群４６と、行数ｍに相当する数のインバータ４７−１，４７−２，…からなるインバータ群４７と、行数ｍに相当する数の３入力のＮＡＮＤゲート４８−１，４８−２，…からなるＮＡＮＤゲート群４８と、行数ｍに相当する数の２入力のＮＡＮＤゲート４９−１，４９−２，…からなるＮＡＮＤゲート群４９とを有する構成となっている。 In addition to the shift register 41, the write scanning circuit 40B is formed by connecting unit circuits (cells) 41-1, 41-2,..., Such as flip-flops, in cascade corresponding to the number of rows m of the pixel array section 30. , An OR gate group 45 composed of a number of 2-input OR gates 45-1, 45-2,... Corresponding to the number of rows m, and a number of 3-input NAND gates 46-1, 46- corresponding to the number of rows m. 2, a NAND gate group 46 consisting of a number of inverters 47-1, 47-2,... Corresponding to the number of rows m, and a 3-input NAND gate 48 corresponding to the number of rows m. .., 48-2,..., And a NAND gate group 49 composed of two-input NAND gates 49-1, 49-2,. ing.

シフトレジスタ４１は、スタートパルスＷＳＳＴが入力されると、１Ｈを単位とする、具体的には２Ｈ周期でデューティ比５０％（パルス幅が１Ｈ）のクロックパルスＷＳＣＫに同期してスタートパルスＷＳＳＴを順次シフトし、単位回路４１−１，４１−２，…の各々からシフトパルスＢ（Ｂ（１），Ｂ（２），…）を順に出力する。スタートパルスＷＳＳＴは、パルス幅が可変であり、２Ｈの整数倍のパルス幅をとることができる。 When the start pulse WSST is input, the shift register 41 sequentially outputs the start pulse WSST in synchronization with the clock pulse WSCK having a duty ratio of 50% (pulse width is 1H) in a 2H cycle in units of 1H. The shift pulse B (B (1), B (2),...) Is sequentially output from each of the unit circuits 41-1, 41-2,. The start pulse WSST has a variable pulse width and can take a pulse width that is an integral multiple of 2H.

ＯＲゲート群４５の各ＯＲゲート４５−１，４５−２，…は、シフトレジスタ４１の単位回路４１−１，４１−２，…の各出力Ｂ（Ｂ（１），Ｂ（２），…）と、高電位（Ｈ）および低電位（Ｌ）のいずれか一方を選択的にとる制御信号ＶＴＨとを２入力とする。制御信号ＶＴＨの作用については、後で詳細に説明する。 Each of the OR gates 45-1, 45-2,... Of the OR gate group 45 has outputs B (B (1), B (2),. ) And a control signal VTH that selectively takes one of a high potential (H) and a low potential (L) are two inputs. The operation of the control signal VTH will be described later in detail.

ＮＡＮＤゲート群４６の各ＮＡＮＤゲート４６−１，４６−２，…は、シフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）と、ＯＲゲート４５−１，４５−２，…の各出力と、クロックパルスＷＳＣＫと同周期で、自身のパルス幅によって閾値補正期間を決めるイネーブルパルスＷＳＥＮ１とを３入力とする。インバータ群４７の各インバータ４７−１，４７−２，…は、シフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）の極性を反転する。 The NAND gates 46-1, 46-2,... Of the NAND gate group 46 are connected to the inputs A (A (1), A (2),. , And the outputs of the OR gates 45-1, 45-2,... And an enable pulse WSEN1 that determines the threshold correction period according to its own pulse width in the same cycle as the clock pulse WSCK. The inverters 47-1, 47-2,... Of the inverter group 47 are connected to the inputs A (A (1), A (2),...) Of the unit circuits 41-1, 41-2,. Invert the polarity.

ＮＡＮＤゲート群４８の各ＮＡＮＤゲート４８−１，４８−２，…は、インバータ４７−１，４７−２，…で極性が反転されたシフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）と、クロックパルスＷＳＣＫと同周期で、自身のパルス幅によって書き込み期間（移動度補正期間）を決めるイネーブルパルスＷＳＥＮ２と、シフトレジスタ４１の単位回路４１−１，４１−２，…の各出力Ｂ（Ｂ（１），Ｂ（２），…）とを３入力とする。 The NAND gates 48-1, 48-2,... Of the NAND gate group 48 are unit circuits 41-1, 41-2,... Of the shift register 41 whose polarity is inverted by inverters 47-1, 47-2,. , And an enable pulse WSEN2 that determines the writing period (mobility correction period) according to its own pulse width in the same cycle as the clock pulse WSCK, and the shift register 41, and the input signal A (A (1), A (2),. The output B (B (1), B (2),...) Of the unit circuits 41-1, 41-2,.

ここで、イネーブルパルスＷＳＥＮ１とイネーブルパルスＷＳＥＮ２とは、図１１〜図１４のタイミングチャートから明らかなように、異なる１Ｈ内、具体的には隣り合う１Ｈ内でそれぞれアクティブ（高電位）になるタイミング関係となっている点で、イネーブルパルスＷＳＥＮ１とイネーブルパルスＷＳＥＮ２とが同じ１Ｈ内でアクティブになるタイミング関係となっている図９に示した回路例の場合と相違している。 Here, as is apparent from the timing charts of FIGS. 11 to 14, the enable pulse WSEN <b> 1 and the enable pulse WSEN <b> 2 are timing relationships that become active (high potential) within different 1H, specifically within adjacent 1H. 9 is different from the circuit example shown in FIG. 9 in which the enable pulse WSEN1 and the enable pulse WSEN2 have a timing relationship that becomes active within the same 1H.

ＮＡＮＤゲート群４９の各ＮＡＮＤゲート４９−１，４９−２，…は、ＮＡＮＤゲート４６−１，４６−２，…の各出力と、ＮＡＮＤゲート４８−１，４８−２，…の各出力とを２入力とする。そして、ＮＡＮＤゲート４９−１，４９−２，…の各出力は、走査パルスＷＳＬ１，ＷＳＬ２，…として画素アレイ部３０の走査線３１−１，３１−２，…に印加される。 The NAND gates 49-1, 49-2,... Of the NAND gate group 49 have outputs of the NAND gates 46-1, 46-2,... And outputs of the NAND gates 48-1, 48-2,. Are two inputs. The outputs of the NAND gates 49-1, 49-2,... Are applied to the scanning lines 31-1, 31-2,.

上記構成の書き込み走査回路４０Ｂにおいて、ＮＡＮＤゲート群４６の各ＮＡＮＤゲート４６−１，４６−２，…が、シフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）と、ＯＲゲート４５−１，４５−２，…の各出力と、イネーブルパルスＷＳＥＮ１とを３入力とすることにより、ＮＡＮＤゲート４５−１，４５−２，…からは、制御信号ＶＴＨが低電位（Ｌ）のときは、シフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）と各出力Ｂ（Ｂ（１），Ｂ（２），…）とが共にアクティブ（高電位）となる期間においてイネーブルパルスＷＳＥＮ１が極性反転されて順次出力される。 In the write scanning circuit 40B configured as described above, the NAND gates 46-1, 46-2,... Of the NAND gate group 46 are connected to the inputs A (A (A ( 1), A (2),..., The outputs of the OR gates 45-1, 45-2,... And the enable pulse WSEN1 are made into three inputs, whereby NAND gates 45-1, 45-2,. .., When the control signal VTH is at a low potential (L), each input A (A (1), A (2),...) Of the unit circuits 41-1, 41-2,. The enable pulse WSEN1 is inverted in polarity during the period in which the outputs B (B (1), B (2),...) Are both active (high potential) and sequentially output.

そして、スタートパルスＷＳＳＴのパルス幅（アクティブ期間）が、図１１のタイミングチャートに示すように、シフトレジスタ４１の動作の基準となる２Ｈのときは、シフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）と各出力Ｂ（Ｂ（１），Ｂ（２），…）とが共にアクティブとなる期間が１Ｈであるために、極性反転されたイネーブルパルスＷＳＥＮ１が１個出力される。 When the pulse width (active period) of the start pulse WSST is 2H, which is the reference for the operation of the shift register 41, as shown in the timing chart of FIG. 11, the unit circuits 41-1 and 41- of the shift register 41 are used. The period during which both the inputs A (A (1), A (2),...) And the outputs B (B (1), B (2),...) Are active is 1H. Then, one enable pulse WSEN1 whose polarity is inverted is output.

スタートパルスＷＳＳＴのパルス幅が、図１２のタイミングチャートに示すように、２Ｈの２倍の４Ｈのときは、シフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）と各出力Ｂ（Ｂ（１），Ｂ（２），…）とが共にアクティブとなる期間が３Ｈであるために、極性反転されたイネーブルパルスＷＳＥＮ１が３Ｈに亘って３個出力される。以降、スタートパルスＷＳＳＴのパルス幅を６Ｈ，８Ｈ，…と広げることにより、極性反転されたイネーブルパルスＷＳＥＮ１が複数Ｈに亘って５個、７個、…と出力される。 As shown in the timing chart of FIG. 12, when the pulse width of the start pulse WSST is 4H, which is twice 2H, each input A (A (A ( 1), A (2),... And each output B (B (1), B (2),...) Are both active for 3H, so that the polarity-inverted enable pulse WSEN1 is 3H. 3 are output over the period. Thereafter, by expanding the pulse width of the start pulse WSST to 6H, 8H,..., The polarity-inverted enable pulses WSEN1 are output as 5, 7,.

一方、制御信号ＶＴＨが高電位（Ｈ）のときは、シフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）がアクティブとなる期間においてイネーブルパルスＷＳＥＮ１が極性反転されて順次出力される。そして、スタートパルスＷＳＳＴのパルス幅が２Ｈのときは、シフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）がアクティブとなる期間が２Ｈであるために、極性反転されたイネーブルパルスＷＳＥＮ１が２Ｈに亘って２個出力される。 On the other hand, when the control signal VTH is at a high potential (H), the inputs A (A (1), A (2),...) Of the unit circuits 41-1, 41-2,. In this period, the enable pulse WSEN1 is inverted in polarity and sequentially output. When the pulse width of the start pulse WSST is 2H, the inputs A (A (1), A (2),...) Of the unit circuits 41-1, 41-2,. Since the period is 2H, two enable pulses WSEN1 whose polarity is inverted are output over 2H.

スタートパルスＷＳＳＴのパルス幅が、図１４のタイミングチャートに示すように、２Ｈの２倍の４Ｈのときは、シフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）がアクティブとなる期間が４Ｈであるために、極性反転されたイネーブルパルスＷＳＥＮ１が４Ｈに亘って４個出力される。以降、スタートパルスＷＳＳＴのパルス幅を６Ｈ，８Ｈ，…と広げることにより、極性反転されたイネーブルパルスＷＳＥＮ１が複数Ｈに亘って６個、８個、…と出力される。 As shown in the timing chart of FIG. 14, when the pulse width of the start pulse WSST is 4H, which is twice 2H, each input A (A (A ( Since the period during which 1), A (2),...) Is active is 4H, four enable pulses WSEN1 whose polarity is inverted are output over 4H. Thereafter, by expanding the pulse width of the start pulse WSST to 6H, 8H,..., The polarity-inverted enable pulses WSEN1 are output as 6, 8,.

また、ＮＡＮＤゲート群４８の各ＮＡＮＤゲート４８−１，４８−２，…が、インバータ４７−１，４７−２，…で極性反転されたシフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）と、イネーブルパルスＷＳＥＮ２と、シフトレジスタ４１の単位回路４１−１，４１−２，…の各出力Ｂ（Ｂ（１），Ｂ（２），…）とを３入力とすることで、ＮＡＮＤゲート４８−１，４８−２，…からは、シフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）が非アクティブ（低電位）となり、各出力Ｂ（Ｂ（１），Ｂ（２），…）がアクティブとなる期間においてイネーブルパルスＷＳＥＮ２が極性反転されて順次出力される。 Further, the NAND gates 48-1, 48-2,... Of the NAND gate group 48 are unit circuits 41-1, 41-2, 41-2 of the shift register 41 in which the polarity is inverted by the inverters 47-1, 47-2,. ..., each input A (A (1), A (2), ...), the enable pulse WSEN2, and each output B (B (1), ...) of the unit circuits 41-1, 41-2, ... of the shift register 41. B (2),..., 3 inputs, the NAND gates 48-1, 48-2,. A (1), A (2),...) Become inactive (low potential), and the polarity of the enable pulse WSEN2 is inverted during the period when each output B (B (1), B (2),...) Is active. Are output sequentially.

その結果、ＮＡＮＤゲート群４９の各ＮＡＮＤゲート４９−１，４９−２，…からは、制御信号ＶＴＨが低電位（Ｌ）のときは、シフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）と各出力Ｂ（Ｂ（１），Ｂ（２），…）とが共にアクティブとなる期間においてアクティブとなるイネーブルパルスＷＳＥＮ１、制御信号ＶＴＨが高電位（Ｈ）のときは、シフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）がアクティブとなる期間においてアクティブとなるイネーブルパルスＷＳＥＮ１と、シフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）が非アクティブとなり、各出力Ｂ（Ｂ（１），Ｂ（２），…）がアクティブとなる１Ｈ内でアクティブとなるイネーブルパルスＷＳＥＮ２とが、走査パルスＷＳＬ１，ＷＳＬ２，…として順次出力される。 As a result, each of the NAND gates 49-1, 49-2,... Of the NAND gate group 49 has a unit circuit 41-1, 41-2, 41-2 of the shift register 41 when the control signal VTH is at a low potential (L). .., And an enable pulse WSEN1 that becomes active during a period in which both the inputs A (A (1), A (2),...) And the outputs B (B (1), B (2),. When the control signal VTH is at a high potential (H), a period in which each input A (A (1), A (2),...) Of the unit circuits 41-1, 41-2,. .., And the inputs A (A (1), A (2),...) Of the unit circuits 41-1, 41-2,... Of the shift register 41 become inactive, and the outputs B ( B (1), B (2), ...) is active And enable pulse WSEN2 which becomes active in 1H as a I blanking is, the scan pulse WSL1, WSL2, are sequentially outputted as ....

上述したように、２Ｈ周期でデューティ比５０％のクロックパルスＷＳＣＫに同期してスタートパルスＷＳＳＴを順にシフトし、単位回路４１−１，４１−２，…の各々からシフトパルス（単位回路４１−１，４１−２，…の各出力Ｂ（１），Ｂ（２），…）を順次出力するシフトレジスタ４１を基本回路とし、当該シフトレジスタ４１の各単位回路４１−１，４１−２，…の入出力と、閾値補正期間を決めるイネーブルパルスＷＳＥＮ１と書き込み期間（移動度補正期間）を決めるイネーブルパルスＷＳＥＮ２とを論理演算する論理回路（４５〜４９）との組み合わせによって走査パルスＷＳＬ１，ＷＳＬ２，…を生成する書き込み走査回路４０Ｂにおいて、イネーブルパルスＷＳＥＮ１とイネーブルパルスＷＳＥＮ２とのタイミング関係を、異なる１Ｈ内でそれぞれアクティブになるように設定するとともに、スタートパルスＷＳＳＴのパルス幅を制御することで、閾値補正期間をスタートパルスＷＳＳＴのパルス幅で決まる複数Ｈに亘って複数回設定することができる。 As described above, the start pulse WSST is sequentially shifted in synchronization with the clock pulse WSCK having a duty ratio of 50% in the 2H cycle, and the shift pulse (unit circuit 41-1 is transmitted from each of the unit circuits 41-1, 41-2,. , 41-2,..., And the output circuit B (1), B (2),...) Are sequentially output as a basic circuit, and the unit circuits 41-1, 41-2,. Scan pulses WSL1, WSL2,... In combination with the input / output of the output and the logic circuit (45 to 49) that logically operates the enable pulse WSEN1 that determines the threshold correction period and the enable pulse WSEN2 that determines the write period (mobility correction period). Relationship between the enable pulse WSEN1 and the enable pulse WSEN2 in the write scanning circuit 40B that generates The threshold correction period can be set a plurality of times over a plurality of Hs determined by the pulse width of the start pulse WSST by controlling the pulse width of the start pulse WSST while setting the signals to be active within different 1H. it can.

具体的には、スタートパルスＷＳＳＴのパルス幅（アクティブ期間）を、シフトレジスタ４１の動作の基準となる２Ｈから４Ｈ，６Ｈ，８Ｈ，…と広げることにより、イネーブルパルスＷＳＥＮ２で決まる書き込み動作（移動度補正動作）の回数を増やすことなく、イネーブルパルスＷＳＥＮ１で決まる閾値補正動作の回数だけをスタートパルスＷＳＳＴのパルス幅に応じて複数Ｈに亘って増やすことができるために、閾値補正回数（１Ｈ内での閾値補正動作が閾値補正回数１回）をスタートパルスＷＳＳＴのパルス幅に応じて増やすことができる。これにより、表示装置の高精細化に伴って水平走査時間が短くなったとしても、閾値補正時間を複数Ｈに亘って確保することができるために、閾値補正を十分に行うことができる。 Specifically, the write operation (mobility) determined by the enable pulse WSEN2 is increased by expanding the pulse width (active period) of the start pulse WSST from 2H, which is the reference of the operation of the shift register 41, to 4H, 6H, 8H,. Since the number of threshold correction operations determined by the enable pulse WSEN1 can be increased over a plurality of H according to the pulse width of the start pulse WSST without increasing the number of correction operations), the threshold correction count (within 1H) The threshold correction operation can be increased according to the pulse width of the start pulse WSST. As a result, even if the horizontal scanning time is shortened as the display device becomes higher in definition, the threshold correction time can be secured over a plurality of H, so that the threshold correction can be sufficiently performed.

特に、ＯＲゲート４５−１，４５−２，…の各一方の入力となる制御信号ＶＴＨの極性（低電位／高電位）を切り替えることにより、複数Ｈに亘って増やす閾値補正動作の回数を奇数回に設定するか、偶数回に設定するかを切り替えることができるために、閾値補正動作の回数を１Ｈおきでなく、１Ｈごとに細かく設定することができる。このように、制御信号ＶＴＨの作用によって閾値補正動作の回数を１Ｈごとに細かく設定（微調）できることで、画素回路の特性上、最適な閾値補正時間を設定できるために、閾値補正をより確実に行うことができる。その結果、低階調における発光輝度のばらつきを抑えることができるために、良好な画質の表示画像を得ることができる。 In particular, by switching the polarity (low potential / high potential) of the control signal VTH serving as one input of each of the OR gates 45-1, 45-2,. Since it is possible to switch between setting to the number of times and setting to an even number of times, the number of threshold correction operations can be set finely for every 1H instead of every 1H. As described above, since the number of threshold correction operations can be finely set (finely adjusted) every 1H by the action of the control signal VTH, the optimum threshold correction time can be set in terms of the characteristics of the pixel circuit, so that the threshold correction can be performed more reliably. It can be carried out. As a result, variation in light emission luminance at low gradations can be suppressed, so that a display image with good image quality can be obtained.

［電源走査回路］
以上では、走査パルスＷＳＬ１，ＷＳＬ２，…を発生する書き込み走査回路４０について説明したが、続いて、電源線電位ＤＳＬ１，ＤＳＬ２，…を発生する電源走査回路５０について説明する。 [Power supply scanning circuit]
The write scanning circuit 40 that generates the scanning pulses WSL1, WSL2,... Has been described above, and the power scanning circuit 50 that generates the power supply line potentials DSL1, DSL2,.

図１５は、電源走査回路５０の回路例を示すブロック図である。本例に係る電源走査回路５０は、フリップフロップ等からなる単位回路（セル）５１−１，５１−２，…が画素アレイ部３０の行数ｍに相当する段数だけ縦続接続されてなるシフトレジスタ５１と、行数ｍに相当する数のインバータ５２−１，５２−２，…からなるインバータ群５２と、行数ｍに相当する数の３入力のＮＡＮＤゲート５３−１，５３−２，…からなるＮＡＮＤゲート群５３と、行数ｍに相当する数のインバータ５４−１，５４−２，…からなるインバータ群５４とを有する構成となっている。 FIG. 15 is a block diagram illustrating a circuit example of the power supply scanning circuit 50. The power supply scanning circuit 50 according to the present example includes a shift register in which unit circuits (cells) 51-1, 51-2,... Composed of flip-flops or the like are cascade-connected by the number of stages corresponding to the number of rows m of the pixel array unit 30. 51, an inverter group 52 including a number of inverters 52-1, 52-2,... Corresponding to the number of rows m, and a three-input NAND gate 53-1, 53-2,. And a group of inverters 54 including a number of inverters 54-1, 54-2,... Corresponding to the number of rows m.

シフトレジスタ５１は、図１１〜図１４のタイミングチャートに示すように、クロックパルスＷＳＣＫと逆相のクロックパルスＤＳＣＫに同期してスタートパルスＤＳＳＴを順次シフトし、各転送段（単位回路）からシフトパルスを順に出力する。インバータ群５２の各インバータ５２−１，５２−２，…は、シフトレジスタ５１の単位回路５１−１，５１−２，…の各出力Ｂ（Ｂ（１），Ｂ（２），…）の極性を反転する。 As shown in the timing charts of FIGS. 11 to 14, the shift register 51 sequentially shifts the start pulse DSST in synchronization with the clock pulse DSCK having a phase opposite to that of the clock pulse WSCK, and the shift pulse from each transfer stage (unit circuit). Are output in order. The inverters 52-1, 52-2,... Of the inverter group 52 are connected to the outputs B (B (1), B (2),...) Of the unit circuits 51-1, 51-2,. Invert the polarity.

ＮＡＮＤゲート群５３の各ＮＡＮＤゲート５３−１，５３−２，…は、シフトレジスタ５１の単位回路５１−１，５１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）と、インバータ５２−１，５２−２，…で極性が反転されたシフトレジスタ５１の単位回路５１−１，５１−２，…の各出力Ｂ（Ｂ（１），Ｂ（２），…）と、閾値補正準備期間を決めるイネーブルパルスＤＳＥＮとを３入力とする。そして、ＮＡＮＤゲート５３−１，５３−２，…の各出力は、インバータ５４−１，５４−２，…で極性が反転されて、電源線電位ＤＳＬ１，ＤＳＬ２，…として画素アレイ部３０の電源供給線３２−１，３２−２，…に印加される。 The NAND gates 53-1, 53-2,... Of the NAND gate group 53 are connected to the inputs A (A (1), A (2),. , And the outputs B (B (1), B (2),...) Of the unit circuits 51-1, 51-2,... Of the shift register 51 whose polarity is inverted by the inverters 52-1, 52-2,. ) And an enable pulse DSEN for determining a threshold correction preparation period are set to three inputs. The outputs of the NAND gates 53-1, 53-2, ... are inverted in polarity by the inverters 54-1, 54-2, ..., and the power supply of the pixel array unit 30 as the power supply line potentials DSL1, DSL2, ... Applied to the supply lines 32-1, 32-2,.

このように、シフトレジスタ５１とＮＡＮＤゲート群５３等の論理回路との組み合わせによって構成される電源走査回路５０において、書き込み走査回路４０で閾値補正期間を複数Ｈに亘って複数回設定すべく、スタートパルスＷＳＳＴのパルス幅を変えたとき、当該スタートパルスＷＳＳＴの発生タイミングに対応して電源走査回路５０のスタートパルスＤＳＳＴの発生タイミングを変えるようにすれば良い。具体的には、スタートパルスＷＳＳＴがアクティブとなる１Ｈの次の１ＨでスタートパルスＤＳＳＴがアクティブとなるタイミング関係にすれば良い。スタートパルスＤＳＳＴのパルス幅は、シフトレジスタの動作の単位である２Ｈである。 In this way, in the power supply scanning circuit 50 constituted by the combination of the shift register 51 and the logic circuit such as the NAND gate group 53, the write scanning circuit 40 starts to set the threshold correction period a plurality of times over a plurality of H times. When the pulse width of the pulse WSST is changed, the generation timing of the start pulse DSST of the power supply scanning circuit 50 may be changed corresponding to the generation timing of the start pulse WSST. Specifically, the timing relationship may be such that the start pulse DSST becomes active at 1H next to 1H when the start pulse WSST becomes active. The pulse width of the start pulse DSST is 2H which is a unit of operation of the shift register.

なお、上記実施形態では、有機ＥＬ素子２１を駆動する駆動トランジスタ２２と、入力信号電圧Ｖｓｉｇをサンプリングして画素内に書き込む書き込みトランジスタ２３と、駆動トランジスタ２２のゲートとソースとの間に接続され、書き込みトランジスタ２３によって書き込まれた入力信号電圧Ｖｓｉｇを保持する保持容量２４と含む回路構成の画素回路２０を有する有機ＥＬ表示装置１０に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではない。 In the above embodiment, the driving transistor 22 that drives the organic EL element 21, the writing transistor 23 that samples the input signal voltage Vsig and writes it in the pixel, and the gate and source of the driving transistor 22 are connected, The case where the present invention is applied to the organic EL display device 10 having the pixel circuit 20 having the circuit configuration including the storage capacitor 24 that holds the input signal voltage Vsig written by the write transistor 23 has been described as an example. It is not limited to examples.

すなわち、駆動トランジスタ２２と電源配線との間に接続され、当該電源配線から駆動トランジスタ２２に対して選択的に駆動電流を供給するための動作をなすスイッチングトランジスタを有する構成の画素回路や、適宜導通状態になることにより、有機ＥＬ素子２１の電流駆動に先立って駆動トランジスタ２２の閾値電圧Ｖｔｈを検知し、この検知した閾値電圧Ｖｔｈを保持容量２４に保持するための動作をなすスイッチングトランジスタをさらに有する画素回路などを有する有機ＥＬ表示装置の場合にも、移動度補正時間は書き込みトランジスタ２２の導通期間で決まることになるために、書き込みトランジスタ２２をＣＭＯＳトランジスタによって構成することにより、上記実施形態と同様の作用効果を得ることができる。 That is, a pixel circuit having a switching transistor that is connected between the drive transistor 22 and the power supply line and performs an operation for selectively supplying a drive current from the power supply line to the drive transistor 22, or appropriately conducting By entering the state, it further includes a switching transistor that detects the threshold voltage Vth of the driving transistor 22 prior to current driving of the organic EL element 21 and holds the detected threshold voltage Vth in the holding capacitor 24. Also in the case of an organic EL display device having a pixel circuit or the like, the mobility correction time is determined by the conduction period of the write transistor 22, so that the write transistor 22 is configured by a CMOS transistor, and thus, similar to the above embodiment. The effect of this can be obtained.

また、上記実施形態では、画素回路２０の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置全般に対して適用可能である。 In the above embodiment, the case where the present invention is applied to an organic EL display device using an organic EL element as the electro-optical element of the pixel circuit 20 has been described as an example. However, the present invention is not limited to this application example. In addition, the present invention can be applied to all display devices using current-driven electro-optic elements (light-emitting elements) whose light emission luminance changes according to the value of current flowing through the device.

本発明の一実施形態に係る有機ＥＬ表示装置の構成の概略を示すシステム構成図である。1 is a system configuration diagram illustrating an outline of a configuration of an organic EL display device according to an embodiment of the present invention. 画素（画素回路）の具体的な構成例を示す回路図である。It is a circuit diagram which shows the specific structural example of a pixel (pixel circuit). 本発明の一実施形態に係る有機ＥＬ表示装置の動作説明に供するタイミングチャートである。It is a timing chart with which it uses for operation | movement description of the organic electroluminescence display which concerns on one Embodiment of this invention. 本発明の一実施形態に係る有機ＥＬ表示装置の回路動作の説明図（その１）である。It is explanatory drawing (the 1) of circuit operation | movement of the organic electroluminescence display which concerns on one Embodiment of this invention. 本発明の一実施形態に係る有機ＥＬ表示装置の回路動作の説明図（その２）である。It is explanatory drawing (the 2) of the circuit operation | movement of the organic electroluminescence display which concerns on one Embodiment of this invention. 駆動トランジスタの閾値電圧Ｖｔｈのばらつきに起因する課題の説明に供する特性図である。It is a characteristic view with which it uses for description of the subject resulting from the dispersion | variation in the threshold voltage Vth of a drive transistor. 駆動トランジスタの移動度μのばらつきに起因する課題の説明に供する特性図である。It is a characteristic view with which it uses for description of the subject resulting from the dispersion | variation in the mobility (mu) of a drive transistor. 一般的な書き込み走査回路の回路例を示すブロック図である。It is a block diagram which shows the circuit example of a general write scanning circuit. 一般的な書き込み走査回路の回路動作の説明に供するタイミングチャートである。6 is a timing chart for explaining a circuit operation of a general write scanning circuit. 本発明に係る書き込み走査回路の回路例を示すブロック図である。It is a block diagram which shows the circuit example of the write-in scanning circuit based on this invention. 閾値補正期間を１回設定する場合の書き込み走査回路の動作説明に供するタイミングチャートである。It is a timing chart with which it uses for description of operation | movement of the writing scanning circuit in the case of setting a threshold value correction period once. 閾値補正期間を３回設定する場合の書き込み走査回路の動作説明に供するタイミングチャートである。It is a timing chart with which it uses for description of operation | movement of the writing scanning circuit in the case of setting a threshold value correction period 3 times. 閾値補正期間を２回設定する場合の書き込み走査回路の動作説明に供するタイミングチャートである。It is a timing chart with which it uses for description of operation | movement of the writing scanning circuit in the case of setting a threshold value correction period twice. 閾値補正期間を４回設定する場合の書き込み走査回路の動作説明に供するタイミングチャートである。It is a timing chart with which it uses for description of operation | movement of the writing scanning circuit in the case of setting a threshold value correction period 4 times. 電源走査回路の回路例を示すブロック図である。It is a block diagram which shows the circuit example of a power supply scanning circuit.

符号の説明Explanation of symbols

１０…有機ＥＬ表示装置、２０…画素（画素回路）、２１…有機ＥＬ素子、２２…駆動トランジスタ、２３…書き込みトランジスタ、２４…保持容量、３０…画素アレイ部、３１（３１−１〜３１−ｍ）…走査線、３２（３２−１〜３２−ｍ）…電源供給線、３３（３３−１〜３３−ｎ）…信号線、３５…共通電源供給線、４０，４０Ａ，４０Ｂ…書き込み走査回路、５０…電源走査回路、６０…水平駆動回路 DESCRIPTION OF SYMBOLS 10 ... Organic EL display device, 20 ... Pixel (pixel circuit), 21 ... Organic EL element, 22 ... Drive transistor, 23 ... Write transistor, 24 ... Retention capacity, 30 ... Pixel array part, 31 (31-1 to 31-31) m) ... Scanning line, 32 (32-1 to 32-m) ... Power supply line, 33 (33-1 to 33-n) ... Signal line, 35 ... Common power supply line, 40, 40A, 40B ... Write scanning Circuit 50 ... Power supply scanning circuit 60 ... Horizontal drive circuit

Claims

電気光学素子と、入力信号電圧をサンプリングして書き込む書き込みトランジスタと、前記書き込みトランジスタによって書き込まれた信号電圧を保持する保持容量と、前記保持容量に保持された信号電圧に基づいて前記電気光学素子を駆動する駆動トランジスタとを含む画素が行列状に配置されてなる画素アレイ部と、
前記画素アレイ部の各画素を行単位で選択するための走査信号を出力する走査回路と、
前記走査回路から出力される前記走査信号によって選択された行の各画素に対して入力信号を書き込む駆動を行う駆動回路とを具備し、
前記駆動トランジスタのドレイン−ソース間電流の閾値電圧に対する依存性を打ち消す閾値補正の動作が可能な表示装置であって、
前記走査回路は、
単位回路が縦続接続されてなり、パルス幅が可変なスタートパルスを、１Ｈ（Ｈは水平走査時間）を単位とするクロックパルスに同期して順次シフトし、前記単位回路の各々からシフトパルスを順に出力するシフトレジスタと、
低電位および高電位のいずれか一方を選択的にとる制御信号と前記単位回路の各々の出力信号とを２入力とするＯＲゲート群と、
前記単位回路の各々の入力信号と前記ＯＲゲート群の各出力信号と前記閾値補正の補正期間を決定する第１イネーブル信号とを３入力する第１ＮＡＮＤゲート群と、
前記単位回路の各々の入力信号の反転信号と出力信号と前記入力信号電圧の書き込み期間を決定する第２イネーブル信号とを３入力する第２ＮＡＮＤゲート群と、
前記第１，第２ＮＡＮＤゲート群の各出力信号を２入力とし、前記走査信号を出力する第３ＮＡＮＤゲート群とを有し、
前記第１イネーブル信号と前記第２イネーブル信号とが異なる１Ｈで発生する
ことを特徴とする表示装置。 An electro-optic element; a writing transistor that samples and writes an input signal voltage; a holding capacitor that holds a signal voltage written by the writing transistor; and the electro-optic element based on the signal voltage held in the holding capacitor. A pixel array unit in which pixels including driving transistors to be driven are arranged in a matrix;
A scanning circuit that outputs a scanning signal for selecting each pixel of the pixel array unit in a row unit;
A drive circuit for driving to write an input signal to each pixel in a row selected by the scan signal output from the scan circuit;
A display device capable of performing a threshold correction operation that cancels the dependence of the drain-source current of the driving transistor on the threshold voltage,
The scanning circuit includes:
The unit circuits are connected in cascade, and the start pulse having a variable pulse width is sequentially shifted in synchronization with a clock pulse whose unit is 1H (H is a horizontal scanning time), and the shift pulse is sequentially transmitted from each of the unit circuits. A shift register to output,
An OR gate group having two inputs, a control signal that selectively takes one of a low potential and a high potential and each output signal of the unit circuit;
A first NAND gate group that inputs three input signals of each of the unit circuits, each output signal of the OR gate group, and a first enable signal that determines a correction period of the threshold correction;
A second NAND gate group that receives three inputs of an inverted signal of each input signal of the unit circuit, an output signal, and a second enable signal that determines a writing period of the input signal voltage;
Each output signal of the first and second NAND gate groups has two inputs, and a third NAND gate group that outputs the scanning signal,
The display device, wherein the first enable signal and the second enable signal are generated at different 1H.