JP4911510B2

JP4911510B2 - 半導体記憶装置

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Publication number: JP4911510B2
Application number: JP2007107192A
Authority: JP
Inventors: 靖松原
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2007-04-16
Filing date: 2007-04-16
Publication date: 2012-04-04
Anticipated expiration: 2022-09-04
Also published as: JP2007188635A

Description

本発明は、半導体記憶装置に関し、特にＣＢＲリフレッシュ動作回数の削減に関する。

ＤＲＡＭの記憶容量は年々増大し、１Ｇ容量のＤＲＡＭも試作される進展を見せている。一方でＤＲＡＭのメモリセルのリーク電流を削減する技術もプロセスの改良努力により目覚しく進歩している。しかしながら、そのリーク電流の削減技術は、製造技術レベルに強く依存するのが実状である。例えば、第１ＤＲＡＭは２００ｍｓのホールド時間を有するにすぎないが、第１ＤＲＡＭと同じ仕様の第２ＤＲＡＭは８００ｍｓのホールド時間を有している場合がある。

ところが、ＤＲＡＭのホールド時間の仕様はいずれの製品も達成可能である６４ｍｓとされている。よって、ＤＲＡＭを搭載する機器では６４ｍｓ中にＤＲＡＭのアドレス空間分のＣＢＲ（column address strobe before row address strobe）リフレッシュコマンドが発行される。この場合、第２ＤＲＡＭは、第１ＤＲＡＭの４倍もホールド時間を持っているにもかかわらず、ＣＢＲリフレッシュ動作に伴う消費電流は第１ＤＲＡＭと同等となっている。

上記説明と関連して、ダイナミック型半導体記憶装置が特開平７−９３９７１号公報に記載されている。この従来例のダイナミック型半導体記憶装置は、リフレッシュアドレスを一定の周期で発生させるリフレッシュアドレス発生回路を有する。記憶部は、リフレッシュアドレス内のポーズ時間を最短のビットに合せて、リフレッシュアドレスを２種類以上に分類して記憶する。記憶された情報に基づいて、ポーズ時間が最も短いリフレッシュアドレスより２倍以上長くなる分類に属するリフレッシュアドレスに対して、不要な周期のリフレッシュが省略されている。こうして、各アドレスに対する不必要な短い周期のリフレッシュ動作が省略され、リフレッシュ消費電力が低減されている。

また、半導体記憶装置が特開平１１−３９８６２号公報に説明されている。この従来例では、外部信号の変化周期よりも短い周期で行が選択されている。テスト発振回路は、セルフリフレッシュの周期を指定するリフレッシュ発振回路よりも短い周期で発振して内部ロウアドレスストローブ信号を生成する。特殊動作モードが選択されたとき、テスト発振回路は、外部のロウアドレスストローブ信号（／ＲＡＳ）に従って活性化され、内部ロウアドレスストローブ信号をセレクタを介して行系制御回路へ与える。このように、ロウアドレスストローブ信号／ＲＡＳの周期よりも短い周期で内部ロウアドレスストローブ信号が生成され、行が選択される。

また、半導体記憶装置が特開平１１−１２０７７２号公報に説明されている。この従来例では、バイアス電圧発生部は、メモリセルのデータのリフレッシュを自動的に行うセルフリフレッシュ機能を有する。バイアス電圧発生部は、リフレッシュ機能の動作期間のみ間欠的に、活性化信号により活性化される。活性化信号は、活性化された後、セルフリフレッシュ動作を２回以上周期的に行う。こうして、セルフリフレッシュモードでバイアス回路が間欠動作しいい、待ち時間の割合が削減され、あわせて低電流化が実現されている。

また、セルフリフレッシュ回路が特開２０００−３１５３８５号公報に説明されている。この従来例では、セルフリフレッシュ回路は、バイナリカウンタ回路とセレクタ回路とセット／リセット信号発生回路とを備えている。セレクタ回路は、外部アドレス信号と、バイナリカウンタ回路の出力信号とを入力して、リード／ライトサイクル期間に、外部アドレス信号を内部アドレス信号として出力する。また、セレクタ回路は、セルフリフレッシュ期間に、バイナリカウンタ回路の出力信号を内部アドレス信号として出力する。セット／リセット信号発生回路は、外部アドレス信号に基づいて、セット／リセット信号を発生する。バイナリカウンタ回路は、セルフリフレッシュ期間に、セット／リセット信号に基づいて、外部アドレス信号の示すアドレスに連続したアドレスを順次示す出力信号を出力する。

また、セルフ・リフレッシュ制御回路が、特開２００１−６３５６号公報に説明されている。この従来例では、セルフ・リフレッシュ後の全ワード集中リフレッシュを不要とすることができ、余分な消費電流を削減している。タイマー回路は、所定の動作タイミングを指示する。内部バイナリカウンタは、タイマー回路の指示するタイミングで動作し、セルフ・リフレッシュで使用するＲＯＷアドレスを決定する。カウンタ比較部は、セルフ・リフレッシュ開始時の内部バイナリカウンタの値とセルフ・リフレッシュ実行中の内部バイナリカウンタの値とを比較する。セルフ・リフレッシュ開始時と実行中の内部バイナリカウンタ値が同じ値になったときに、外部Ｉ／Ｏ端子に対して集中リフレッシュが不要であることを意味する所定の電位が出力される。

また、半導体記憶回路が特開２００１−２８３５８６号公報に説明されている。この従来れいでは、低消費電流が要求されるセルフリフレッシュを使用した場合であっても、十分なリストアレベルが達成されている。遅延量切換回路ブロックは、セルフリフレッシュ時にワード線の非活性化を規定するＲＴＯ信号を遅延させるように、ＲＴＯ信号の遅延量を切り換える。遅延量切換回路ブロックの経路選択回路により、ＣＢＲリフレッシュ時には信号経路Ｂが選択され、セルフリフレッシュ時には信号経路Ａが選択される。セルフリフレッシュ時には、ＲＴＯ信号は信号経路Ａにより所定の時間だけ遅延される。この結果、ＲＡＳＢ信号の活性期間が伸ばされ、ワード線の選択期間が延長される。ＣＢＲリフレッシュ時には、信号経路Ｂが選択され、ＲＴＯ信号は遅延されない。従って、リフレッシュ動作のサイクルの長さに応じてＲＡＳＢ信号の波形が調整され、適切なリストアレベルが達成される。
特開平７−９３９７１号公報特開平１１−３９８６２号公報特開平１１−１２０７７２号公報特開２０００−３１５３８５号公報特開２００１−６３５６号公報特開２００１−２８３５８６号公報

従って、本発明の目的は、ＣＢＲリフレッシュ動作回数を削減することができる半導体記憶装置を提供することにある。
また、本発明の他の目的は、ＣＢＲリフレッシュ動作電流の削減を達成することができる半導体記憶装置を提供することにある。
また、本発明の他の目的は、メモリセルのホールド特性に基づいてＣＢＲリフレッシュ動作回数を１／ｍ（ｍは２以上の整数）に削減することができる半導体記憶装置を提供することにある。

以下に、［発明の実施の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、[特許請求の範囲]の記載と発明の実施の形態の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の第１の観点では、半導体記憶装置は、複数のメモリセルを有するメモリセルアレイ（１２７）と、ＣＢＲ（column address strobe before row address strobe）リフレッシュコマンドのｍ（ｍは２以上の整数）回の受信に応答して１回、前記メモリセルアレイに対してリフレッシュ動作を実行するＣＢＲリフレッシュ部（１１２，１１４，１１６，１１９，１２０，１０９，１２１，１２２，４１１，４１２，４０９，４２３，４１６，４１８，４２２，４２４，４２８）とを具備する。

前記ＣＢＲリフレッシュ部（１１２，１１４，１１６，１１９，１２０，１０９，１２１，１２２）は、リフレッシュ動作を実行するリフレッシュ部（１１２，１１９，１２０，１０９，１２１，１２２）と、リフレッシュ指示部（１１６）と、ＣＢＲリフレッシュ制御部（１１４）とを具備する。ＣＢＲリフレッシュ制御部（１１４）は、前記ＣＢＲリフレッシュコマンドのｍ（ｍは２以上の整数）回の受信に対して１回、前記リフレッシュ指示部（１１６）を前記有効状態に設定する。リフレッシュ指示部（１１６）は、無効状態時に前記ＣＢＲリフレッシュコマンドを無視し、有効状態時に前記ＣＢＲリフレッシュコマンドに応答して前記リフレッシュ部（１１２，１１９，１２０，１０９，１２１，１２２）にリフレッシュ指示信号を出力する。リフレッシュ部（１１２，１１９，１２０，１０９，１２１，１２２）は、リフレッシュ指示信号に応答して前記メモリセルアレイに対してリフレッシュ動作を実行する。

ここで、前記ＣＢＲリフレッシュ制御部（１１４）は、制御データを保持するデータ保持回路（１１３）と、前記制御データに基づいて、前記ＣＢＲリフレッシュコマンドのｍ回の受信に応答して１回前記リフレッシュ指示部（１１６）を前記有効状態に設定するスキップ部（１１５）とを具備する。

前記スキップ部（１１５）は、前記制御データが前記データ保持回路（１１３）に保持されていないとき、常に前記リフレッシュ指示部（１１６）を前記有効状態に設定する。前記スキップ部（１１５）は、前記制御データが前記データ保持回路（１１３）に保持されているとき、前記ＣＢＲリフレッシュコマンドをカウントし、前記ＣＢＲリフレッシュコマンドをｍ回カウントしたとき、１回前記リフレッシュ指示部（１１６）を前記有効状態に設定する。

また、本発明の第２の観点では、半導体記憶装置は、複数のメモリセルを有するメモリセルアレイ（４２６）と、前記メモリセルアレイの前記複数のメモリセルの各々に対してＣＢＲ（column address strobe before row address strobe）リフレッシュコマンドのｍ（ｍは２以上の整数）回の受信に応答して１回リフレッシュ動作を実行するＣＢＲリフレッシュ部（４１１，４１２，４０９，４２３，４１６，４１８，４２２，４２４，４２８）とを具備する。

ここで、前記ＣＢＲリフレッシュ部（４１１，４１２，４０９，４２３，４１６，４１８，４２２，４２４，４２８）は、指示信号発生部（４１６）と、リフレッシュ部（４１２，４１８，４２２，４２４，４２８）と、ＣＢＲリフレッシュ制御部（１１４）とを具備しても良い。この場合、ＣＢＲリフレッシュ制御部（１１４）は、前記ＣＢＲリフレッシュコマンドのｍ（ｍは２以上の整数）回の受信に対して１回、前記各メモリセルに関し前記リフレッシュ部を有効状態に設定する。指示信号発生部（４１６）は、前記ＣＢＲリフレッシュコマンドに応答して、前記各メモリセルに関し前記リフレッシュ指示信号を出力する。リフレッシュ部（４１２，４１８，４２２，４２４，４２８）は、前記有効状態時に前記リフレッシュ指示信号に応答して前記メモリセルアレイに対してリフレッシュ動作を実行する。

前記ＣＢＲリフレッシュ制御部（４１４）は、制御データを保持するデータ保持回路（４１３）と、前記制御データに基づいて、前記ＣＢＲリフレッシュコマンドのｍ回の受信に応答して１回前記リフレッシュ部（４１２，４１８，４２２，４２４，４２８）を前記有効状態に設定するスキップ部（１１５）とを具備してもよい。

前記スキップ部（１１５）は、前記制御データが前記データ保持回路（１１３）に保持されていないとき、常に前記リフレッシュ部（４１２，４１８，４２２，４２４，４２８）を前記有効状態に設定しても良い。あるいは、前記スキップ部（１１５）は、前記制御データが前記データ保持回路（１１３）に保持されているとき、前記ＣＢＲリフレッシュコマンドをカウントし、前記ＣＢＲリフレッシュコマンドをｍ回カウントしたとき、１回前記リフレッシュ部（４１２，４１８，４２２，４２４，４２８）を前記有効状態に設定してもよい。

本発明の第３の観点では、半導体記憶装置は、複数のメモリセルを有するメモリセルアレイ（３２７）と、前記メモリセルアレイはｍ（ｍは２以上の整数）個のアレイ部を備え、ｍ（ｍは２以上の整数）回のＣＢＲリフレッシュコマンドの受信に応答して１回、前記ｍ個のアレイ部の各々に対してリフレッシュ動作を実行するＣＢＲリフレッシュ部（１１２，１１４，３１６，１１９，１２０，３０９，３３１，３２１，３２２，３３３，３３７）とを具備する。

前記ＣＢＲリフレッシュ部（１１２，１１４，３１６，１１９，１２０，３０９，３３１，３２１，３２２，３３３，３３７）は、ｍ個のリフレッシュ部（１１２，１１９，１２０，３０９，３３１，３２１，３２２，３３３，３３７）と、リフレッシュ指示部（１１６）と、ＣＢＲリフレッシュ制御部（１１４）とを具備する。ＣＢＲリフレッシュ制御部（１１４）は、前記ＣＢＲリフレッシュコマンドの受信に応答して、前記ｍ個のリフレッシュ部（１１２，１１９，１２０，３０９，３３１，３２１，３２２，３３３，３３７）のうちの１つを前記有効状態に設定する。リフレッシュ指示部（１１６）は、前記ＣＢＲリフレッシュコマンドに応答して、前記ｍ個のリフレッシュ部（１１２，１１９，１２０，３０９，３３１，３２１，３２２，３３３，３３７）のうち有効状態にあるものに前記リフレッシュ指示信号を出力する。前記ｍ個のリフレッシュ部（１１２，１１９，１２０，３０９，３３１，３２１，３２２，３３３，３３７）の各々は、リフレッシュ指示信号に応答して前記ｍ個のアレイ部の対応するものに対してリフレッシュ動作を実行する。

前記ＣＢＲリフレッシュ制御部（１１４）は、制御データを保持するデータ保持回路（１１３）と、前記制御データに基づいて、前記ｍ個のリフレッシュ部（１１２，１１９，１２０，３０９，３３１，３２１，３２２，３３３，３３７）のうちの１つを前記有効状態に設定するスキップ部（３１５）とを具備する。

前記スキップ部（３１５）は、前記制御データが前記データ保持回路（１１３）に保持されていないとき、前記ｍ個のリフレッシュ部（１１２，１１９，１２０，３０９，３３１，３２１，３２２，３３３，３３７）の全てを常に前記有効状態に設定する。また、前記スキップ部（３１５）は、前記制御データが前記データ保持回路（１１３）に保持されているとき、前記ＣＢＲリフレッシュコマンドをカウントし、前記ｍ個のリフレッシュ部（１１２，１１９，１２０，３０９，３３１，３２１，３２２，３３３，３３７）を順番に前記有効状態に設定する。

ここで、前記データ保持回路（１１３）は、ヒューズを備え、前記制御データを保持するために前記ヒューズが断されてもよい。このとき、前記メモリセルのデータ保持時間に基づいて前記ヒューズは切断されることが望ましい。

ここで、前記データ保持回路（１１３）は、不揮発性メモリを備え、前記制御データが前記不揮発性メモリに書き込まれてもよい。前記メモリセルのデータ保持時間に基づいて前記不揮発性メモリに前記制御データは書き込まれることが望ましい。

本発明の第４の観点では、半導体記憶装置は、複数のメモリセルの各々のデータ保持時間に基づいて、ＣＢＲ（column address strobe before row address strobe）リフレッシュコマンドの実行が制御される。

上記のように、本発明は、セルフリフレッシュ動作とは区別される、メモリ外部のコマンドによりメモリのリフレッシュ動作を実行させるＣＢＲリフレッシュ動作に関する。外部からのｍ回のＣＢＲリフレッシュコマンドのうち１回を、特に２回のＣＢＲリフレッシュコマンドのうち１回を有効にしている。

また、この１／２回の動作に設定するか否かは、プログラムすることが可能である。よって、メモリセルのデータホールド時間が悪く、１／２回の動作設定では誤動作する可能性があるとホールド時間試験結果から判断されるＤＲＡＭ対しては、１／２回の動作設定は行わなくすることが可能である。

逆にメモリ製造初期の設定をＣＢＲリフレッシュコマンド１回に対し内部ＣＢＲリフレッシュ動作１回とする従来技術の設定とすれば、ホールド時間試験結果でホールド時間がある基準値より長いという結果が得られたＤＲＡＭに対しては、１／２回の動作設定を施すことが可能である。外部から入力されるＣＢＲリフレッシュコマンドを１回おきに無効化することで、ＣＢＲリフレッシュ動作電流を半分にすることが可能である。

本発明は、携帯型の機器に組み込まれるメモリや、大規模なサーバー等の消費電流を削減することが技術課題となっている機器に組み込むメモリにとって有効である。

以上述べたように、本発明の半導体記憶装置によれば、消費電流を約半分にすることが可能である。ＣＢＲリフレッシュコマンド動作で消費する電流は、主にワード線が活性化され、ビット線にのった微小信号を増幅し、ビット線を所望のレベルに充電または放電し、その後ワード線をリセットする際に消費されている。その為これらの動作回数を半減することは、約半分の消費電流にすることを可能とする。言うまでも無く、消費電流の減少は半導体記憶装置を搭載する機器の特性向上につながり、常に要求される重要な事項である。

また、電流消費が半減することは、半導体記憶装置の熱発生を半減することでもあり、半導体記憶装置内部の温度上昇を緩和し、メモリセルのホールド時間を長くすることやさらには、半導体記憶装置内部のみならず、半導体記憶装置が搭載される機器の内部温度の上昇を緩和し、搭載機器の誤動作を防ぐ効果が考えられる。

以下に添付図面を参照して、本発明の半導体記録装置について詳細に説明する。

図１は、本発明の第１実施の形態による半導体記憶装置の回路構成を示すブロック図である。第１実施の形態による半導体記憶装置は、レシーバ１０１−１０４、内部クロック発生回路１０５、ラッチ回路１０６−１０８、ＲＡＳ（row address strobe）制御回路群１０９，及びＣＢＲ（Column before row）リフレッシュ制御部１１４を有する。第１実施の形態による半導体記憶装置は、更に、コマンドデコーダ１１０，セルフリフレッシュ判定回路１１１，内部Ｘアドレス発生回路１１２，Ｘアドレスカウンタ回路１１９，リフレッシュ信号発生回路１１６，セルフタイマ１１７，アドレスプリデコーダ回路１２０，ワード線ドライバ群１２１，センスアンプ群１２２及びメモリセル１２７を有する。ＣＢＲリフレッシュ制御部１１４は、プログラム制御回路１１３とスキップ制御回路１１５を有する。プログラム制御回路１１３には、ヒューズ素子が組み込まれている。半導体記憶装置は、複数のメモリセル１２７を含むメモリセルアレイを備え、それらのメモリセルにリフレッシュ動作が行われる。

レシーバ１０１は外部クロック信号ＣＬＫを受信して内部クロック発生回路１０５に出力する。内部クロック発生回路１０５は、信号ＣＬＫに応答して、内部クロック信号ＩＣＬＫを発生し、ラッチ回路１０６−１０８，コマンドデコーダ１１０，セルフリフレッシュ判定回路１１１に出力する。

レシーバ１０２は、ローアドレスストローブバー信号ＲＡＳＢ、カラムアドレスストローブバー信号ＣＡＳＢ、ライトイネーブルバー信号ＷＥＢ、チップセレクトバー信号ＣＳＢを受信して、それらの各信号そのもの、あるいはそれらの信号の論理演算結果をラッチ回路１０６に出力する。ラッチ回路１０６は、内部クロック信号ＩＣＬＫに応答してレシーバ１０２からの出力をラッチし、コマンドデコーダ１１０に出力する。

レシーバ１０３は、クロックイネーブル信号ＣＫＥを受信して、ラッチ回路１０７に出力する。ラッチ回路１０７は、内部クロック信号ＩＣＬＫに応答してレシーバ１０３からの出力をラッチし、セルフリフレッシュ判定回路１１１に出力する。レシーバ１０４は、外部アドレス信号ＡＤＤを受信してラッチ回路１０８に出力する。ラッチ回路１０８は、内部クロック信号ＩＣＬＫに応答して、レシーバ１０３からの出力をラッチし、内部Ｘアドレス発生回路１１２に出力する。

コマンドデコーダ１１０は、ラッチ回路１０６の出力をデコードして、リフレッシュ信号ＲＦとアドレス制御信号ＥＸＡＬを発生する。信号ＥＸＡＬは、ＣＢＲリフレッシュコマンドに対しては出力されず、セルフリフレッシュコマンドのとき出力される。リフレッシュ信号ＲＦは、セルフリフレッシュ判定回路１１１、リフレッシュ信号発生回路１１６及びスキップ制御回路１１５に供給される。また、アドレス制御信号ＥＸＡＬは、内部Ｘアドレス発生回路１１２とＲＡＳ制御回路群１０９に供給される。

スキップ制御回路１１５は、リフレッシュ信号ＲＦに応答して、プログラム回路１１３からのフラグ信号ＦＧに基づいて、リフレッシュスキップ信号ＲＦＳＫＩＰを発生する。リフレッシュスキップ信号ＲＦＳＫＩＰはリフレッシュ信号発生回路１１６に出力される。セルフリフレッシュ判定回路１１１は、クロックイネーブル信号ＣＫＥとリフレッシュ信号ＲＦに基づいて、外部からの命令がＣＢＲリフレッシュコマンドかセルフリフレッシュコマンドかを判定する。セルフリフレッシュコマンドと判定されたとき、その判定結果をコマンドデコーダ１１０に知らせる。また、内部クロックＩＣＬＫに応答してタイマ起動信号を発生し、セルフタイマ１１７に出力する。セルフタイマ１１７は、タイマ起動信号に応答して時間を計測し、タイムアップしたとき、割り込み信号を発生する。割り込み信号は、リフレッシュ信号発生回路１１６に出力される。

リフレッシュ信号発生回路１１６は、リフレッシュ信号ＲＦ、セルフタイマ１１７からの割り込み信号、及びスキップ制御回路１１５からのリフレッシュスキップ信号ＲＦＳＫＩＰに基づいて、リフレッシュ指示信号ＹＲＦとアドレス制御信号ＡＣＢＲを発生する。リフレッシュ指示信号ＹＲＦはＲＡＳ制御回路群１０９に供給され、アドレス制御信号ＡＢＣＲは内部Ｘアドレス発生回路１１２に供給される。

Ｘアドレスカウンタ回路１１９は、内部Ｘアドレス発生回路１１２からの指示に基づいて内部アドレスを更新し、内部Ｘアドレス発生回路１１２に出力する。内部Ｘアドレス発生回路１１２は、コマンドデコーダ１１０からの信号ＥＸＡＬまたはリフレッシュ信号発生回路１１６からのアドレス制御信号ＡＣＢＲ、ラッチ回路１０８からの外部アドレス信号、及びＸアドレスカウンタ回路１１９からの更新されたアドレスに基づいて、内部アドレス信号ＩＮＴＡＤＤを生成する。内部アドレス信号ＩＮＴＡＤＤはアドレスプリデコーダ回路１２０に供給される。アドレスプリデコーダ回路１２０内部アドレス信号ＩＮＴＡＤＤをプリデコードし、ワード線ドライバ群１２１に供給する。

ＲＡＳ制御回路群１０９は、コマンドデコーダ１１０からの信号ＥＸＡＬまたはリフレッシュ指示信号ＹＲＦに応答して駆動信号を発生し、ワード線ドライバ群１２１とセンスアンプ群１２２を駆動する。ワード線ドライバ群１２１は、アドレスプリデコーダ回路１２０からのアドレスに基づいてワード線１２８を駆動する。また、ビット線１２６が駆動され、メモリセルアレイのなかのメモリセル１２７がアクセスされる。メモリセル１２７の信号は、センスアンプ群１２２により増幅され、再びメモリセル１２７に書き込まれる。こうして、リフレッシュ動作が行われる。ＣＢＲリフレッシュ動作では、メモリセルへのリフレッシュ動作を完了したタイミングでワード線ドライバ群１２１及びセンスアンプ群１２２の活性化状態は解除される。

次に、図２を参照して、図１のＣＢＲリフレッシュ制御部１１４を説明する。図２（ａ）は、プログラム制御回路１１３の回路構成を示し、図２（ｂ）はスキップ制御回路１１５の回路構成を示している。

最初に図２（ａ）を参照して、プログラム制御回路１１３は、ヒューズ（ＦＵＳＥ）５０２、ＮＡＮＤ回路Ｇ１、トランジスタＴｒ１，及びインバータＩＮ１とＩＮ２とを備えている。呈上状態では、ヒューズ（ＦＵＳＥ）がカットされているか否かにより、フラグ信号ＦＧのレベルが決定される。ヒューズがカットされていない状態ではフラグ信号ＦＧはロウレベルになり、カットされた状態ではフラグ信号ＦＧはハイレベルになる。

図３（ａ）、（ｂ）、（ｃ）を参照して、ヒューズ５０２がカットされているときのフラグ信号ＦＧについて説明する。ヒューズ５０２がカットされているときは、電源オン時に、電圧ＶＤＤは徐々に上昇する。このとき、ヒューズ５０２の接地側端子の電圧は低いので、ＮＡＮＤ回路Ｇ１の出力はハイレベルとなる。このため、フラグ信号ＦＧは電源電圧の上昇につれて上昇する。電源電圧ＶＤＤがある電圧以上になると、信号ＰＯＮＶはハイレベルになる。このため、トランジスタＴｒ１がオンし、ヒューズ５０２の接地側端子の電圧は更に低くなるので、ＮＡＮＤ回路Ｇ１の出力はハイレベルとなる。このハイレベルの出力は、インバータＩＮ１とＩＮ２を介してフラグ信号ＦＧとして出力される。

次に、図３（ｄ）、（ｅ）、（ｆ）を参照して、ヒューズ５０２がカットされないときのフラグ信号ＦＧについて説明する。電源オン時に、電圧ＶＤＤは徐々に上昇する。ヒューズ５０２がカットされていないので、このとき、ＮＡＮＤ回路Ｇ１のヒューズ５０２側の端子電圧は上昇するが、信号ＰＯＮＶはローレベルであるので、ＮＡＮＤ回路Ｇ１の出力はハイレベルとなる。このため、フラグ信号ＦＧは電源電圧の上昇につれて上昇する。電源電圧ＶＤＤがある電圧以上になると、信号ＰＯＮＶはハイレベルになる。このため、ＮＡＮＤ回路Ｇ１の出力はローレベルとなる。このローレベルの出力は、インバータＩＮ１とＩＮ２を介してフラグ信号ＦＧとして出力される。

次に、図２（ｂ）は、スキップ制御回路１１５の回路構成を示している。図２（ｂ）を参照して、スキップ制御回路１１５は、ＮＡＮＤ回路Ｇ２，Ｇ３、トランスファーゲートＴ１，Ｔ２、ラッチＩＮ５とＩＮ６、Ｉｎ７とＩｎ８、インバータＩｎ３、Ｉｎ４、Ｉｎ９とを備えている。トランスファーゲートＴ１，Ｔ２、ラッチＩＮ５とＩＮ６、Ｉｎ７とＩｎ８、インバータＩｎ４とを備える回路はカウンタとして機能している。

フラグ信号ＦＧがローレベルのとき、すなわちヒューズがカットされていないとき、ＮＡＮＤ回路Ｇ３の出力は必ずハイレベルとなり、信号ＲＦＳＫＩＰはローレベルとなる。

一方、フラグ信号ＦＧがハイレベルのとき、すなわちヒューズがカットされているとき、信号ＲＦＳＫＩＰのレベルは、インバータＩＮ７とＩＮ８からなるラッチの出力に依存する。インバータＩＮ７とＩＮ８からなるラッチの出力がハイレベルにあるとすると、インバータＩＮ４の出力はローレベルにある。この場合、インバータＩＮ５とＩＮ６からなるラッチの出力はローレベルである。フラグ信号ＦＧはハイレベルにあるので、信号ＲＦがハイレベルになると、ＮＡＮＤ回路Ｇ２の出力はローレベルになる。このため、ＮＡＮＤ回路Ｇ２とインバータＩＮ３の出力によりトランスファゲートＴ１がオンとなり、トランスファゲートＴ２はオフとなる。この結果、インバータＩＮ４のローレベル出力は、インバータＩＮ５とＩＮ６からなるラッチにラッチされる。次に、信号ＲＦがハイレベルからローレベルに変化すると、トランスフーゲートＴ１はオフになり、トランスファゲートｔ２がオンとなる。これにより、インバータＩＮ５とＩＮ６からなるラッチの出力は、インバータＩＮ４のローレベル出力のため、ハイレベルになる。トランスファゲートＴ２がオンしているので、インバータＩＮ７とＩＮ８からなるラッチの出力はローレベルになる。こうして、信号ＲＦが入力されるごとに、信号ＲＦＳＫＩＰの出力は、ハイレベルとローレベル間で交互に変化する。

すなわち、図２（ｂ）に示される例では、インバータＩＮ５とＩＮ６からなるラッチとインバータＩＮ７とＩＮ８からなるラッチを含む回路は、トグルスイッチまたはカウンタとして働いて、２回のＣＢＲリフレッシュコマンドのうち１回を有効にしている。しかしながら、ラッチの段数を増やせば、任意のカウンタとして働くことになり、ｍ（ｍは２以上の整数）回のＣＢＲリフレッシュコマンドのうち１回を有効にすることも可能である。

次に、本発明の第１実施の形態の半導体記憶装置の動作について説明する。図４は、半導体記憶装置の各部の波形を示す。この例では、ヒューズ５０２は、カットされていて、図４（ａ）に示されるように、信号ＦＧはハイレベルのままである。

同期型メモリの場合、図４（ｂ）に示されるように、半導体記憶装置には外部からレシーバ１０１に外部クロック信号ＣＬＫが入力される。内部クロック発生回路１０５は、外部クロック信号ＣＬＫから内部クロック信号ＩＣＬＫを生成する。また、図４（ｃ）に示されるように、ハイレベルのクロックイネーブル信号ＣＫＥがレシーバ１０３に供給されている。ラッチ回路１０７は、内部クロック信号ＩＣＬＫに応答して、信号ＣＫＥをラッチし、セルフリフレッシュ判定回路１１１に出力する。また、図４（ｅ）に示されるように、クロック信号ＣＬＫに同期して半導体記憶装置の動作指示を与えるコマンド信号ＣＭＤ（ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ）がレシーバ１０２に与えられる。ラッチ回路１０６は、内部クロック信号ＩＣＬＫのロウレベルからハイレベルに遷移するタイミングでコマンド信号ＣＭＤをラッチし、コマンドデコーダ１１０に出力する。このとき、コマンド信号ＣＭＤは複数の半導体記憶装置に共通に与えられるので、どの半導体記憶装置単体に発せられたコマンド信号ＣＭＤかを区別することが必要である。そこで図４（ｄ）に示されるように、半導体記憶装置毎にチップセレクトバー信号ＣＳＢが入力されている。チップセレクトバー信号ＣＳＢがロウレベルである場合、半導体記憶装置は上記タイミングでコマンド信号ＣＭＤを内部にとりこむ。コマンドデコーダ１１０は、コマンド信号ＣＭＤに基づいてリフレッシュ信号ＲＦと信号ＥＸＡＬを発生する。リフレッシュ信号ＲＦは、ＣＢＲリフレッシュ制御部１１４のスキップ制御回路１１５、リフレッシュ信号発生回路１１６、セルフリフレッシュ判定回路１１１に供給される。

ここでリフレッシュコマンドが入力されたとする。ただし、リフレッシュコマンドには、本発明が関係するＣＢＲリフレッシュコマンドとセルフリフレッシュコマンドの２種類がある。コマンド信号ＣＭＤはＣＢＲリフレッシュもセルフリフレッシュも同じであるが、クロックイネーブル信号ＣＫＥの状態により区別される。すなわち、クロックイネーブル信号ＣＫＥがハイレベルにあるときに入力されるリフレッシュコマンドはＣＢＲリフレッシュコマンドと判定され、クロックイネーブル信号ＣＫＥがロウレベルであるとき入力されるリフレッシュコマンドは、セルフリフレッシュコマンドと判定される。図４（ｅ）には、ＣＢＲリフレッシュコマンドが示されている。

セルフリフレッシュ判定回路１１１は、クロックイネーブルバー信号ＣＫＥをラッチ回路１０７から受信し、図４（ｃ）に示されるように、信号ＣＫＥがハイレベルの時、リフレッシュ信号ＲＦはＣＢＲリフレッシュコマンドであると判定する。このときには、タイマ起動信号はセルフタイマ１１７に出力されない。リフレッシュ信号ＲＦはセルフリフレッシュコマンドであると判定すると、タイマ起動信号をセルフタイマ１１７に出力する。セルフタイマ１１７は、タイマ起動信号に応答して時間を計測し、タイムアップしたとき、割り込み信号を発生する。割り込み信号は、リフレッシュ信号発生回路１１６に出力される。セルフリフレッシュコマンドの場合は、セルフタイマ１１７からの出力によりリフレッシュ信号発生回路１１６は制御される。

一方、本発明に関係するＣＢＲリフレッシュコマンドの場合は、ＣＢＲリフレッシュコマンドが入力される度に出力されるリフレッシュ信号ＲＦによりリフレッシュ信号発生回路１１６が駆動され、信号ＹＲＦおよびＡＣＢＲ信号を制御する。ここで、本発明のＣＢＲリフレッシュ制御部１１４では、図２を参照して説明したように、リフレッシュ信号ＲＦが入力される毎に反転するリフレッシュスキップ信号ＲＦＳＫＩＰを出力する。図４（ｆ）と（ｇ）に示されるように、リフレッシュ信号ＲＦがハイからロウに遷移するごとにリフレッシュスキップ信号ＲＦＳＫＩＰのレベルは変化する。こうして、リフレッシュ信号発生回路１１６は、有効状態と無効状態の間でスイッチされる。無効状態では、リフレッシュ信号発生回路１１６は、コマンドデコーダ１１０からのリフレッシュ信号ＲＦを無視し、有効状態にあるときにリフレッシュ信号ＲＦに基づいて動作する。ただし、スキップ制御回路１１５がこの動作を実行するのは、プログラム回路１１３の出力でスキップ制御回路１１５へ入力される信号ＦＧがハイレベルにある場合に限る。また、セルフリフレッシュの場合には、セルフタイマ１１７からの信号により、信号ＲＦＳＫＩＰはマスクされる（ディスエーブルとされる）。

リフレッシュ信号発生回路１１６は半導体記憶装置内部でリフレッシュを実行させるのに必要な信号ＹＲＦと内部Ｘアドレスを変化させるために必要な信号ＡＣＢＲをリフレッシュ指示信号として、図４（ｇ）、（ｈ）、（ｉ）に示されるように、前記ＲＦＳＫＩＰがロウレベルにある場合に出力する。

コマンドにはアクティブコマンドというものがあり、これは半導体記憶装置で読み（リードコマンド）または書き(ライトコマンド）が行われる前に所望のアドレスのメモリセルを活性化させるコマンドである。図１ではアクティブコマンドに対しコマンドデコーダ１１０から内部Ｘアドレス発生回路１１２及びＲＡＳ制御回路群１０９へ信号ＥＸＡＬが出力される。ＣＢＲリフレッシュコマンドに対しては信号ＥＸＡＬは出力されない。

ＣＢＲリフレッシュコマンドのときに、リフレッシュ信号発生回路１１６より発せられた信号ＡＣＢＲは内部Ｘアドレス発生回路１１２に供給される。内部Ｘアドレス発生回路１１２は、信号ＡＣＢＲに応答して、Ｘアドレス（ＩＮＴＡＤＤ）をインクリメントして出力する。インクリメント動作は、Ｘアドレスカウンタ回路１１９において処理され、インクリメントされた内部アドレスＩＮＴＡＤＤは、内部Ｘアドレス発生回路１１２からアドレスプリデコーダ回路１２０へ伝達される。アドレスプリデコード回路１２０では内部アドレスＩＮＴＡＤＤをデコードしてワード線ドライバ群１２１に出力する。

リフレッシュ信号発生回路１１６から出力される信号ＹＲＦに応答して、ＲＡＳ制御回路群１０９は、ワード線ドライバ群１２１およびセンスアンプ群１２２を活性化する。ただし、ワード線ドライバ群１２１は前記プリデコードされたアドレスにより選ばれたものだけが活性化する。活性化されたワード線に接続されたメモリセル１２７の信号がセンスアンプ群１２２により増幅され、再びメモリセル１２７に蓄えられることがリフレッシュ動作に相当する。ＣＢＲリフレッシュ動作では、メモリセルへのリフレッシュ動作を完了したタイミングでワード線ドライバ群１２１及びセンスアンプ群１２２の活性化状態は解除されるが、本発明の説明に直接関係しないので、説明は省略する。

本発明の第１実施の形態の半導体記憶装置では、ＣＢＲリフレッシュコマンド動作で消費される電流は、主にワード線が活性化され、ビット線にのった微小信号を増幅し、ビット線を所望のレベルに充電または放電し、その後ワード線をリセットする際に消費されている。そのため、これらの動作回数を半減することにより、消費電流を削減することが可能である。言うまでも無く、消費電流の減少は半導体記憶装置を搭載する機器の特性向上につながり、常に要求される重要な事項である。

また、電流消費が半減するということは、半導体記憶装置の熱発生を半減することでもあり、半導体記憶装置内部の温度上昇を緩和し、メモリセルのホールド時間を長くすることやさらには、半導体記憶装置内部のみならず、半導体記憶装置が搭載される機器の内部温度の上昇を緩和し、搭載機器の誤動作を防ぐ効果が考えられる。

次に、本発明の第２実施の形態による半導体記憶装置について説明する。

本発明の第２実施の形態による半導体記憶装置は、基本的構成において、第１実施の形態の半導体記憶装置と同様である。異なる点は、図１に示されるＲＡＳ制御回路群が２つに分けられ、それぞれに対してワード線ドライバ群３２１と３３３及びセンスアンプ群３２２と３３７が設けられている。コマンドデコーダ１１０は、図１に示されるリフレッシュ信号ＲＦと信号ＥＸＡＬに加えて、信号ＥＸＡＬＡとＥＸＡＬＣを発生し、ＲＡＳ制御回路群３１８と３１９に供給している。ＣＢＲリフレッシュ制御部１１４のスキップ制御回路３２９は、２つの信号ＳＥＬＡとＳＥＬＣを交互に出力する。リフレッシュ信号発生回路３１６は、信号ＹＲＦＡとＹＲＦＣとを発生し、ＲＡＳ制御回路群３１８と３１９に供給している。第２実施形態による半導体記憶装置において、その他の回路構成は第１実施の形態と同じである。

スキップ制御回路３２９の回路構成は、図２（ｂ）に示される回路と同様であるが、インバータＩＮ１０とＮＯＲ回路ＮＯＲが追加されている。信号ＦＧはインバータＩＮ１０により反転され、ＮＯＲ回路の一入力端子に供給されている。インバータＩＮ７とＩＮ８からなるラッチの出力が他入力端子に供給されている。インバータＩＮ９からは信号ＳＥＬＡが出力され、ＮＯＲ回路からは信号ＳＥＬＣが出力される。信号ＦＧがロウレベルにある場合、信号ＳＥＬＡ及びＳＥＬＣは共にロウレベル固定である。また信号ＡＣＢＲは、リフレッシュ信号発生回路３１６に信号ＲＦが２回入力される毎に、１回出力される。これは、２領域に分けられたそれぞれのアドレス空間すべてがリフレッシュされることを意味している。

次に、図７（ａ）から（ｌ）を参照して、第２実施の形態による半導体記憶装置の動作を説明する。図４は、半導体記憶装置の各部の波形を示す。この例では、ヒューズは、カットされていて、図７（ａ）に示されるように、信号ＦＧはハイレベルのままである。

同期型メモリの場合、図７（ｂ）に示されるように、半導体記憶装置には外部からレシーバ１０１に外部クロック信号ＣＬＫが入力される。内部クロック発生回路１０５は、外部クロック信号ＣＬＫから内部クロック信号ＩＣＬＫを生成する。また、図７（ｃ）に示されるように、ハイレベルのクロックイネーブル信号ＣＫＥがレシーバ１０３に供給されている。ラッチ回路１０７は、内部クロック信号ＩＣＬＫに応答して、信号ＣＫＥをラッチし、セルフリフレッシュ判定回路１１１に出力する。また、図７（ｅ）に示されるように、クロック信号ＣＬＫに同期して半導体記憶装置の動作指示を与えるコマンド信号ＣＭＤ（ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ）がレシーバ１０２に与えられる。ラッチ回路１０６は、内部クロック信号ＩＣＬＫのロウレベルからハイレベルに遷移するタイミングでコマンド信号ＣＭＤをラッチし、コマンドデコーダ１１０に出力する。このとき、コマンド信号ＣＭＤは複数の半導体記憶装置に共通に与えられるので、どの半導体記憶装置単体に発せられたコマンド信号ＣＭＤかを区別することが必要である。そこで図７（ｄ）に示されるように、半導体記憶装置毎にチップセレクトバー信号ＣＳＢが入力されている。チップセレクトバー信号ＣＳＢがロウレベルである場合、半導体記憶装置は上記タイミングでコマンド信号ＣＭＤを内部にとりこむ。

コマンドデコーダ１１０は、コマンド信号ＣＭＤに基づいてリフレッシュ信号ＲＦと信号ＥＸＡＬを発生する。リフレッシュ信号ＲＦは、ＣＢＲリフレッシュ制御部１１４のスキップ制御回路１１５、リフレッシュ信号発生回路１１６、セルフリフレッシュ判定回路１１１に供給される。

ここでリフレッシュコマンドが入力されたとする。ただし、リフレッシュコマンドには、本発明が関係するＣＢＲリフレッシュコマンドとセルフリフレッシュコマンドの２種類がある。コマンド信号ＣＭＤはＣＢＲリフレッシュもセルフリフレッシュも同じであるが、クロックイネーブル信号ＣＫＥの状態により区別される。すなわち、クロックイネーブル信号ＣＫＥがハイレベルにあるときに入力されるリフレッシュコマンドはＣＢＲリフレッシュコマンドと判定され、クロックイネーブル信号ＣＫＥがロウレベルであるとき入力されるリフレッシュコマンドは、セルフリフレッシュコマンドと判定される。図７（ｅ）には、ＣＢＲリフレッシュコマンドが示されている。

セルフリフレッシュ判定回路１１１は、クロックイネーブルバー信号ＣＫＥをラッチ回路１０７から受信し、図７（ｃ）に示されるように、信号ＣＫＥがハイレベルの時、リフレッシュ信号ＲＦはＣＢＲリフレッシュコマンドであると判定する。このときには、タイマ起動信号はセルフタイマ１１７に出力されない。リフレッシュ信号ＲＦはセルフリフレッシュコマンドであると判定すると、タイマ起動信号をセルフタイマ１１７に出力する。セルフタイマ１１７は、タイマ起動信号に応答して時間を計測し、タイムアップしたとき、割り込み信号を発生する。割り込み信号は、リフレッシュ信号発生回路１１６に出力される。セルフリフレッシュコマンドの場合は、セルフタイマ１１７からの出力によりリフレッシュ信号発生回路１１６は制御される。

一方、本発明に関係するＣＢＲリフレッシュコマンドの場合は、ＣＢＲリフレッシュコマンドが入力される度に出力されるリフレッシュ信号ＲＦによりリフレッシュ信号発生回路３１６が駆動され、信号ＹＲＦＡとＹＲＦＣおよびアドレス制御信号ＡＣＢＲを出力する。ここで、本発明のＣＢＲリフレッシュ制御部１１４では、図７（ｈ）、（ｉ）に示されるように、リフレッシュ信号ＲＦが入力される毎に、リフレッシュスキップ信号として、交互に信号ＳＥＬＡとＳＥＬＣを出力する。また、図７（ｋ）に示されるように、２回リフレッシュ信号ＲＦが入力される毎に、１回信号ＡＣＢＲが出力される。こうして、リフレッシュ信号発生回路１１６の出力ＹＲＦＡとＹＲＦＣの各々は、有効状態と無効状態の間でスイッチされる。無効状態では、リフレッシュ信号発生回路１１６は、コマンドデコーダ１１０からのリフレッシュ信号ＲＦを無視し、有効状態にあるときにリフレッシュ信号ＲＦに基づいて動作する。ただし、スキップ制御回路１１５がこの動作を実行するのは、プログラム回路１１３の出力でスキップ制御回路１１５へ入力される信号ＦＧがハイレベルにある場合に限る。また、セルフリフレッシュの場合には、セルフタイマ１１７からの信号により、信号ＲＦＳＫＩＰはマスクされる（ディスエーブルとされる）。

リフレッシュ信号発生回路１１６は半導体記憶装置内部でリフレッシュを実行させるのに必要な信号ＹＲＦＡとＹＲＦＣと内部Ｘアドレスを変化させるために必要な信号ＡＣＢＲをリフレッシュ指示信号として、図７（ｉ）、（ｊ）、（ｋ）に示されるように、前記ＲＦＳＫＩＰがロウレベルにある場合に出力する。

コマンドにはアクティブコマンドというものがあり、これは半導体記憶装置で読み（リードコマンド）または書き(ライトコマンド）が行われる前に所望のアドレスのメモリセルを活性化させるコマンドである。図５に示される半導体記憶装置では、アクティブコマンドに対しコマンドデコーダ１１０から内部Ｘアドレス発生回路１１２及びＲＡＳ制御回路群１０９へ信号ＥＸＡＬが出力される。ＣＢＲリフレッシュコマンドに対しては信号ＥＸＡＬは出力されない。

リフレッシュ信号発生回路１１６から出力される信号ＹＲＦＡとＹＲＦＣに応答して、ＲＡＳ制御回路群３１８と３１９は、ワード線ドライバ群３２１と３３３及びセンスアンプ群３２２と３３７を活性化する。ただし、ワード線ドライバ群３２１と３３３は前記プリデコードされたアドレスにより選ばれたものだけが活性化する。活性化されたワード線に接続されたメモリセル３２７と３３５の信号がセンスアンプ群３２２と３３７により増幅され、再びメモリセル３２７と３３５に蓄えられることがリフレッシュ動作に相当する。ＣＢＲリフレッシュ動作では、メモリセル３２７と３３５へのリフレッシュ動作を完了したタイミングでワード線ドライバ群３２１と３３３及びセンスアンプ群３２２と３３７の活性化状態は解除されるが、本発明の説明に直接関係しないので、説明は省略する。

本発明の第２実施の形態の半導体記憶装置では、外部からのＣＢＲリフレッシュコマンドに対し、必ず内部のリフレッシュ動作が遂行されるのであるが、スキップ制御回路３１５からの出力でリフレッシュされるメモリセルの個数が図１の場合の半分の量になっている。先にのべたように、メモリセルのリフレッシュ動作に対し、ＣＢＲリフレッシュ動作の消費電流の大半が使われるのであるから、図１の場合と同様、ＣＢＲリフレッシュ時の消費電流を約半減させる効果を有する。

ＣＢＲリフレッシュコマンド動作で消費される電流は、主にワード線が活性化され、ビット線にのった微小信号を増幅し、ビット線を所望のレベルに充電または放電し、その後ワード線をリセットする際に消費されている。そのため、これらの動作回数を半減することにより、消費電流を削減することが可能である。言うまでも無く、消費電流の減少は半導体記憶装置を搭載する機器の特性向上につながり、常に要求される重要な事項である。

次に、本発明の第３実施の形態の半導体記憶装置について説明する。第３実施の形態による半導体記憶装置は、レシーバ４０１、４０２，４０３，４０４、内部クロック発生回路４０５，ラッチ回路４０６，４０７，４０８，コマンドデコーダ４１０、セルフリフレッシュ判定回路４１１，内部Ｘアドレス発生回路４１２，ＲＡＳ制御回路群４０９，リフレッシュ信号発生回路４１６，セルフタイマ４１７，Ｘアドレスカウンタ回路４１８，アドレスプリデコーダ回路４２２，４１４ＣＢＲリフレッシュ制御部、ワード線ドライバ４２４，センスアンプ４２８を備える。半導体記憶装置は、複数のメモリセル４２６を有するメモリセルアレイを備えており、リフレッシュ動作はそれらのメモリセルに対して実行される。

第３実施の形態では、第１実施の形態における参照番号が変更されているが、第３実施の形態による半導体記憶装置は、基本的に第１実施の形態による半導体記憶装置と同様である。第１実施の形態と同じ名称の回路又はユニットは、第１実施の形態と同様の動作を行うので、詳細な説明は省略する。

異なる点は、第３実施の形態では、ＣＢＲリフレッシュ制御部４１４がＲＡＳ制御回路群４０９とワード線ドライバ群４２４及びセンスアンプ群４２８の間に設けられている点である。また、ＣＢＲリフレッシュ制御部４１４は、複数のプログラム制御回路４１３とそれらに対応する複数のスキップ制御回路４１５を有している。ＲＡＳ制御回路群４０９は、信号ＥＸＡＬまたは信号ＹＲＦに基づいて選択信号を発生し、ＣＢＲリフレッシュ制御部４１４の複数のスキップ制御回路４１５に出力する。複数のスキップ制御回路４１５の各々は、ＲＡＳ制御回路群４０９からの選択信号を、第１実施の形態におけるリフレッシュ信号ＲＦと同様に受信し、リフレッシュスキップ信号をワード線ドライバ群４２４とセンスアンプ群４２８の対応するものに出力する。こうして、第１実施の形態と同様に、メモリセル４２６がアクセスされる。

以上説明した本発明の半導体記憶装置において、スキップ制御回路で信号ＲＦの２回の入力に対し１回信号ＲＦＳＫＩＰが出力されている。しかしながら、ｍ（ｍは２以上の整数）回の信号ＲＦの入に対し信号ＲＦＳＫＩＰが１回出力されるように装置を変更することは当業者には容易であろう。例えば、スキップ制御回路内のラッチ回路構成をカウンタ回路に変更すればよいことは明らかであろう。こうして、第２実施の形態でメモリセルアレイの領域を任意の数に分割することは同様に容易にできる。

さらに、図２（ａ）に示したプログラム制御回路を他の形態で置き換えることができることは容易である。例えば、ヒューズ５０２が、レーザーで切断するタイプから電気的に溶断するタイプ、または容量素子を電気的に破壊するタイプにより形成されてもよい。あるいは、ヒューズ５０２が不揮発性のメモリ素子によって形成されてもよい。この場合には、製造時ばかりでなく、半導体記憶装置の使用時に上位装置により書き換え可能となる。

図１は、本発明の第１実施形態による半導体記憶装置の回路構成を示すブロック図である。図２（ａ），（ｂ）は、本発明の第１実施形態による半導体記憶装置において、プログラム制御回路とスキップ制御回路の回路構成を示すブロック図である。図３（ａ）から（ｆ）は、本発明の第１実施形態による半導体記憶装置において、ヒューズがカットされた場合と、ヒューズがカットされない場合のフラグ信号ＦＧの状態を示す波形図である。図４（ａ）から（ｊ）は、本発明の第１実施形態による半導体記憶装置において、ヒューズがカットされた場合の各部の動作を示すタイムチャートである。図５は、本発明の第２実施形態による半導体記憶装置の回路構成を示すブロック図である。図６は、本発明の第２実施形態による半導体記憶装置において、スキップ制御回路の回路構成を示すブロック図である。図７（ａ）から（ｌ）は、本発明の第２実施形態による半導体記憶装置において、ヒューズがカットされた場合の各部の動作を示すタイムチャートである。図８は、本発明の第３実施形態による半導体記憶装置において、スキップ制御回路の回路構成を示すブロック図である。

符号の説明

１０１，１０２，１０３，１０４，４０１，４０２，４０３，４０４：レシーバ
１０５，４０５：内部クロック発生回路
１０６，１０７，１０８，４０６，４０７，４０８：ラッチ回路
１０９，３０９，３３１，４０９：ＲＡＳ制御回路群
１１０，４１０：コマンドデコーダ
１１１，４１１：セルフリフレッシュ判定回路
１１２，４１２：内部Ｘアドレス発生回路
１１３，４１３：プログラム制御回路
１１４，４１４：ＣＢＲリフレッシュ制御部
１１５，３１５，４１５：スキップ制御回路
１１６，３１６，４１６：リフレッシュ信号発生回路
１１７，４１７：セルフタイマ
１１９，４１８：内部Ｘアドレスカウンタ回路
１２０，４２２：アドレスプリデコーダ
１２１，３２１，３３３，４２４：ワード線ドライバ群
１２２，３２２，３３７，４２８：センスアンプ群
ＩＮ１〜ＩＮ１０：インバータ
Ｇ１〜Ｇ３：ナンド回路
Ｔｒ１：トランジスタ
Ｔ１，Ｔ２：トランスファゲート
ＮＲ：ＮＯＲ回路

Claims

ｍ個（ｍは２以上の整数）のアレイ部を備えるメモリセルアレイと、
前記ｍ個のアレイ部にそれぞれ対応して設けられ、ｍ個のリフレッシュ指示信号をそれぞれ受けて前記ｍ個のアレイ部に対してそれぞれリフレッシュ動作を実行するｍ個のリフレッシュ部と、
制御データ保持回路とを備え、
前記制御データ保持回路に制御データが保持されている時に、前記ｍ個のリフレッシュ部は、それぞれ時分割で前記ｍ個リフレッシュ指示信号を受けて前記ｍ個のアレイ部に対してのリフレッシュ動作を時分割で行い、前記制御データが保持されていない時に、前記ｍ個のリフレッシュ部は、それぞれ同時に前記ｍ個のリフレッシュ指示信号を受けて前記ｍ個のアレイ部に対してのリフレッシュ動作を同時に行う
半導体記憶装置。
請求項１に記載の半導体記憶装置において、
ＣＢＲリフレッシュコマンドを受けるリフレッシュ指示部と、
前記制御データ保持回路と接続され、前記ＣＢＲリフレッシュ指示部を制御するＣＢＲリフレッシュ制御部とを備え、
前記ＣＢＲリフレッシュ制御部は、前記制御データ保持回路に前記制御データが保持されている時に、前記リフレッシュ指示部を前記ＣＢＲリフレッシュコマンドを受ける度に前記ｍ個のリフレッシュ部に順番に前記リフレッシュ指示信号を出力するように制御し、前記制御データが保持されていない時に、前記リフレッシュ指示部を前記ＣＢＲリフレッシュコマンドを受ける毎に前記ｍ個のリフレッシュ部の全てに前記リフレッシュ指示信号を出力するように制御する
半導体記憶装置。
請求項１又は２に記載の半導体記憶装置おいて、
前記制御データ保持回路は、ヒューズを備え、前記制御データを保持するために前記ヒューズは切断される
半導体記憶装置。
請求項３に記載の半導体記憶装置において、
前記メモリセルのデータ保持時間に基づいて前記ヒューズは切断される
半導体記憶装置。
請求項１又は２に記載の半導体記憶装置おいて、
前記制御データ保持回路は、不揮発性メモリを備え、前記制御データは前記不揮発性メモリに書き込まれる
半導体記憶装置。
請求項５に記載の半導体記憶装置において、
前記メモリセルのデータ保持時間に基づいて前記不揮発性メモリに前記制御データは書き込まれる
半導体記憶装置。