JP4907464B2 - Electronic circuit device for electronic equipment - Google Patents
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Abstract
Description
本発明は、電子機器のプリント回路基板上の電子回路デバイスの配備に関する。 The present invention relates to the deployment of electronic circuit devices on printed circuit boards of electronic equipment.
引用文献1に記載の画像形成装置は、メイン制御ボードに、機能拡張用のオプションボードを追加接続可とし、操作説明書の出力要求があるとメイン制御部が、追加されているオプションボードを検索して、検出したオプションボードの機能の操作説明書を、画像蓄積部から読み出して操作部のディスプレイに表示する。引用文献2に記載の画像形成装置は、モータ駆動によって発生する電磁誘導ノイズを低減するために、レーザプリンタのポリゴンモータ,ドラム駆動モータ,給紙モータおよび定着モータを駆動する基本クロックを、SSCG(Spread Spectrum Clock Generator:周波数拡散クロック発生器)で発生し、周波数拡散による被駆動系相互の干渉を回避するために、同一SSC(Spread Spectrum Clock:周波数拡散クロック)を分周したクロックを基に各モータを駆動する。
In the image forming apparatus described in the cited document 1, an option board for function expansion can be additionally connected to the main control board, and when there is a request for outputting an operation manual, the main control unit searches for the added option board. Then, the detected operation manual for the function of the option board is read from the image storage unit and displayed on the display of the operation unit. In the image forming apparatus described in the cited
ところで、プリント配線基板(以下ではPCB基板という)は、近年益々高密度,高実装,低サイズの要求が高まってきている。そこで、例えば高機能又は追加機能のデバイス(電子回路,電子装置)を別ボードに実装する(オプション化と呼ぶ)ことにより、メインのPCBの実装面積率をさげ、基板の縮小化を図ることが行われている。従来の低速度(例えばPCI、UARTなど)のバスにおいては、プリント配線のレイアウトに与える、バスの制約,クロックの制約条件がそれほど厳しくないため、容易にオプション基板として、拡張することができた。ここでいう制約とは、PCB基板の表層や、内部層に導体を這いまわすことに対しての基準である。ところが、PCI−EXPRESSなどの高速シリアルインターフェイスにおいては、レイアウト上の制約が、従来のバスと比較して、厳しいため、従来どおりのやり方を行うと、上記制約から、メイン基板のレイアウト面積を大きく使ってしまうという課題がある。 By the way, printed circuit boards (hereinafter referred to as PCB boards) have recently been increasingly demanded for high density, high mounting, and low size. Therefore, for example, by mounting a high-function or additional-function device (electronic circuit, electronic device) on another board (referred to as option), the mounting area ratio of the main PCB can be reduced and the board can be reduced. Has been done. In conventional low-speed (for example, PCI, UART, etc.) buses, the restrictions on the buses and clocks given to the layout of the printed wiring are not so strict, so that they could be easily expanded as optional boards. The constraint here is a standard for the conductor being wound on the surface layer or inner layer of the PCB substrate. However, in high-speed serial interfaces such as PCI-EXPRESS, layout restrictions are more severe than those of conventional buses. Therefore, if the conventional method is used, the layout area of the main board is largely used due to the above restrictions. There is a problem that it ends up.
図6に、PCB基板に実装されるデバイス間の接続を示す。一般的に、デバイスA,B間で通信を行う場合、それらを結ぶバス51pと、クロックが必要になる。これを図6の(a)に示す。また、場合によっては(デバイスや、バスの条件によっては)、図6(b)のように接続してもかまわない。しかし、高速シリアルインターフェイス、例えばPCI−EXPRESS、の場合は、SSC(Spread Spectrum Clock)というEMI(Electro Magnetic Induction:電磁誘導)ノイズを低減するための周波数拡散クロックを使用するためには、SSCG 40pとAデバイス20p間,Bデバイス30p間のクロックの周波数偏差が±300ppm以内という制約があることから、同一SSCG内の同一PLL(Phase Locked Loop)を使用することが一般的であり、接続図は図6となる。なお、ppmは、基本周波数の100万分の1を意味する。基本周波数は例えば100MHzであるが、それ以外でもよい。
FIG. 6 shows connections between devices mounted on the PCB substrate. Generally, when communicating between devices A and B, a
ところで、Aデバイス20pとBデバイス30p間にさらにCデバイスといったデバイスを追加したい場合、A,Bデバイスが実装されているメイン基板は、昨今の高実装化要求により、一般的にスペースがないことがあるため、例えば、オプション基板にCデバイスを実装して、コネクタを通じて接続するという方法がしばしば使われている。これを、図7と図8に示す。
By the way, when it is desired to add a device such as a C device between the
図7において、Cデバイスの機能を追加したい場合は、Cデバイスボード60pを実装する。Cデバイスの機能を必要としないときは、コネクタ間をバスのみで接続したスルーボード50pを実装することにより、A,Bデバイス間をバス接続する(図8の(a))。メイン基板10pの面積をとることなく、Cデバイス機能を追加できる。参考として、図8の(a)には、スルーボード50pをメイン基板10pに実装した接続図を示し、図8の(b)には、スルーボード50pに代えてCデバイスボード(オプションボード)60pを、メイン基板10pに実装した接続図を示す。
In FIG. 7, when it is desired to add the function of the C device, the
ところで、クロックや、バスなどの信号線は、図9の(a)に示すように基板上にレイアウトされており、基本は表層にレイアウトされるわけであるが、レイアウトするスペースがないときは、図9の(b)に示すように、表層以外の内層にレイアウトされることになる。例えば、他の信号がなければ、Case1のように、表層のみでレイアウトすることが可能であるが、他の信号線も、その位置にレイアウトしなければならない場合は、どちらかの信号を、Case2〜4のように、他層へレイアウトしなければならない。例えば、他層へレイアウトする場合は、上下表層間を貫通させる、VIAとよばれる、貫通スルーホールに導体を埋めることにより、通すことが一般的である。
By the way, signal lines such as clocks and buses are laid out on the substrate as shown in FIG. 9A and are basically laid out on the surface layer, but when there is no space to lay out, As shown in FIG. 9B, it is laid out in an inner layer other than the surface layer. For example, if there is no other signal, it is possible to lay out only on the surface layer as in Case 1, but if other signal lines must also be laid out at that position, either signal is transferred to
ところが、通常の低速の信号線の場合は、低速であるがゆえに、信号劣化などの影響を受けても影響が小さいため、Case1〜Case4のどの接続方法でも良い(内層にレイアウトしても良いということも含む)が、高速シリアル転送インターフェースであるPCI−EXPRESSの場合は、高速伝送路であり、上述のVIA数に制限がある。VIAを設けるだけ、信号品質が低下するため、Case1のようにできるだけ、表層のみでレイアウトすることが望ましい。
However, in the case of a normal low-speed signal line, since it is low-speed, the influence is small even if it is affected by signal degradation or the like, so any connection method of Case 1 to
以上を考慮すると、図7のように、クロックA,B,C1,C2となる4本の、上記制約つき、クロックをレイアウトしなければならず、制約を守ると大幅にスペースが必要になり、また、場合によってはレイアウトできない可能性がある。これは、昨今の高密度化に逆行することにつながる。 In consideration of the above, as shown in FIG. 7, the clocks A, B, C1, and C2, which have the above constraints, must be laid out, and if the constraints are observed, a large space is required. In some cases, the layout may not be possible. This leads to the recent increase in density.
本発明は、高速シリアル転送インターフェースを使用するオプションボードも、メイン基板のレイアウト面積をとらず、メイン基板に装着可とすることを目的とする。 An object of the present invention is to enable an option board using a high-speed serial transfer interface to be mounted on a main board without taking up the layout area of the main board.
本発明では、メイン基板でなくオプション基板に、高速シリアル転送インターフェース用のSSCGを実装することで、上記目的を達成する。 In the present invention, the above object is achieved by mounting the SSCG for the high-speed serial transfer interface on the option board instead of the main board.
具体的には、本発明の、電子機器の電子回路装置は、複数のメイン電子回路デバイス(20,30),オプション基板(50/60)を装着し各メイン電子回路デバイスに電気接続するための複数のメイン側コネクタ(22,32)、および、各メイン側コネクタを各メイン電子回路デバイスに接続するメイン側高速シリアル転送インターフェース(21,31)、を装備したメイン基板(10);および、
前記メイン側コネクタに接続するための複数のオプション側コネクタ(52,53),該オプション側コネクタ間を接続するオプション側高速シリアル転送インターフェース(51)、および、前記メイン側およびオプション側高速シリアル転送インターフェースにクロックを与えるためのSSCG、を装備した第1オプション基板(50);又は、
オプション電子回路デバイス(70),前記メイン側コネクタに接続するための複数のオプション側コネクタ(62,63),各オプション側コネクタをオプション電子回路デバイスに接続するオプション側高速シリアル転送インターフェース(71,72)、および、前記メイン側およびオプション側高速シリアル転送インターフェースにクロックを与えるためのSSCG、を装備した第2オプション基板(60);を備える。
Specifically, an electronic circuit device of an electronic apparatus according to the present invention is provided with a plurality of main electronic circuit devices (20, 30) and an option board (50/60) for electrical connection to each main electronic circuit device. A main board (10) equipped with a plurality of main side connectors (22, 32), and a main side high-speed serial transfer interface (21, 31) for connecting each main side connector to each main electronic circuit device; and
A plurality of option side connectors (52, 53) for connecting to the main side connector, an option side high speed serial transfer interface (51) for connecting the option side connectors, and the main side and option side high speed serial transfer interface A first option board (50) equipped with an SSCG for providing a clock to; or
Option electronic circuit device (70), multiple option side connectors (62, 63) for connecting to the main side connector, option side high-speed serial transfer interface (71, 72) for connecting each option side connector to the option electronic circuit device And a second option board (60) equipped with an SSCG for supplying a clock to the main side and option side high-speed serial transfer interfaces.
なお、括弧内には、図面に示し後述する実施例の対応要素又は相当要素に付した記号を、例示として参考までに付記した。以下も同様である。 In addition, the symbol attached | subjected to the corresponding element or the equivalent element of the Example which is shown in drawing and mentioned later in parentheses was added as reference for reference. The same applies to the following.
高速シリアル転送インターフェース、例えばPCI−EXPRESS、を用いる公知の技術では、例えば、メイン基板なるマザーボード上にSSCGを実装し、そこから、オプション基板なるアドインカードに、クロックを供給することが規格上謡われている(例えば図8)。しかし、本発明のように、オプション基板側に、SSCGを実装することにより(例えば図2)、メイン基板上へのクロックレイアウト数を削減でき、さらにSSCGもオプション基板側へ移管することにより、メイン基板上に広いスペースを確保できる。Cデバイスの機能が必要な場合と、必要ない場合の最低2種類のボードをつけかえるようにしておくことで、必要なときにCデバイスの機能を付加できる。 In a known technique using a high-speed serial transfer interface, for example, PCI-EXPRESS, for example, it is standardized that SSCG is mounted on a motherboard as a main board and a clock is supplied to an add-in card as an option board from there. (For example, FIG. 8). However, by mounting the SSCG on the option board side as in the present invention (for example, FIG. 2), the number of clock layouts on the main board can be reduced, and the SSCG is also transferred to the option board side. A large space can be secured on the substrate. By replacing at least two types of boards when the function of the C device is necessary and when not necessary, the function of the C device can be added when necessary.
デバッグ時に高速シリアル転送インターフェースのプロトコルを見るために、MID−BUSというレイアウトパターンがあり、これを従来は、メイン基板に実装している。また、デバック用のクロックとして、計測器用クロックをメイン基板上にだしている(図10)。しかし本発明の一実施形態においては、これら、MID−BUSと、計測器用クロックをオプションボード上に実装した(図3)。これにより、メイン基板上により広いスペースを確保することができる。 In order to see the protocol of the high-speed serial transfer interface during debugging, there is a layout pattern called MID-BUS, which is conventionally mounted on a main board. Also, a measuring instrument clock is provided on the main board as a debugging clock (FIG. 10). However, in one embodiment of the present invention, these MID-BUS and instrument clock are mounted on an option board (FIG. 3). Thereby, a wider space can be secured on the main board.
また、従来はSSCGの専用電源回路80p(図10)をメイン基板10p上に装備していたが、本発明の一実施形態では、SSCGの専用電源回路64(図3)もオプションボードに装備した。これによっても、メイン基板上により広いスペースを確保することができる。
Conventionally, the SSCG dedicated
本発明の実施形態の1つ(図4)は、パソコンの書画を用紙上に印刷するプリンタの電子回路装置であり、オプションのスルーボードをメイン基板に装着した態様は印刷機能専用であるが、スルーボードに代えてオプションのスキャナASIC(Application Specific IC)ボードをメイン基板に装着した態様は、印刷機能に加えて、画像読み取り配信機能および複写機能があるものとなる。実施態様のもう1つ(図5)では、オプションのスルーボードをメイン基板に装着した態様は画像読み取り配信専用であるが、スルーボードに代えてオプションのメモリ制御ASICボードをメイン基板に装着した態様は、画像読み取り配信に加えて、HDDなどの大容量メモリに読み取り画像を蓄積する機能があるものとなる。本発明はこのように、画像形成装置,画像読み取り装置,複写装置等、画像処理装置の電子回路装置にも適用が可能である。 One of the embodiments of the present invention (FIG. 4) is an electronic circuit device of a printer that prints a document of a personal computer on paper, and an aspect in which an optional through board is mounted on a main board is dedicated to a printing function. A mode in which an optional scanner ASIC (Application Specific IC) board is mounted on the main board instead of the through board has an image reading / distributing function and a copying function in addition to the printing function. In another embodiment (FIG. 5), the mode in which the optional through board is mounted on the main board is dedicated to image reading and distribution, but the mode in which the optional memory control ASIC board is mounted on the main board in place of the through board. Has a function of storing read images in a large-capacity memory such as an HDD in addition to image reading and distribution. Thus, the present invention can also be applied to electronic circuit devices of image processing apparatuses such as image forming apparatuses, image reading apparatuses, and copying apparatuses.
本発明の他の目的および特徴は、図面を参照した以下の説明より明らかになろう。 Other objects and features of the present invention will become apparent from the following description with reference to the drawings.
−実施形態1−
図1に、本発明の第1実施形態の、メイン基板10,第1オプション基板50および第2オプション基板60(オプション)の電子回路配置を示す。メイン基板10は、複数のメイン電子回路デバイス20,30,オプション基板を装着し各メイン電子回路デバイス20,30に電気接続するための複数のメイン側コネクタ22,32、および、各メイン側コネクタ22,32を各メイン電子回路デバイス20,30に接続するメイン側高速シリアル転送インターフェース21,31、を装備している。
Embodiment 1
FIG. 1 shows an electronic circuit arrangement of a
第1オプション基板50は、メイン側コネクタ22,32に接続するための複数のオプション側コネクタ52,53,該オプション側コネクタ間を接続するオプション側高速シリアル転送インターフェース51、および、前記メイン側およびオプション側高速シリアル転送インターフェース21,31,51にクロックを与えるためのSSCG 40t、を装備したスルーボードである。
The
第2オプション基板60は、オプション電子回路デバイス70,前記メイン側コネクタに接続するための複数のオプション側コネクタ62,63,各オプション側コネクタをオプション電子回路デバイスに接続するオプション側高速シリアル転送インターフェース71,72、および、前記メイン側およびオプション側高速シリアル転送インターフェース21,31,71,72にクロックを与えるためのSSCG 40d、を装備した、機能拡張用の、オプションデバイスボードである。
The
第1,第2オプション基板50,60を、選択的にメイン基板10に装着でき、取替えができる。すなわち、オプションを選択し得る電子機器の、基本(最低)機能のみを備える態様では、第1オプション基板50のコネクタ52,53をメイン基板10のコネクタ22,32にコネクタ接続することにより、図2の(a)に示すように、メイン基板10に第1オプション基板50を装着する。この装着により、第1オプション基板50上のSSCG 40tが、SSCであるクロックA,Bを、コネクタ52,53を通して各メイン電子回路デバイス20,30の、バス21,31が接続した高速シリアル転送インターフェースに、与える。メイン電子回路デバイス20と30は、バス21,コネクタ22,52,バス51,コネクタ53,32およびバス31で接続されている。
The first and
オプションを選択し得る電子機器の、オプション拡張機能を備える機能拡張態様では、第2オプション基板60のコネクタ62,63をメイン基板10のコネクタ22,32にコネクタ接続することにより、図2の(b)に示すように、メイン基板10に第2オプション基板60を装着する。この装着により、第2オプション基板60上のSSCG 40dが、SSCであるクロックA,Bを、コネクタ62,63を通して各メイン電子回路デバイス20,30の、バス21,31が接続した高速シリアル転送インターフェースに、与える。第2オプション基板60上のCデバイス70には、該基板60上においてSSCG 40dが、SSCであるクロックC1,C2を与える。メイン電子回路デバイス20と拡張機能デバイス70は、バス21,コネクタ22,62およびバス71で接続され、拡張機能デバイス70とメイン電子回路デバイス30は、バス72,コネクタ63,32およびバス31で接続されている。
In the function expansion mode having an option expansion function of an electronic device that can select an option, the
本実施形態の高速シリアル転送インターフェース(21,31,51,71,72)はすべて、PCI−EXPRESSであり、しかもSSCG40t,40dはそれぞれ、基準クロック発生器,スペクトラム拡散器およびPLL(Phase Locked Loop)ならびに必要に応じて分周器を備えるものであり、基準クロック発生器が発生する基準クロックをスペクトラム拡散器で周波数拡散をした、基本周波数が100MHzのSSCを、クロックA,B,C1,C2として出力する。SSCG 40t,40dが供給するクロックA,B,C1,C2の、各電子回路デバイス20,30,70における周波数偏差は、PCI−EXPRESSの規格にしたがって、±300ppm以内としている。
The high-speed serial transfer interfaces (21, 31, 51, 71, 72) of the present embodiment are all PCI-EXPRESS, and the SSCGs 40t, 40d are a reference clock generator, a spectrum spreader, and a PLL (Phase Locked Loop), respectively. In addition, a frequency divider is provided as necessary, and an SSC having a fundamental frequency of 100 MHz obtained by frequency-spreading the reference clock generated by the reference clock generator with a spectrum spreader is used as clocks A, B, C1, and C2. Output. The frequency deviation of each of the
なお、SSCG内に周波数拡散をした基本クロックを分周する分周器を備えて、異なった周波数のSSCを一部のデバイスに与えることが出来る。また、SSCG内に複数のPLLを備えて、スペクトラム拡散器で周波数拡散をしたクロックを複数のPLLに与えて各PLLが出力するパルスを選択的に各デバイスに与えることも出来る。 It is to be noted that a frequency divider for dividing the frequency-spread basic clock is provided in the SSCG, so that SSCs having different frequencies can be given to some devices. In addition, a plurality of PLLs may be provided in the SSCG, and a clock that is frequency-spread by a spectrum spreader may be applied to the plurality of PLLs so that a pulse output from each PLL can be selectively applied to each device.
−実施形態2−
図3に、第2オプション基板60aの変形例を示す。これは、機能拡張オプションボード60aのPCI−EXPRESSのバスを、PCI−EXPRESSのプロトコル監視用のバス(MID−BUS)を含むバス71a,72aとし、該オプションボード60aには、プロトコル観測器へのクロック出力ピンを設けて、Midbusプルーブ(計測器接続具)を着脱可とし、また、SSCG用の専用電源回路64も、オプションボード60aに装備したものである。なお、この実施態様で用いられるスルーボード(50相当のもの)にも、SSCG用の専用電源回路を備えている。その他の構成および機能は、実施態様1と同様である。
FIG. 3 shows a modification of the
図4には、上記実施形態1を、画像読み取り配信機能および複写機能を拡張機能とする印刷装置に適用した、第1実施例を示す。メイン基板10b上のAデバイス20aは、通信インターフェース2を介してパソコン或いは他の端末装置(図示略)と通信して、パソコン或いは他の端末装置(ファクシミリなど)が与える印刷コマンドに応答して、印刷情報をイメージ画像データに変換して、Bデバイス30aである画像データ処理ASICに出力する印刷処理機能、があるシステムコントローラ20aである。
FIG. 4 shows a first example in which the first embodiment is applied to a printing apparatus having an image reading / distributing function and a copying function as extended functions. The
なお、以下においては、パソコンあるいは他の端末装置を総称して、「パソコン等」と表現する。 In the following, personal computers or other terminal devices are collectively referred to as “personal computers”.
このシステムコントローラ20aは、後述するスキャナ4が出力する原稿読み取りの画像データをパソコン等に送出する画像読み取り配信機能もあるものである。しかし、図4の(a)に示すように、メイン基板10bに、第1オプション基板であるスルーボード50が接続されているときには、これを認識して、複写機能および画像読み取り配信機能は不実行とし、操作ボード1を印刷機能のみを対象とする入出力モードに設定する。したがってユーザは、操作ボード1から複写および画像読み取りの指示をすることは出来ない。またシステムコントローラ20aは、パソコン等からの原稿画像読み取り指示には応答しない。
The
画像データ処理ASIC 30aには、システムコントローラ20aがパソコン等のドキュメント(書画情報)をイメージに変換したイメージデータを、プリンタ3の作像に適する印刷用画像データに変換する印刷処理機能に加えて、後述のスキャナ4が生成する読み取り画像データをプリンタ3の作像に適する印刷用画像データに変換する複写処理機能があるが、図4の(a)に示すように、メイン基板10bにスルーボード50が接続されているときには、システムコントローラ20aが、印刷処理機能のみを指定する印刷指示のみを画像データ処理ASIC 30aに与える。
In the image
しかし、図4の(b)に示すように、メイン基板10bに、Cデバイス70としてスキャナASICを装備した、第2オプション基板であるオプションボード60を装着した場合には、システムコントローラ20aは、スキャナASICボード60を認識すると、操作ボード1を、印刷機能,画像読み取り配信機能および複写機能を対象とする入出力モードに設定する。またシステムコントローラ20aは、パソコン等からの原稿画像読み取り指示に応答する。
However, as shown in FIG. 4B, when the
ユーザが操作ボード1で複写モードを指定し、スキャナ4に原稿をセットし複写条件を指定してスタートキーを操作すると、スキャナ4が原稿の画像を読み取って画像データをスキャナASIC 70に送出する。スキャナASIC 70は、画像データに読み取り歪補正を加え像域分離などを適用して、不正コピーかどうかの識別をして、不正コピーとならないときには、画像データを画像データ処理ASIC 30aに送出する。画像データ処理ASIC 30aは、読み取り画像データを、プリンタ3の作像特性に合った印刷用画像データに変換してプリンタ3に出力する。ユーザが操作ボード1又はパソコン等から、画像読み取り配信機能を指定し、スキャナ4に原稿をセットし配信先を指定してスタートキーを操作すると、スキャナ4が原稿の画像を読み取り、画像データに読み取り歪補正を加え像域分離などを適用して、不正読み取りかどうかの識別をして、不正読み取りとならないときには、システムコントローラ20a(および通信インターフェース2)を介してパソコン等又は指定配信先に送信する。パソコン等からの書画(ドキュメント)をプリンタ3で印刷する印刷機能では、スキャナASIC 70は、システムコントローラ20aが生成したイメージデータを、画像データ処理ASIC 30aに出力する。
When the user designates a copy mode on the operation board 1, sets an original on the
スキャナASIC 70には、パソコン等に対して入出力する画像データに対する画像処理機能もあり、画像読み取り配信の場合には、スキャナ4が生成する読み取り画像データをJPEGのRGB変換画像データに変換してシステムコントローラ20aに出力する。画像読み取り配信の場合に、システムコントローラ20aが、プリンタやファクシミリに出力する記録色YMCKの画像データを指定していると、スキャナASIC 70は、スキャナ4が生成する読み取り画像データを画像データ処理ASIC 30aでYMCKの画像データに変換してから、システムコントローラ20aに出力する。
The
図5には、前述の実施形態1を、読み取り画像蓄積機能を拡張機能とする画像読み取り装置に適用した第2実施例を示す。メイン基板10b上のAデバイス20aは、通信インターフェース2を介してパソコン等(図示略)と通信して、パソコン等が与える画像読み取り指示に応答して、スキャナ4により画像読み取りを行い、画像データを該パソコン等又は指定配信先に送信する画像読み取り配信機能、があるシステムコントローラ20aである。このシステムコントローラ20aは、後述するHDD(Hard Disk Driver)およびその他の大容量メモリに、スキャナで読み取った画像(画像データ)や、パソコン等が与える画像を蓄積する画像蓄積機能、ならびに、パソコン等に対して入出力する画像データに対する画像処理機能、もあるものである。
FIG. 5 shows a second example in which the first embodiment is applied to an image reading apparatus having a read image storage function as an extended function. The
しかし、図5の(a)に示すように、メイン基板10cに、第1オプション基板であるスルーボード50が接続されているときには、システムコントローラ20aは、これを認識して、画像蓄積機能および画像処理機能は不実行とし、操作ボード1を画像読み取り配信機能のみを対象とする入出力モードに設定する。したがってユーザは、操作ボード1から、画像蓄積や画像処理を指示することは出来ない。またシステムコントローラ20aは、パソコン等からの画像蓄積指示や画像処理指示には応答しない。
However, as shown in FIG. 5A, when the through
スキャナASIC 30bは、スキャナ4が原稿上の画像を読み取って生成する画像データに読み取り歪補正を加え像域分離などを適用して、不正コピーかどうかの識別をして、不正コピーとならないときには、画像データを出力する。図5の(a)に示すように、メイン基板10cにスルーボード50が接続されているときには、スキャナASIC 30bが出力する画像データは、スルーボード50を通してシステムコントローラ20bに転送され、該コントローラ20bが、通信インターフェース2を介してパソコン等に送出する。
The
図5の(b)に示すように、メイン基板10bに、Cデバイス70としてメモリ制御ASICを装備した、第2オプション基板であるオプションボード60bを装着した場合には、システムコントローラ20aは、メモリ制御&画像処理ASICボード60bを認識すると、操作ボード1を、画像読み取り配信機能,画像蓄積機能および画像処理を対象とする入出力モードに設定する。またシステムコントローラ20aは、パソコン等からの原稿画像読み取り,画像蓄積,画像処理の指示に応答する。
As shown in FIG. 5B, when the
ユーザが操作ボード1又はパソコン等で画像読み取り配信を指定し、必要に応じて配信先および画像処理モードを入力してスタートキーを操作すると、スキャナ4が原稿の画像を読み取って画像データをスキャナASIC 30bに送出する。スキャナASIC 30bは、画像データに読み取り歪補正を加え像域分離などを適用して、不正読み取りかどうかの識別をして、不正読み取りとならないときには、画像データをメモリ制御&画像処理ASIC 70に送出する。メモリ制御&画像処理ASIC 70は、その内部又は外部(例えばHDD5)のメモリに一時蓄積してから、画像処理の中の、JPEGへの変換指示があった場合には、スキャナ読み取りの画像データをJPEGに変換して、システムコントローラ20bに送出する。システムコントローラ20bは読み取り指示を与えたパソコン等又は配信先指定があると該配信先に、画像データを送信する。
When the user designates image reading / distribution on the operation board 1 or a personal computer, inputs the distribution destination and the image processing mode and operates the start key as necessary, the
画像蓄積が指定されていた場合には、上記画像読み取り配信の場合と同様に、読み取った画像を一時蓄積してから、画像処理の指定があると、対応の画像処理(例えばJPEG変換)をして、読み取り指示を与えたパソコン等又は配信先指定があると該配信先に画像データを送信するともに、該画像処理をしたデータを、HDD5等の、メモリ制御&画像処理ASIC 70に接続された大容量メモリに登録する。そしてその後、操作ボード1又はパソコン等から、システムコントローラ20bに、該大容量メモリに登録した画像に対する正当な(アクセス権限がある)転送指示があると、メモリ制御&画像処理ASIC 70を介して、前記大容量メモリの指定された画像(画像データ)を読み出して、転送指示を与えたパソコン等又は配信先指定があると該配信先に、送信する。またシステムコントローラ20bは、通信インターフェース2を介して、パソコン等が送り込んでくる画像を、大容量メモリに登録する。画像処理指定があると、大容量メモリに対する画像の登録時或いは読み出し時に、指定があった画像処理を施してから、登録又は転送する。
If image storage is specified, as in the case of image reading and delivery described above, the scanned image is temporarily stored, and if image processing is specified, corresponding image processing (for example, JPEG conversion) is performed. When a reading instruction is given to a personal computer or the like or when a distribution destination is specified, image data is transmitted to the distribution destination, and the processed image data is connected to a memory control &
上記画像処理機能のなかには、画像データのデータ種類の変換,画像メモリに対する画像データの書込み,読み出しを利用する画像の変倍,回転,編集(トリミング,マスキング,シフト等),画調の調整などがある。該データ種類の変換には、スキャナ4が生成する読み取り画像データの、JPEGのRGBデータへの変換,読み取り画像およびJPEGデータの、印刷用あるいはファクシミリ送信用の、記録色YMCKデータへの変換,その逆の、JPEGによるYMCKデータのRGBデータへの変換などが含まれている。画調の調整には、明るさ,コントラスト,色調および色変換が含まれている。ユーザは、これらの画像処理を、操作ボード1あるいはパソコン等で指定でき、画像処理のパラメータを操作できる。
Among the above image processing functions are conversion of image data type, writing / reading of image data to / from image memory, scaling / rotation, editing (trimming, masking, shift, etc.), adjustment of tone, etc. is there. The data type conversion includes conversion of read image data generated by the
21,31,51,71,72:高速シリアル転送インターフェースであるPCI−EXPRESSのバス
21pa,31pa,71a,72a:MID−BUSを含むPCI−EXPRESSのバス
21, 31, 51, 71, 72: PCI-EXPRESS bus 21pa, 31pa, 71a, 72a, which is a high-speed serial transfer interface: PCI-EXPRESS bus including MID-BUS
Claims (10)
前記メイン側コネクタに接続するための複数のオプション側コネクタ,該オプション側コネクタ間を接続するオプション側高速シリアル転送インターフェース、および、前記メイン側およびオプション側高速シリアル転送インターフェースにクロックを与えるためのSSCG、を装備した第1オプション基板;
を備える、電子機器の電子回路装置。 A plurality of main electronic circuit devices, a plurality of main side connectors for mounting an option board and electrically connecting to each main electronic circuit device, and a main side high-speed serial transfer interface for connecting each main side connector to each main electronic circuit device A main board equipped with, and
A plurality of option-side connectors for connecting to the main-side connector, an option-side high-speed serial transfer interface for connecting between the option-side connectors, and an SSCG for supplying a clock to the main-side and option-side high-speed serial transfer interface; First option board equipped with
An electronic circuit device for an electronic device.
オプション電子回路デバイス,前記メイン側コネクタに接続するための複数のオプション側コネクタ,各オプション側コネクタをオプション電子回路デバイスに接続するオプション側高速シリアル転送インターフェース、および、前記メイン側およびオプション側高速シリアル転送インターフェースにクロックを与えるためのSSCG、を装備した第2オプション基板;
を備える、電子機器の電子回路装置。 A plurality of main electronic circuit devices, a plurality of main side connectors for mounting an option board and electrically connecting to each main electronic circuit device, and a main side high-speed serial transfer interface for connecting each main side connector to each main electronic circuit device A main board equipped with, and
Option electronic circuit device, a plurality of option side connectors for connecting to the main side connector, an option side high speed serial transfer interface for connecting each option side connector to the option electronic circuit device, and the main side and option side high speed serial transfer A second optional board equipped with an SSCG for providing a clock to the interface;
An electronic circuit device for an electronic device.
前記メイン側コネクタに接続するための複数のオプション側コネクタ,該オプション側コネクタ間を接続するオプション側高速シリアル転送インターフェース、および、前記メイン側およびオプション側高速シリアル転送インターフェースにクロックを与えるためのSSCG、を装備した第1オプション基板;又は、オプション電子回路デバイス,前記メイン側コネクタに接続するための複数のオプション側コネクタ,各オプション側コネクタをオプション電子回路デバイスに接続するオプション側高速シリアル転送インターフェース、および、前記メイン側およびオプション側高速シリアル転送インターフェースにクロックを与えるためのSSCG、を装備した第2オプション基板;
を備える、電子機器の電子回路装置。 A plurality of main electronic circuit devices, a plurality of main side connectors for mounting an option board and electrically connecting to each main electronic circuit device, and a main side high-speed serial transfer interface for connecting each main side connector to each main electronic circuit device A main board equipped with, and
A plurality of option-side connectors for connecting to the main-side connector, an option-side high-speed serial transfer interface for connecting between the option-side connectors, and an SSCG for supplying a clock to the main-side and option-side high-speed serial transfer interface; Or an optional electronic circuit device, a plurality of option side connectors for connecting to the main side connector, an option side high-speed serial transfer interface for connecting each option side connector to the option electronic circuit device, and A second option board equipped with an SSCG for supplying a clock to the main side and option side high-speed serial transfer interfaces;
An electronic circuit device for an electronic device.
前記メイン側コネクタに接続するための複数のオプション側コネクタ,該オプション側コネクタ間を接続するオプション側高速シリアル転送インターフェース、および、前記メイン側およびオプション側高速シリアル転送インターフェースにクロックを与えるためのSSCG、を装備した第1オプション基板;を、又は、オプション電子回路デバイス,前記メイン側コネクタに接続するための複数のオプション側コネクタ,各オプション側コネクタをオプション電子回路デバイスに接続するオプション側高速シリアル転送インターフェース、および、前記メイン側およびオプション側高速シリアル転送インターフェースにクロックを与えるためのSSCG、を装備した第2オプション基板;を、各メイン側コネクタに各オプション側コネクタを装着することにより接続した、電子機器の電子回路装置。 A plurality of main electronic circuit devices, a plurality of main side connectors for mounting an option board and electrically connecting to each main electronic circuit device, and a main side high-speed serial transfer interface for connecting each main side connector to each main electronic circuit device , Equipped with a main board;
A plurality of option-side connectors for connecting to the main-side connector, an option-side high-speed serial transfer interface for connecting between the option-side connectors, and an SSCG for supplying a clock to the main-side and option-side high-speed serial transfer interface; Or an option electronic circuit device, a plurality of option side connectors for connecting to the main side connector, and an option side high-speed serial transfer interface for connecting each option side connector to the option electronic circuit device And a second option board equipped with a SSCG for supplying a clock to the main side and option side high-speed serial transfer interfaces; It was connected by mounting the electronic circuit device of the electronic device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007205348A JP4907464B2 (en) | 2007-08-07 | 2007-08-07 | Electronic circuit device for electronic equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007205348A JP4907464B2 (en) | 2007-08-07 | 2007-08-07 | Electronic circuit device for electronic equipment |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012003245A Division JP5257860B2 (en) | 2012-01-11 | 2012-01-11 | Electronics |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009043818A JP2009043818A (en) | 2009-02-26 |
JP4907464B2 true JP4907464B2 (en) | 2012-03-28 |
Family
ID=40444267
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007205348A Expired - Fee Related JP4907464B2 (en) | 2007-08-07 | 2007-08-07 | Electronic circuit device for electronic equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4907464B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5683142B2 (en) * | 2010-06-18 | 2015-03-11 | キヤノン株式会社 | Information processing apparatus or information processing method |
KR20180109850A (en) * | 2016-02-10 | 2018-10-08 | 르네사스 일렉트로닉스 가부시키가이샤 | Semiconductor device |
JP6936022B2 (en) * | 2017-03-07 | 2021-09-15 | ローム株式会社 | Printed wiring board and switching power supply using this |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04260111A (en) * | 1991-02-15 | 1992-09-16 | Fujitsu Ltd | Constituting method for unit |
KR0119795B1 (en) * | 1994-04-20 | 1997-10-27 | 김광호 | Computer easy for up-grade |
JP2776417B2 (en) * | 1996-04-12 | 1998-07-16 | 日本電気株式会社 | Multiplexed clock distribution method |
JP3895407B2 (en) * | 1996-10-14 | 2007-03-22 | 三菱電機マイコン機器ソフトウエア株式会社 | Circuit board equipment |
KR100252251B1 (en) * | 1996-10-25 | 2000-04-15 | 윤종용 | Electromagnetic interference prevention apparatus |
JP2004080326A (en) * | 2002-08-16 | 2004-03-11 | Ricoh Co Ltd | Imaging apparatus |
JP4135601B2 (en) * | 2003-09-02 | 2008-08-20 | ブラザー工業株式会社 | Memory control apparatus and image forming apparatus |
JP2006201868A (en) * | 2005-01-18 | 2006-08-03 | Seiko Epson Corp | Controller for electronic equipment and return control method from power saving mode |
JP4840963B2 (en) * | 2005-07-07 | 2011-12-21 | キヤノン株式会社 | Bus system and control method thereof |
-
2007
- 2007-08-07 JP JP2007205348A patent/JP4907464B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009043818A (en) | 2009-02-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100318 |
|
A977 | Report on retrieval |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150120 Year of fee payment: 3 |
|
R151 | Written notification of patent or utility model registration |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
LAPS | Cancellation because of no payment of annual fees |