JP4906990B2 - 三次元搭載用貫通型積層セラミックコンデンサ - Google Patents
三次元搭載用貫通型積層セラミックコンデンサ Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、低ＥＳＬで、且つ、低ＥＳＲなコンデンサとしてパソコン等の動作周波数が高速化する電子機器搭載用に好適で、電子機器の小型化から高さ方向を低く保って三次元の多層プリント基板等に表面実装するのに適する三次元搭載用の貫通型積層セラミックコンデンサに関するものである。
【０００２】
【従来の技術】
一般に、パソコン等の電子機器においては動作周波数が５００ＭＨｚから1ＧＨｚへと高速化が進んでおり、その電源回路には低ＥＳＬで、且つ、低ＥＳＲな積層セラミックコンデンサが必要とされている。また、電子機器の小型化から高さ方向を低く抑えて三次元のプリント基板等に確実に表面実装可能で所定の特性も得られる積層セラミックコンデンサが要請されている。
【０００３】
従来、貫通型の積層セラミックコンデンサにおいては、図５で示すように内部電極１０…、１０ａ，１０ｂ…としてセラミック層１１…を隔て交差する方向に位置する二つの異なる電極パターンのものを交互に複数積層形成した積層チップ素体を部品本体に構成するものが知られている（特公昭６２−３５２５７号）。
【０００４】
その内部電極のうち、一つはセラミック層１１…の中間辺で両辺の間に亘る一本の内部電極１０…とし、他の一つは一本の内部電極１０…と直交する方向でセラミック層１１…の他の辺間に亘る少なくとも二本の平行した内部電極１０ａ，１０ｂ…として形成されている。
【０００５】
その積層チップ素体によっては、図６で示すように各内部電極１０、１０ａ，１０ｂ…とセラミック層１１…の積層面に露出する部分で電気的に導通する外部電極１２ａ，１２ｂ、１３ａ，１３ｂ…（片側のみ図示）を積層チップ素体の側端面に設けることにより貫通型の積層セラミックコンデンサとして構成されている。
【０００６】
その積層セラミックコンデンサは、各外部電極１２ａ，１２ｂ、１３ａ，１３ｂ…を回路基板１４の板面より直立方向に位置させて部品全体を回路基板１５の板面上に載置し、外部電極１２ａ，１２ｂ、１３ａ，１３ｂ…の側面と回路パターン１５ａ，１５ｂ、１６ａ，１６ｂ…のランド部とを半田盛り１７…で接合固定することにより表面実装されている。
【０００７】
その積層セラミックコンデンサを長方形のセラミック層で構成すると、内部電極の相対するいずれかがセラミック層の短辺間に亘って細長く延び、この外部電極の相対する距離が長くなることによりインダクタンス成分が大きくなる。これと共に、外部電極の間隔が長いため、回路基板に形成する回路パターンが長くなり、ランド部の引回しが長くなってインダクタンス成分に影響を与える。
【０００８】
特に、三次元の多層プリント基板等に表面実装すると、上部位置のランド部と下部位置のランド部とで構成される回路パターンが長くなり、ランド部の引回しが長くなってインダクタンス成分に影響を与えることとなり、ノイズの発生を避けられない。また、ＥＳＬを低くし、例えば、半導体等の端子近傍に表面実装搭載すると、三次元のプリント基板等に実装時におけるランド部の引回しによるインダクタンス成分の影響を無視できない。
【０００９】
それ以外に、部品全体の高さ方向が各層の積層方向に相当するため、各層の積層数如何によって部品全体の高さ方向を低く抑えられないところから、三次元搭載用の貫通型積層セラミックコンデンサとして適さない。
【００１０】
【発明が解決しようとする課題】
本発明は、外部電極の間隔を狭くすることにより低ＥＳＬで、且つ、低ＥＳＲなコンデンサとしてパソコン等の動作周波数が高速化する電子機器搭載用に好適で、電子機器の小型化から部品全体の高さ方向を低く抑えて三次元の多層プリント基板等に表面実装するのに好適な三次元搭載用貫通型積層セラミックコンデンサを提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明に係る三次元搭載用貫通型積層セラミックコンデンサにおいては、セラミック層を介し、セラミック層の各短辺寄りを除く中間部で両長辺に亘る第１の内部電極と、セラミック層の面内に位置する主要部から各短辺に延びる二つの引出し部を有する第２の内部電極とを交互に積層させて積層チップ素体を形成し、
第１の内部電極とセラミック層の各長辺に露出する部分で電気的に導通する外部電極を積層チップ素体の相対する上下面に設け、第２の内部電極と各引出し部で電気的に導通する外部電極を積層チップ素体の側端面全周に亘って設け、
その積層チップ素体を形成するセラミック層の短辺側を高さ方向として部品全体の高さ方向を低く抑え、部品全体を上下の相対する回路基板の板面間に挟みこむと共に、部品全体の側端面を高さ方向で別の回路基板の板面に埋め込み、各外部電極を各回路基板の異なる回路パターンと各々直に対面させて電気的に接合する三次元搭載用の貫通型として構成されている。
【００１２】
【発明の実施の形態】
以下、図１〜図４を参照して説明すると、図示実施に形態に係る三次元搭載用の貫通型積層セラミックコンデンサは、図１で示すように所定パターンの内部電極１１，１２…と長方形のセラミック層２…とを交互に複数積層させて積層チップ素体を形成し、その積層チップ素体の内部電極１１，１２…と電気的に導通する外部電極３、４を積層チップ素体の所定面に設けることにより構成されている。
【００１３】
内部電極１１，１２…は、Ｎｉ等の導電性ペーストをセラミックグリーンシートのシート面に塗布，焼付処理することによりＮｉ若しくはＮｉ合金層等で形成し、また、卑金属のＣｕ，貴金属のＰｄ若しくはＰｄ−Ａｇ合金層等でも形成できる。セラミック層２…は、チタン酸バリウム系，チタン系，ジルコン酸系等のセラミック材料を主成分とするセラミックペーストをベースフィルムのフィルム面上に塗布してから焼成，燒結処理することにより形成する。
【００１４】
その内部電極１１，１２…は、図２で示すように第１の内部電極１１…としてセラミック層２…の各短辺２ａ，２ｂ寄りを除く中間部で両長辺２ｃ，２ｄに亘る電極パターンのものと、第２の内部電極１２…としてセラミック層の面内に位置する主要部１ａから各短辺２ａ，２ｂに延びる二つの引出し部１ｂ，１ｃを有する電極パターンのものとから形成されている。なお、第２の内部電極１２…の引出し部１ｂ，１ｃは主要部１ａと同じ幅に形成してもよい。
【００１５】
その内部電極１１，１２…と長方形のセラミック層２…とを交互に複数積層させて積層チップ素体を形成し、更には内部電極を設けないセラミック層２を最外層の保護層として積層することにより積層チップ素体を構成できる。
【００１６】
その積層チップ素体を部品本体とし、セラミック層２…の短辺２ａ，２ｂに相当する側を部品全体の高さ方向Ｈ、セラミック層２…の短辺２ａ，２ｂで形成する積層面を側端面、セラミック層２…の長辺２ｃ，２ｄで形成する積層面を上下面とし、第１の内部電極１１…とセラミック層２の長辺２ｃ，２ｄに沿って露出する部分で電気的に導通する各外部電極３（作図上、下側は隠れている。）を積層チップ素体の上下面に設けると共に、第２の内部電極１２…と主要部１ａからセラミック層２の各短辺２ａ，２ｂに延びる二つの引出し部１ｂ，１ｃで電気的に導通する外部電極４（作図上、背面側は隠れている。）を積層チップ素体の側端面全周に亘って設ける。
【００１７】
その外部電極３、４はＣｕペーストを塗布，乾燥することにより下地層とし、Ｎｉ及びＳｎのメッキ層を下地層に被着することにより形成できる。この外部電極３、４によっては、回路基板の異なる回路パターンと各々直に対面させて電気的に接合する三次元搭載用の貫通型積層セラミックコンデンサとして構成されている。
【００１８】
その外部電極３，４のうち、第１の内部電極１１…と電気的に導通する外部電極３はセラミック層２…の長辺２ｃ，２ｄで形成する積層チップ素体の積層面全面に形成できる。また、多層基板のランド形状により外部電極３の広さを設定するところから、外部電極３はセラミック層２…の長辺２ｃ，２ｄで形成する積層チップ素体の積層面における少なくとも５０％以上の面積を保つことによっても形成できる。
【００１９】
その具体例としては、部品全体の寸法を高さ０．５±０．１ｍｍ、幅０．８±０．１ｍｍ、長さ１．６±０．１ｍｍの大きさに構成できる。セラミック層一層分としては厚み４μｍで、形状的には短辺０．５±０．１ｍｍ、長辺０．８±０．１ｍｍの大きさに形成できる。外部電極３と相対する外部電極との間隔は、セラミック層の短辺に相当する長さに設定できる。
【００２０】
このように構成する貫通型の積層セラミックコンデンサＣは、図４で示すような半導体装置Ｄを備える電源回路において上下の相対する回路基板５，６の板面間に挟み込むよう組付け搭載できる。その三次元搭載は、上下の相対する外部電極３，３’を回路基板５，６の異なる回路パターン７ａ，７ｂと各々直に対面させ、また、側端面全周に亘る外部端子４を別の回路基板に設けた回路パターン８ａ，８ｂと各々直に対面させて+極／―極（ＧＮＤ）として電気的に接合することにより行える。この三次元搭載では、部品全体の高さ方向Ｈを低く抑えられしかも回路基板５，６の相対間隔を狭く保てることにより、ランド部の引回しが長くなることによるインダクタンス成分の影響を少なくできる。
【００２１】
その回路パターンのインダクタンスを低減させるに、ＥＳＬ値は１０〜２０ｐＨ、ＥＳＲ値は５〜７ｍΩと低い積層セラミックコンデンサＣを回路基板（図示せず）の板面に埋め込むことから、ランド部のインダクタンス成分を無視できる。これにより、従来例に係る静電容量値が０．２２μＦの積層セラミックコンデンサと、本発明に係る積層セラミックコンデンサ（従来例と同じ静電容量値）とのＥＳＬ及びＥＳＲを比較すると、従来に係る積層セラミックコンデンサを１００％とすると、本発明に係る積層セラミックコンデンサは２〜３％と低くできた。
【００２２】
それは、本発明に係る貫通型積層セラミックコンデンサでは外部電極３、４の間隔が短く、部品全体の高さ方向を低く抑えられ、また、外部電極３、４が幅広で表面実装し易いため、多層基板に搭載しても、ランド部の引回しによるトータルインダクタンスを少なくできて多層基板に形成するランドも簡素化できることによる。
【００２３】
【発明の効果】
以上の如く、本発明に係る三次元搭載用貫通型積層セラミックコンデンサに依れば、積層チップ素体を形成するセラミック層の短辺側を高さ方向として部品全体の高さ方向を低く抑え、部品全体を上下の相対する回路基板の板面間に挟み込むと共に、部品全体の側端面を高さ方向で別の回路基板の板面に埋め込み、各外部電極を各回路基板の異なる回路パターンと各々直に対面させて電気的に接合する三次元搭載用の貫通型として構成することにより、外部電極の間隔を短くしかも部品全体の高さ方向を低く抑えられるため、多層基板に搭載しても、ランド部の引回しによるトータルインダクタンスを少なくできて多層基板に形成するランドも簡素化でき、低ＥＳＬで、且つ、低ＥＳＲなコンデンサとしてパソコン等の動作周波数が高速化する電子機器搭載用に好適で、電子機器の小型化から部品全体の高さ方向を低く抑えて三次元の多層プリント基板等に表面実装するのに好適なものとして構成することができる。
【図面の簡単な説明】
【図１】本発明に係る三次元搭載用貫通型積層セラミックコンデンサを内部構造の透視状態で示す斜視図である。
【図２】本発明に係る三次元搭載用貫通型積層セラミックコンデンサを構成する内部電極のパターン形状を示す説明図である。
【図３】本発明に係る三次元搭載用貫通型積層セラミックコンデンサの外部電極を含む外観を示す斜視図である。
【図４】本発明に係る三次元搭載用貫通型積層セラミックコンデンサの多層基板における挟込み搭載構造を示す説明図である。
【図５】従来例に係る貫通型積層セラミックコンデンサを構成する内部電極のパターン形状を示す説明図である。
【図６】従来例に係る三次元搭載用貫通型積層セラミックコンデンサの実装構造を示す説明図である。
【符号の説明】
Ｃ 三次元搭載用貫通型積層セラミックコンデンサ
１１… 第１の内部電極
１２… 第２の内部電極
１ａ 第２の内部電極の主要部
１ｂ，１ｃ 第２の内部電極の引出し部
２… セラミック層
２ａ，２ｂ セラミック層の短辺
２ｃ，２ｄ セラミック層の長辺
３、４ 外部電極
５、６ 回路基板
７ａ，７ｂ、８ａ，８ｂ 回路パターン
Ｈ 部品全体の高さ方向
【発明の属する技術分野】
本発明は、低ＥＳＬで、且つ、低ＥＳＲなコンデンサとしてパソコン等の動作周波数が高速化する電子機器搭載用に好適で、電子機器の小型化から高さ方向を低く保って三次元の多層プリント基板等に表面実装するのに適する三次元搭載用の貫通型積層セラミックコンデンサに関するものである。
【０００２】
【従来の技術】
一般に、パソコン等の電子機器においては動作周波数が５００ＭＨｚから1ＧＨｚへと高速化が進んでおり、その電源回路には低ＥＳＬで、且つ、低ＥＳＲな積層セラミックコンデンサが必要とされている。また、電子機器の小型化から高さ方向を低く抑えて三次元のプリント基板等に確実に表面実装可能で所定の特性も得られる積層セラミックコンデンサが要請されている。
【０００３】
従来、貫通型の積層セラミックコンデンサにおいては、図５で示すように内部電極１０…、１０ａ，１０ｂ…としてセラミック層１１…を隔て交差する方向に位置する二つの異なる電極パターンのものを交互に複数積層形成した積層チップ素体を部品本体に構成するものが知られている（特公昭６２−３５２５７号）。
【０００４】
その内部電極のうち、一つはセラミック層１１…の中間辺で両辺の間に亘る一本の内部電極１０…とし、他の一つは一本の内部電極１０…と直交する方向でセラミック層１１…の他の辺間に亘る少なくとも二本の平行した内部電極１０ａ，１０ｂ…として形成されている。
【０００５】
その積層チップ素体によっては、図６で示すように各内部電極１０、１０ａ，１０ｂ…とセラミック層１１…の積層面に露出する部分で電気的に導通する外部電極１２ａ，１２ｂ、１３ａ，１３ｂ…（片側のみ図示）を積層チップ素体の側端面に設けることにより貫通型の積層セラミックコンデンサとして構成されている。
【０００６】
その積層セラミックコンデンサは、各外部電極１２ａ，１２ｂ、１３ａ，１３ｂ…を回路基板１４の板面より直立方向に位置させて部品全体を回路基板１５の板面上に載置し、外部電極１２ａ，１２ｂ、１３ａ，１３ｂ…の側面と回路パターン１５ａ，１５ｂ、１６ａ，１６ｂ…のランド部とを半田盛り１７…で接合固定することにより表面実装されている。
【０００７】
その積層セラミックコンデンサを長方形のセラミック層で構成すると、内部電極の相対するいずれかがセラミック層の短辺間に亘って細長く延び、この外部電極の相対する距離が長くなることによりインダクタンス成分が大きくなる。これと共に、外部電極の間隔が長いため、回路基板に形成する回路パターンが長くなり、ランド部の引回しが長くなってインダクタンス成分に影響を与える。
【０００８】
特に、三次元の多層プリント基板等に表面実装すると、上部位置のランド部と下部位置のランド部とで構成される回路パターンが長くなり、ランド部の引回しが長くなってインダクタンス成分に影響を与えることとなり、ノイズの発生を避けられない。また、ＥＳＬを低くし、例えば、半導体等の端子近傍に表面実装搭載すると、三次元のプリント基板等に実装時におけるランド部の引回しによるインダクタンス成分の影響を無視できない。
【０００９】
それ以外に、部品全体の高さ方向が各層の積層方向に相当するため、各層の積層数如何によって部品全体の高さ方向を低く抑えられないところから、三次元搭載用の貫通型積層セラミックコンデンサとして適さない。
【００１０】
【発明が解決しようとする課題】
本発明は、外部電極の間隔を狭くすることにより低ＥＳＬで、且つ、低ＥＳＲなコンデンサとしてパソコン等の動作周波数が高速化する電子機器搭載用に好適で、電子機器の小型化から部品全体の高さ方向を低く抑えて三次元の多層プリント基板等に表面実装するのに好適な三次元搭載用貫通型積層セラミックコンデンサを提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明に係る三次元搭載用貫通型積層セラミックコンデンサにおいては、セラミック層を介し、セラミック層の各短辺寄りを除く中間部で両長辺に亘る第１の内部電極と、セラミック層の面内に位置する主要部から各短辺に延びる二つの引出し部を有する第２の内部電極とを交互に積層させて積層チップ素体を形成し、
第１の内部電極とセラミック層の各長辺に露出する部分で電気的に導通する外部電極を積層チップ素体の相対する上下面に設け、第２の内部電極と各引出し部で電気的に導通する外部電極を積層チップ素体の側端面全周に亘って設け、
その積層チップ素体を形成するセラミック層の短辺側を高さ方向として部品全体の高さ方向を低く抑え、部品全体を上下の相対する回路基板の板面間に挟みこむと共に、部品全体の側端面を高さ方向で別の回路基板の板面に埋め込み、各外部電極を各回路基板の異なる回路パターンと各々直に対面させて電気的に接合する三次元搭載用の貫通型として構成されている。
【００１２】
【発明の実施の形態】
以下、図１〜図４を参照して説明すると、図示実施に形態に係る三次元搭載用の貫通型積層セラミックコンデンサは、図１で示すように所定パターンの内部電極１１，１２…と長方形のセラミック層２…とを交互に複数積層させて積層チップ素体を形成し、その積層チップ素体の内部電極１１，１２…と電気的に導通する外部電極３、４を積層チップ素体の所定面に設けることにより構成されている。
【００１３】
内部電極１１，１２…は、Ｎｉ等の導電性ペーストをセラミックグリーンシートのシート面に塗布，焼付処理することによりＮｉ若しくはＮｉ合金層等で形成し、また、卑金属のＣｕ，貴金属のＰｄ若しくはＰｄ−Ａｇ合金層等でも形成できる。セラミック層２…は、チタン酸バリウム系，チタン系，ジルコン酸系等のセラミック材料を主成分とするセラミックペーストをベースフィルムのフィルム面上に塗布してから焼成，燒結処理することにより形成する。
【００１４】
その内部電極１１，１２…は、図２で示すように第１の内部電極１１…としてセラミック層２…の各短辺２ａ，２ｂ寄りを除く中間部で両長辺２ｃ，２ｄに亘る電極パターンのものと、第２の内部電極１２…としてセラミック層の面内に位置する主要部１ａから各短辺２ａ，２ｂに延びる二つの引出し部１ｂ，１ｃを有する電極パターンのものとから形成されている。なお、第２の内部電極１２…の引出し部１ｂ，１ｃは主要部１ａと同じ幅に形成してもよい。
【００１５】
その内部電極１１，１２…と長方形のセラミック層２…とを交互に複数積層させて積層チップ素体を形成し、更には内部電極を設けないセラミック層２を最外層の保護層として積層することにより積層チップ素体を構成できる。
【００１６】
その積層チップ素体を部品本体とし、セラミック層２…の短辺２ａ，２ｂに相当する側を部品全体の高さ方向Ｈ、セラミック層２…の短辺２ａ，２ｂで形成する積層面を側端面、セラミック層２…の長辺２ｃ，２ｄで形成する積層面を上下面とし、第１の内部電極１１…とセラミック層２の長辺２ｃ，２ｄに沿って露出する部分で電気的に導通する各外部電極３（作図上、下側は隠れている。）を積層チップ素体の上下面に設けると共に、第２の内部電極１２…と主要部１ａからセラミック層２の各短辺２ａ，２ｂに延びる二つの引出し部１ｂ，１ｃで電気的に導通する外部電極４（作図上、背面側は隠れている。）を積層チップ素体の側端面全周に亘って設ける。
【００１７】
その外部電極３、４はＣｕペーストを塗布，乾燥することにより下地層とし、Ｎｉ及びＳｎのメッキ層を下地層に被着することにより形成できる。この外部電極３、４によっては、回路基板の異なる回路パターンと各々直に対面させて電気的に接合する三次元搭載用の貫通型積層セラミックコンデンサとして構成されている。
【００１８】
その外部電極３，４のうち、第１の内部電極１１…と電気的に導通する外部電極３はセラミック層２…の長辺２ｃ，２ｄで形成する積層チップ素体の積層面全面に形成できる。また、多層基板のランド形状により外部電極３の広さを設定するところから、外部電極３はセラミック層２…の長辺２ｃ，２ｄで形成する積層チップ素体の積層面における少なくとも５０％以上の面積を保つことによっても形成できる。
【００１９】
その具体例としては、部品全体の寸法を高さ０．５±０．１ｍｍ、幅０．８±０．１ｍｍ、長さ１．６±０．１ｍｍの大きさに構成できる。セラミック層一層分としては厚み４μｍで、形状的には短辺０．５±０．１ｍｍ、長辺０．８±０．１ｍｍの大きさに形成できる。外部電極３と相対する外部電極との間隔は、セラミック層の短辺に相当する長さに設定できる。
【００２０】
このように構成する貫通型の積層セラミックコンデンサＣは、図４で示すような半導体装置Ｄを備える電源回路において上下の相対する回路基板５，６の板面間に挟み込むよう組付け搭載できる。その三次元搭載は、上下の相対する外部電極３，３’を回路基板５，６の異なる回路パターン７ａ，７ｂと各々直に対面させ、また、側端面全周に亘る外部端子４を別の回路基板に設けた回路パターン８ａ，８ｂと各々直に対面させて+極／―極（ＧＮＤ）として電気的に接合することにより行える。この三次元搭載では、部品全体の高さ方向Ｈを低く抑えられしかも回路基板５，６の相対間隔を狭く保てることにより、ランド部の引回しが長くなることによるインダクタンス成分の影響を少なくできる。
【００２１】
その回路パターンのインダクタンスを低減させるに、ＥＳＬ値は１０〜２０ｐＨ、ＥＳＲ値は５〜７ｍΩと低い積層セラミックコンデンサＣを回路基板（図示せず）の板面に埋め込むことから、ランド部のインダクタンス成分を無視できる。これにより、従来例に係る静電容量値が０．２２μＦの積層セラミックコンデンサと、本発明に係る積層セラミックコンデンサ（従来例と同じ静電容量値）とのＥＳＬ及びＥＳＲを比較すると、従来に係る積層セラミックコンデンサを１００％とすると、本発明に係る積層セラミックコンデンサは２〜３％と低くできた。
【００２２】
それは、本発明に係る貫通型積層セラミックコンデンサでは外部電極３、４の間隔が短く、部品全体の高さ方向を低く抑えられ、また、外部電極３、４が幅広で表面実装し易いため、多層基板に搭載しても、ランド部の引回しによるトータルインダクタンスを少なくできて多層基板に形成するランドも簡素化できることによる。
【００２３】
【発明の効果】
以上の如く、本発明に係る三次元搭載用貫通型積層セラミックコンデンサに依れば、積層チップ素体を形成するセラミック層の短辺側を高さ方向として部品全体の高さ方向を低く抑え、部品全体を上下の相対する回路基板の板面間に挟み込むと共に、部品全体の側端面を高さ方向で別の回路基板の板面に埋め込み、各外部電極を各回路基板の異なる回路パターンと各々直に対面させて電気的に接合する三次元搭載用の貫通型として構成することにより、外部電極の間隔を短くしかも部品全体の高さ方向を低く抑えられるため、多層基板に搭載しても、ランド部の引回しによるトータルインダクタンスを少なくできて多層基板に形成するランドも簡素化でき、低ＥＳＬで、且つ、低ＥＳＲなコンデンサとしてパソコン等の動作周波数が高速化する電子機器搭載用に好適で、電子機器の小型化から部品全体の高さ方向を低く抑えて三次元の多層プリント基板等に表面実装するのに好適なものとして構成することができる。
【図面の簡単な説明】
【図１】本発明に係る三次元搭載用貫通型積層セラミックコンデンサを内部構造の透視状態で示す斜視図である。
【図２】本発明に係る三次元搭載用貫通型積層セラミックコンデンサを構成する内部電極のパターン形状を示す説明図である。
【図３】本発明に係る三次元搭載用貫通型積層セラミックコンデンサの外部電極を含む外観を示す斜視図である。
【図４】本発明に係る三次元搭載用貫通型積層セラミックコンデンサの多層基板における挟込み搭載構造を示す説明図である。
【図５】従来例に係る貫通型積層セラミックコンデンサを構成する内部電極のパターン形状を示す説明図である。
【図６】従来例に係る三次元搭載用貫通型積層セラミックコンデンサの実装構造を示す説明図である。
【符号の説明】
Ｃ 三次元搭載用貫通型積層セラミックコンデンサ
１１… 第１の内部電極
１２… 第２の内部電極
１ａ 第２の内部電極の主要部
１ｂ，１ｃ 第２の内部電極の引出し部
２… セラミック層
２ａ，２ｂ セラミック層の短辺
２ｃ，２ｄ セラミック層の長辺
３、４ 外部電極
５、６ 回路基板
７ａ，７ｂ、８ａ，８ｂ 回路パターン
Ｈ 部品全体の高さ方向
Claims (1)
- 所定パターンの内部電極と長方形のセラミック層とを交互に複数積層させて積層チップ素体を形成し、その積層チップ素体の内部電極と電気的に導通する外部電極を積層チップ素体の所定面に設ける三次元搭載用の貫通型積層セラミックコンデンサにおいて、
セラミック層を介し、セラミック層の各短辺寄りを除く中間部で両長辺に亘る第１の内部電極と、セラミック層の面内に位置する主要部から各短辺に延びる二つの引出し部を有する第２の内部電極とを交互に積層させて積層チップ素体を形成し、
第１の内部電極とセラミック層の各長辺に露出する部分で電気的に導通する外部電極を積層チップ素体の相対する上下面に設け、第２の内部電極と各引出し部で電気的に導通する外部電極を積層チップ素体の側端面全周に亘って設け、
その積層チップ素体を形成するセラミック層の短辺側を高さ方向として部品全体の高さ方向を低く抑え、部品全体を上下の相対する回路基板の板面間に挟み込むと共に、部品全体の側端面を高さ方向で別の回路基板の板面に埋め込み、各外部電極を各回路基板の異なる回路パターンと各々直に対面させて電気的に接合する三次元搭載用の貫通型として構成したことを特徴とする三次元搭載用貫通型積層セラミックコンデンサ。
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