JP4906821B2 - 連接符号の演算回路及びアドレス制御方法 - Google Patents
連接符号の演算回路及びアドレス制御方法 Download PDFInfo
- Publication number
- JP4906821B2 JP4906821B2 JP2008235964A JP2008235964A JP4906821B2 JP 4906821 B2 JP4906821 B2 JP 4906821B2 JP 2008235964 A JP2008235964 A JP 2008235964A JP 2008235964 A JP2008235964 A JP 2008235964A JP 4906821 B2 JP4906821 B2 JP 4906821B2
- Authority
- JP
- Japan
- Prior art keywords
- segment
- register
- address
- circuit
- arithmetic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
- H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/159—Remainder calculation, e.g. for encoding and syndrome calculation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/65—Purpose and implementation aspects
- H03M13/6502—Reduction of hardware complexity or efficient processing
- H03M13/6505—Memory efficient implementations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
- H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Algebra (AREA)
- General Physics & Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Error Detection And Correction (AREA)
Description
ITU−T 勧告G.709 ITU−T 勧告G.975.1
G.975.1 I3の符号回路a1は、外側符号回路a11と内側符号回路a12を有する。外側符号回路a11は、更に8つのBCH(3860、3824)符号の符号回路a111を含み、内側符号回路a12は16つのBCH(2040、1930)符号の符号回路a121を含む。図2では、BCH(3860、3824)符号をBCH_A符号、BCH(2040、1930)符号をBCH_B符号として表している。BCH(3860、3024)は表1、BCH(2040、1930)は、G.975.1 I3において表2のようにそれぞれ符号化されている。
図3に、255セグメントに分割したOTNフレームと8つのBCH(3860、3824)符号のフォーマットの関係を示す。
本発明は、以上の点に鑑み、連接符号を改良し、メモリ量を大幅に削減する連接符号の演算回路及びアドレス制御方法を提供することを目的とする。また、本発明は、インターリーバー、デインターリーバーを使用せずに並び替えを行ったのと同様の処理をすることを目的のひとつとする。
符号回路又は復号回路に用いる連接符号の演算回路であって、
符号化又は復号化のための所定の演算を行う演算部と、
第1乃至第τ(τは2以上の整数)のレジスタと、
前記第1乃至第τのレジスタのうち、前記演算部の演算結果を書き込むレジスタのアドレスを指定するアドレス制御部と
を備え、
前記アドレス制御部は、
フレームの先頭セグメントに対する演算結果の書き込み先が、フレーム毎に前記第1乃至第τのレジスタに順次巡回して切り替わるように、第1のアドレスを変更するフレーム毎のアドレス制御と、
フレーム内の各セグメントに対する演算結果の書き込み先が、セグメント毎に、フレームの先頭セグメントに対する第1のアドレスが示すレジスタから、前記第τ乃至第1のレジスタに順次巡回して切り替わるように、第2のアドレスを変更するセグメント毎のアドレス制御と
を実行し、
第2のアドレスに従い、前記演算部での演算結果がセグメント毎に前記第1乃至第τのレジスタに書き込まれる前記連接符号の演算回路が提供される。
符号回路又は復号回路に用いる連接符号の演算回路におけるレジスタのアドレス制御方法であって、
符号化又は復号化のための所定の演算を行い、
フレームの先頭セグメントに対する演算結果の書き込み先が、フレーム毎に第1乃至第τのレジスタに順次巡回して切り替わるように、第1のアドレスを変更するフレーム毎のアドレス制御を実行し、
フレーム内の各セグメントに対する演算結果の書き込み先が、セグメント毎に、フレームの先頭セグメントに対する第1のアドレスが示すレジスタから、第τ乃至第1のレジスタに順次巡回して切り替わるように、第2のアドレスを変更するセグメント毎のアドレス制御を実行し、
第2のアドレスに従い、演算結果がセグメント毎に第1乃至第τのレジスタに書き込まれる前記アドレス制御方法が提供される。
本実施の形態は、外側符号・復号回路に関して改良し、内側符号・復号回路に関してはそのまま用いることができる。外側符号・復号回路は、8個の同じBCH(3860、3824)の符号・復号回路を並べたものである。そのため、本発明のメインは、BCH(3860、3824)の符号・復号回路の改良である。よってこれからは、このBCH(3860、3824)の符号・復号回路の改良点について述べる。
符号回路j1は、検査符号を演算し入力データに追加するものである。また、復号回路j3は、入力データから回路j31において誤り位置を割り出し、回路j32においてその誤り位置をもとに訂正するものである。入力データを誤り位置算出に掛るため、その時間分だけ遅延させるバッファj33が必要となる。なお、誤り位置を割り出す回路j31は、シンドローム値を求めるシンドローム演算回路j311と、シンドローム値から誤り位置多項式を演算する回路j312と、誤り位置多項式から誤り位置を計算するチェン検索回路j313を有する。
S(z)=s0+s1z+ ‥ +s2t−1z2t−1 (1)
で表される。このときデータは、添え字が大きいほうからn−1、n−2の順でシンドローム演算回路に入力される。ここで、それぞれの係数(シンドローム多項式の係数値、シンドローム係数値)は、
sj=yn−1(αj)n−1+ ‥ +y1(αj)1+y0 (0≦j<2t) (2)
となる。yn−1、yn−2、‥、y1、y0はガロア体GF(2)の元であり、値として「1」か「0」しか取らず、加算と減算は排他的論理和(xor)、乗算は論理積(and)と同じである。
s1=(s0)2、s3=(s0)4、s5=(s2)2、‥ (3)
このため、シンドローム演算回路での係数の演算は、添え字が偶数のもののみとし、後段の誤り位置多項式を演算する回路で添え字が奇数のものの算出を行うことにする。
従来のシンドローム演算回路は図4のように演算部b11とレジスタ部b12で成り立っている。ここで簡単に従来のシンドローム演算回路の仕組みを説明する。式(2)は、
sj=(‥((0・αj+yn−1)・αj+yn−2)・αj+yn−3‥)・αj+y0
(0≦j<2t) (4)
と変換し、演算としては、前の値にガロア体乗算器b111によってαjを乗算した後、ガロア体加算器b112によってyを加算することをn回繰り返しsjを求める。
このとき、シンドローム演算回路の構成を図5のようにレジスタ部c12にレジスタc121をτ個(τは2以上の整数)使用し、以下に示す方法を用いることにより、インターリーバー、デインターリーバーを使用せずに並び替えを行ったのと同様の処理をすることが出来る。シンドローム演算回路c1は、例えば、演算部c11と、複数のレジスタc121を有するレジスタ群c13と、係数演算部c13と、アドレス制御部c14とを備える。なお、誤り訂正回路、検査符号算出回路、検査符号追加回路などに適用する場合にも、同様の構成をとることができる。この場合、演算部c11はそれぞれ、誤り訂正などの処理を行うように構成し、係数演算部c13は省略できる。
図6の例では、各フレームの0セグメント目のアドレスが7、0、1、‥、6、7、0、‥のように巡回して変化していることがわかる。
cycle:サイクル数。
S_DEC:シンドローム係数値が確定するサイクル。
n:信号ビット数+検査符号ビット数。
τ:並び替えフレーム数。
t:訂正可能な最大ワード数。
η:1セグメントあたりのビット数
REG_Sa、b:レジスタ(0≦a<τ、0≦b<t)。
adr:レジスタのアドレス(第2のアドレス)、(0≦adr<τ)。
frame_top:フレームの先頭を示す信号。
top_adr:フレーム先頭時のアドレス(第1のアドレス)。
yj:1ビットの入力データ(0≦j<n)。
Sb:シンドローム係数(出力値)(0≦b<t)。
ξs=n÷η (5)
となるξsを定義する。このとき、nがηで割り切れた場合は、
S_DEC=ξs−MOD(ξs、τ) (6)
nがηで割り切れない場合は、
S_DEC=(ξs+1)−MOD((ξs+1)、τ) (7)
となる。ここで、MOD(ξs、τ)、及び、MOD((ξs+1)、τ)は、ξs、(ξs+1)をτでそれぞれ割った際の余剰を示している。G.975.1 I3でのケースを上記式に当てはめるとS_DEC=240、つまり239セグメント目となる。
EPb:エラーの位置(0≦b<t)。誤り訂正回路の入力値。
REG_EPa、b:レジスタ(0≦a<τ、0≦b<t)。
yj:1ビットの入力データ (0≦j<n)。
y’j:1ビットの出力データ (0≦j<n)。
他の値は、図18のフローチャートと同じである。
(REG_EPadr、0=c)or(REG_EPadr、1=c)or‥or(REG_EPadr、2=c) (8)
が真の時のみ入力値yjを反転させてy’jとして出力するという意味である。
I(x) =ik−1xk−1 + ik−2xk−2 + ‥ + i1x + i0 (9)
ここで、係数ijは、GF(2)の元であり、値として「1」か「0」しか取らない。m=n−kとなるmを定義し、I(x)にxmを掛けた式
I’(x)=xmI(x)=ik−1xn−1+ik−1xn−1+‥+i1xm+1+i0xm (10)
をI’(x)と定義する。
G(x)=gmxm+gm−1xm−1+‥+g1x+g0 (11)
を定義する。係数gp(0≦p≦m)もGF(2)の元であり、値として「1」か「0」しか取らず、加算と減算は排他的論理和(xor)、乗算は論理積(and)と同じである。なお、生成多項式の場合必ず最高次の係数は「1」となるため、式(11)を
G(x)=xm+gm−1xm−1+‥+g1x+g0 (12)
とする。勧告G.975.1では、今回のBCH(3860、3824)の生成多項式は、
G(x)=x36+x30+x27+x25+x23+x22+x19+x18+x14+x13+x12+x11+x6+x2+1 (13)
となっている。
I’(x)÷G(x)=Q(x) 余り P(x) (14)
となりQ(x)は商、P(x)は余りを示す多項式とすると、P(x)が検査符号多項式となり、その最高次数はm−1となる。
0回シフト:000000000000000000000000000000000001 (15)
となる。この数列は、一番左が35番目のレジスタe11、一番右が0番目のレジスタe12の値を示している。この回路を1回シフトさせると、以下のようにレジスタの値が変化する。
1回シフト:000000000000000000000000000000000010 (16)
36回シフト:000001001010110011000111100001000101 (17)
となる。このとき、q回シフトしたシフトレジスタのp番目のレジスタの値を以下のようにγq、pとして定義する。ここで、初期値(0回シフト時)のp番目のレジスタの値を
γ0、p=1 (p=0) (18)
γ0、p=0 (1≦p<m) (19)
とるす。また生成多項式G(x)とは
γm、p=gp (0≦p<m) (20)
という関係を持っている。実際に、式(13)、(17)を比べると、
γ36、p=gp (0≦p<36) (21)
となっている。
4094回シフト:100000100101011001100011110000100010 (22)
となる。ここで更にもう1回シフトされると
4095回シフト:000000000000000000000000000000000001 (23)
となり、4095回シフトで再び、0回シフトの値に戻る。
P(x)は以下のようになる。
P(x)=pm−1xm+pm−1xm−1+ ‥ +p1x+p0 (24)
ここでpは各係数を示し、γq、pを使い以下のようになる。
pm−1=i0γm、m−1+i1γm+1、m−1+‥+ik−2γn−2、m−1+ik−1γn−1、m−1
pm−2=i0γm、m−2+i1γm+1、m−2+‥+ik−2γn−2、m−2+ik−1γn−1、m−2
:
p1=i0γm、1+i1γm+1、1+‥+ik−2γn−2、1+ik−1γn−1、1
p0=i0γm、0+i1γm+1、0+‥+ik−2γn−2、0+ik−1γn−1、0
(25)
P_DEC:検査符号ビットが確定するサイクル。
k:信号ビット数。
m:検査符号ビット数(n‐k)。
REG_Pa、b:レジスタ (0≦a<τ、0≦b<m)。
ij:1ビットの入力データ (0≦j<k)。
Pb:検査符号ビット(出力値)(0≦b<m)。
他の値は、図18のフローチャートと同じである。
ξp=k÷η (26)
となるξpを定義する。このとき、kがηで割り切れた場合は、
P_DEC=ξp−MOD(ξp、τ) (27)
kがηで割り切れない場合は、
P_DEC=(ξp+1)−MOD((ξp+1)、τ) (28)
となる。G.975.1 I3でのケースを上記式に当てはめるとP_DEC=232、つまり231セグメント目となる。
k:信号ビット数。
m:検査符号ビット数(n‐k)。
REG_Pa、b:レジスタ(0≦a<τ、0≦b<m)。
ij:1ビットの入力データ (0≦j<n)。
i’j:1ビットの出力データ (0≦j<n)。
Pb:検査符号ビット。検査符号計算回路からの入力値(0≦b<m)。
他の値は、図18のフローチャートと同じである。
これまで、述べてきたアルゴリズムを実際にデバイスに実装した場合を考えてみる。今回は例として、BCH(3860、3824)符号のシンドローム演算回路について述べる。この場合、入出力は全て1ビットとしてしまうと、処理のために動作周波数をかなり高くする必要がある。そこで今回の例では、図13のように入出力を16ビットにして話しを進める。入出力を何ビットパラレルに設定するかは、適宜定めることができるが、今回の場合、1セグメントあたりのビット数ηが16ビットであり、このように設定することで、1クロックが1セグメントに対応することになる。このため、入出力を16ビットパラレルにするのは自然と考えられる。
また、本発明は、例えば、符号化・復号化を行うディジタル信号処理技術に適用できる。また、本発明は、例えば、光通信におけるエラー訂正用の符号・復号回路に適用できる。
a2 連接符号の復号回路
a11 外側符号回路
a12、i12 内側符号回路
a21 外側復号回路
a22、i22 内側復号回路
a13、a24、a25 インターリーバー
a14、a23 デインターリーバー
a111 BCH(3860、3824)符号の符号回路
a121 BCH(2040、1930)符号の符号回路
a211 BCH(3860、3824)符号の復号回路
a221 BCH(2040、1930)符号の復号回路
b1 従来のシンドローム演算回路
b11 演算部
b12 レジスタ部
b111 α倍するガロア体乗算器
b112 ガロア体加算器
c1 改良したシンドローム演算回路
c11 演算部
c12 レジスタ群
c13 係数演算部
c14 アドレス制御部
c111 セレクタ
c112 ガロア体加算器
c121 レジスタ部
d1、d2、d3、f1、f2、f3 1ビットのレジスタ
d10、f20 ガロア体加算器(排他的論理和)
d20、d21、d22、d23、f20、f21、f22、f23 結線の有無
e11、e21 35番目の1ビットのレジスタ
e22、e22 1番目の1ビットのレジスタ
g0 サイクル制御部
g1 係数演算部
g2 アドレス制御部
g3、h2 主信号演算部
g10 α4094倍するガロア体乗算器への入力値を選択するセレクタ
g11 α4092倍するガロア体乗算器への入力値を選択するセレクタ
g12 α4090倍するガロア体乗算器への入力値を選択するセレクタ
g13、g14、g15 16個のガロア体乗算器群
g16 α4094倍の係数を格納するためのレジスタ
g30、g31、g32、g33、g34 セレクタ
g35 ガロア体加算器群
g36 確定したシンドローム値を格納するレジスタ
g37 演算結果を格納するレジスタ群
h1 共通部分回路(サイクル制御部、係数演算部、アドレス制御部)
i1 改良された連接符号の符号回路
i2 改良された連接符号の復号回路
i11 改良された連接符号の外側符号回路
i21 改良された連接符号の外側復号回路
i112、i212 遅延バッファ
i111 改良されたBCH(3860、3824)符号の検査符号算出回路
i113 改良されたBCH(3860、3824)符号の検査符号追加回路
i211 改良されたBCH(3860、3824)符号の誤り位置演算回路
i213 改良されたBCH(3860、3824)符号の誤り訂正回路
j1 符号回路
j2 伝送路(光ファイバ)
j3 復号回路
j31 誤り位置を算出する回路
j31 誤り訂正回路
j31 データバッファ
j311 シンドローム演算回路
j312 誤り位置多項式算出回路
j313 チェーン検索回路
Claims (13)
- 符号回路又は復号回路に用いる連接符号の演算回路であって、
符号回路では検査符号を算出するための演算をし、復号回路ではシンドロームを演算する演算部と、
第1乃至第τ(τは2以上の整数)のレジスタと、
前記第1乃至第τのレジスタのうち、前記演算部の演算結果を書き込むレジスタのアドレスを指定するアドレス制御部と
を備え、
前記アドレス制御部は、
フレームの先頭セグメントに対する演算結果の書き込み先が、フレーム毎に前記第1乃至第τのレジスタに順次巡回して切り替わるように、第1のアドレスを変更するフレーム毎のアドレス制御と、
フレーム内の各セグメントに対する演算結果の書き込み先が、セグメント毎に、フレームの先頭セグメントに対する第1のアドレスが示すレジスタから、前記第τ乃至第1のレジスタに順次巡回して切り替わるように、第2のアドレスを変更するセグメント毎のアドレス制御と
を実行し、
第2のアドレスに従い、前記演算部での演算結果がセグメント毎に前記第1乃至第τのレジスタに書き込まれる前記連接符号の演算回路。 - 前記アドレス制御部は、
前記フレーム毎のアドレス制御では、第1のアドレスを、前記第1のレジスタから前記第τのレジスタの順に、かつ、前記第τのレジスタの次は前記第1のレジスタになるように巡回して変更し、
前記セグメント毎のアドレス制御では、第2のアドレスを、第1アドレスが示す前記レジスタから前記第1のレジスタの順に、かつ、前記第1のレジスタの次は前記第τのレジスタになるように、かつ、前記第τのレジスタから前記第1のレジスタの順に巡回して変更する請求項1に記載の演算回路。 - 前記演算回路は、復号回路におけるシンドローム演算回路であって、
前記演算部は、入力されるデータに対してシンドローム多項式の係数値を求めるための演算を行い、
予め定められたシンドローム多項式の係数値が確定するセグメントに対して前記演算部による演算及び前記アドレス制御部が指定する第2のアドレスが示す前記レジスタへの書き込み後、該レジスタに記憶された値をシンドローム多項式の係数値として出力する請求項1に記載の演算回路。 - 前記演算部は、
第2のアドレスが示す前記レジスタからデータを読み出し、読みだされたデータTEMP_Sbと、入力したデータyと、係数αとに基づき次式の演算をし、演算結果を第2のアドレスが示す前記レジスタに書き込む請求項3に記載の演算回路。
演算結果=TEMP_Sb+yn−1−cycle・(α2b+1)n−1−cycle (0≦b<t)
ここで、n:情報ビット数と検査符号ビット数の和、yj:1ビットの入力データ(0≦j<n)、cycle:サイクル数、b:シンドローム多項式の係数の識別情報、t:訂正可能な最大ビット数。 - 予め定められた係数αの初期値から該係数の指数が減っていくようにガロア体乗算して、シンドローム係数値を求めるための係数αを求める係数演算部
をさらに備える請求項3に記載の演算回路。 - 請求項3の演算回路において、
前記シンドローム多項式の係数値が確定するセグメントは、
情報ビット数と検査符号ビット数の和をn、1セグメントあたりのビット数をη、nをηで除算した商をξsとすると、
nがηで割り切れる場合には、次式で求められ、
前記セグメント位置=ξs−MOD(ξs,τ)
nがηで割り切れない場合は、次式で求められる前記演算回路。
前記セグメント位置=(ξs+1)−MOD((ξs+1),τ)
ここで、MOD(ξs,τ)、MOD((ξs+1),τ)は、ξs、(ξs+1)をτでそれぞれ割った際の余剰。 - 出力されるシンドローム多項式の係数値は、入力されるフレームをインターリーブ又はデインタリーブして並びかえられた新フレームに対するシンドローム多項式の係数値に相当する請求項3に記載の演算回路。
- 前記演算回路は、符号回路おける検査符号算出回路であって、
前記演算部は、入力されるデータに対して追加する検査符号ビットの値を求めるための演算を行い、
予め定められた検査符号ビットの値が確定するセグメントに対して前記演算部による演算及び前記アドレス制御部が指定する第2のアドレスが示す前記レジスタへの書き込み後、該レジスタに記憶された値を検査符号ビットの値として出力する請求項1に記載の演算回路。 - 前記演算部は、
第2のアドレスが示す前記レジスタからデータを読み出し、読みだされたデータTEMP_Pbと、入力したデータiと、係数γとに基づき次式の演算をし、演算結果を第2のアドレスが示す前記レジスタに書き込む請求項8に記載の演算回路。
演算結果=TEMP_Pb+ik−1−cycle・γn−1−cycle、b (0≦b<m)
ここで、k:情報ビット数、n:情報ビット数と検査符号ビット数の和、ij:1ビットの入力データ(0≦j<k)、cycle:サイクル数、b:検査符号ビットの識別情報、m:検査符号ビット数。 - 前記演算部は、
予め定められた生成多項式に基づいて逆にシフト、又は、高次から低次に向けてシフトするシフトレジスタを用いて検査符号ビットの値を求めるための係数γを求める係数演算部
をさらに備える請求項8に記載の演算回路。 - 請求項8の演算回路において、
前記検査符号ビットの値が確定するセグメントは、
情報ビット数をk、1セグメントあたりのビット数をη、kをηで除算した商をξpとすると、
kがηで割り切れる場合には、次式で求められ、
前記セグメント位置=ξp−MOD(ξp,τ)
kがηで割り切れない場合は、次式で求められる前記演算回路。
前記セグメント位置=(ξp+1)−MOD((ξp+1),τ)
ここで、MOD(ξp,τ)、MOD((ξp+1),τ)は、ξp、(ξp+1)をτでそれぞれ割った際の余剰。 - 出力される検査符号ビットの値は、入力されるフレームをインターリーブ又はデインタリーブして並びかえられた新フレームに対する検査符号ビットの値に相当する請求項8に記載の演算回路。
- 符号回路又は復号回路に用いる連接符号の演算回路におけるレジスタのアドレス制御方法であって、
符号回路では検査符号を算出するための演算をし、復号回路ではシンドロームを演算し、
フレームの先頭セグメントに対する演算結果の書き込み先が、フレーム毎に第1乃至第τのレジスタに順次巡回して切り替わるように、第1のアドレスを変更するフレーム毎のアドレス制御を実行し、
フレーム内の各セグメントに対する演算結果の書き込み先が、セグメント毎に、フレームの先頭セグメントに対する第1のアドレスが示すレジスタから、第τ乃至第1のレジスタに順次巡回して切り替わるように、第2のアドレスを変更するセグメント毎のアドレス制御を実行し、
第2のアドレスに従い、演算結果がセグメント毎に第1乃至第τのレジスタに書き込まれる前記アドレス制御方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008235964A JP4906821B2 (ja) | 2008-09-16 | 2008-09-16 | 連接符号の演算回路及びアドレス制御方法 |
US12/491,575 US8245103B2 (en) | 2008-09-16 | 2009-06-25 | Arithmetic circuit for concatenated codes and address control method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008235964A JP4906821B2 (ja) | 2008-09-16 | 2008-09-16 | 連接符号の演算回路及びアドレス制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010074210A JP2010074210A (ja) | 2010-04-02 |
JP4906821B2 true JP4906821B2 (ja) | 2012-03-28 |
Family
ID=42008313
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008235964A Expired - Fee Related JP4906821B2 (ja) | 2008-09-16 | 2008-09-16 | 連接符号の演算回路及びアドレス制御方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8245103B2 (ja) |
JP (1) | JP4906821B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103065458A (zh) * | 2012-12-26 | 2013-04-24 | 青岛乾程电子科技有限公司 | 一种智能终端接收故障指示器光纤信号的解码方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5185711A (en) * | 1989-12-08 | 1993-02-09 | Sony Corporation | Apparatus for dividing elements of a finite galois field and decoding error correction codes |
JP3257811B2 (ja) * | 1991-11-15 | 2002-02-18 | キヤノン株式会社 | シンドローム生成回路 |
JP2725598B2 (ja) * | 1994-05-13 | 1998-03-11 | 日本電気株式会社 | 誤り訂正符号化器 |
JP4006726B2 (ja) * | 2002-03-15 | 2007-11-14 | 富士通株式会社 | 誤り訂正機能を有する伝送装置 |
US7072320B2 (en) * | 2003-11-12 | 2006-07-04 | Morpho Technologies | Apparatus for spreading, scrambling and correlation in a reconfigurable digital signal processor |
US8055886B2 (en) * | 2007-07-12 | 2011-11-08 | Texas Instruments Incorporated | Processor micro-architecture for compute, save or restore multiple registers and responsive to first instruction for repeated issue of second instruction |
-
2008
- 2008-09-16 JP JP2008235964A patent/JP4906821B2/ja not_active Expired - Fee Related
-
2009
- 2009-06-25 US US12/491,575 patent/US8245103B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010074210A (ja) | 2010-04-02 |
US8245103B2 (en) | 2012-08-14 |
US20100070833A1 (en) | 2010-03-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4460047B2 (ja) | ガロア体乗算システム | |
KR101354288B1 (ko) | 통신 시스템에서 에러 검출 방법 및 장치 | |
JPWO2011142133A1 (ja) | 誤り訂正符号処理方法及びその装置 | |
CN114063973B (zh) | 伽罗华域乘法器及纠删编解码*** | |
CN107239362B (zh) | 一种并行crc校验码的计算方法及*** | |
JP2007166031A (ja) | Crc値の算出装置 | |
JP4767266B2 (ja) | 演算ユニット、エラー訂正復号回路及び誤り位置多項式の演算方法 | |
US9065482B1 (en) | Circuit for forward error correction encoding of data blocks | |
Xie et al. | Reduced-complexity key equation solvers for generalized integrated interleaved BCH decoders | |
CN112468160B (zh) | 一种基于钱搜索算法和福尼算法的并行电路 | |
US8862968B1 (en) | Circuit for forward error correction encoding of data blocks | |
US6263471B1 (en) | Method and apparatus for decoding an error correction code | |
JP4906821B2 (ja) | 連接符号の演算回路及びアドレス制御方法 | |
KR20190003315A (ko) | 일반화된 텐서곱(gtp) 코드의 효율적인 인코딩 방법 및 그 장치 | |
EP0991196B1 (en) | Method of correcting lost data and circuit thereof | |
US20170288697A1 (en) | Ldpc shuffle decoder with initialization circuit comprising ordered set memory | |
EP1175015B1 (en) | Decoding circuit and decoding method thereof | |
CN111130562A (zh) | Crc并行计算方法及*** | |
Zhang et al. | Generalized backward interpolation for algebraic soft-decision decoding of Reed-Solomon codes | |
US10879933B2 (en) | Reed solomon decoder and semiconductor device including the same | |
JP2963018B2 (ja) | リード・ソロモン誤り訂正符号復号化回路 | |
KR102635135B1 (ko) | 리드 솔로몬 디코더 및 이를 포함하는 반도체 장치 | |
TWI523437B (zh) | Bch碼編碼與癥狀計算共用設計電路及決定該共用設計電路的方法 | |
WO2004059851A1 (en) | An encoder for high rate parallel encoding | |
Lee et al. | An efficient recursive cell architecture of modified Euclid's algorithm for decoding Reed-Solomon codes |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100122 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101216 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110908 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110920 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111116 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111213 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120110 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150120 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |