JP4904635B2

JP4904635B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP4904635B2
Application number: JP2001158612A
Authority: JP
Inventors: 学武井
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2001-05-28
Filing date: 2001-05-28
Publication date: 2012-03-28
Anticipated expiration: 2021-05-28
Also published as: JP2002353454A

Description

【０００１】
【発明の属する技術分野】
本発明は、電力変換装置などに使用される半導体装置およびその製造方法に関し、特にＦＺウェハを用いたパンチスルー型のＩＧＢＴおよびその製造方法に関する。
【０００２】
【従来の技術】
電力変換装置などに使用される半導体装置としてＩＧＢＴがある。ＩＧＢＴには、ブロッキングモード（エミッタ・コレクタ間に定格電圧が印加され、ゲートにしきい値以上の電圧が印可されていないオフ状態）時にエミッタ領域から伸びる空乏層がコレクタ層にまで伸展しないようにドリフト層を厚くしたノンパンチスルー型ＩＧＢＴ（以下、ＮＰＴ−ＩＧＢＴとする）と、ドリフト層とコレクタ層との間にバッファ層を設けて空乏層がコレクタ層にまで伸展するのを防ぐパンチスルー型ＩＧＢＴ（以下、ＰＴ−ＩＧＢＴとする）とがある。一般に、ＮＰＴ−ＩＧＢＴは安価なＦＺウェハを用いて製造される。一方、ＰＴ−ＩＧＢＴにはエピタキシャルウェハが用いられる。
【０００３】
図１１は、従来のＮＰＴ−ＩＧＢＴの構成を示す縦断面図である。ＮＰＴ−ＩＧＢＴでは、図１１に示すように、ＦＺウェハよりなるｎ^-ドリフト層１１の一方の主面（以下、表面とする）側にｐベース領域１２およびｎ⁺エミッタ領域１３が設けられており、もう一方の主面（以下、裏面とする）側にｐ⁺コレクタ層１４が設けられている。そして、ベース領域１２上にはゲート絶縁膜であるゲート酸化膜１５を介してゲート電極１６が形成されており、さらにその上に層間絶縁膜１７を介してエミッタ電極１８が形成されている。また、コレクタ層１４の表面上にはコレクタ電極１９が形成されている。
【０００４】
図１１に示す構成のＮＰＴ−ＩＧＢＴでは、コレクタ電極１９に正電圧を印加するとともにゲート電極１６に正電圧を印加すると、ＩＧＢＴ表面にチャネルが形成され、ドリフト層１１中を電子電流が流れる。電子がコレクタ層１４に到達すると、ドリフト層１１にホールが注入される。それによって、ドリフト層１１は高注入状態となり、抵抗が激減するため、低オン電圧が実現される。しかし、この構成のＮＰＴ−ＩＧＢＴでは、ドリフト層１１が十分に厚いため、その分抵抗が上昇し、ＩＧＢＴのオン状態における電圧降下量が大きくなるとともに、ドリフト層１１での蓄積キャリア量が増大してターンオフ時の損失が大きくなるという欠点がある。
【０００５】
図１２は、従来のＰＴ−ＩＧＢＴの構成を示す縦断面図である。ＰＴ−ＩＧＢＴでは、図１２に示すように、ｐ⁺コレクタ層２４上にｎ⁺バッファ層２０およびｎ^-ドリフト層２１が順に設けられる。これら３つの層（コレクタ層２４、バッファ層２０およびドリフト層２１）は、高濃度ｐ型シリコン基板上に高濃度ｎ型エピタキシャル層を成長させ、さらにその上に低濃度ｎ型エピタキシャル層を成長させたウェハにより構成される。ｎ^-ドリフト層２１の表面部分にはｐベース領域２２およびｎ⁺エミッタ領域２３が設けられている。そして、さらにその上に、ゲート絶縁膜であるゲート酸化膜２５、ゲート電極２６、層間絶縁膜２７およびエミッタ電極２８が形成されている。また、コレクタ層２４の裏面にはコレクタ電極２９が形成されている。
【０００６】
図１２に示す構成のＰＴ−ＩＧＢＴでは、ブロッキングモード時の空乏層の伸びがバッファ層２０で止められるため、ドリフト層２１が薄くても高い耐圧を得ることができる。このため、同耐圧のＮＰＴ−ＩＧＢＴに比較して、オン状態の電圧降下量が小さいという利点を有する。しかし、順方向導通時にコレクタ層２４から注入されるホールの量が極めて多いため、ターンオフ損失が大きいという欠点がある。また、エピタキシャルウェハは高価格であるため、ＮＰＴ−ＩＧＢＴに比べてコストが増大するという欠点もある。
【０００７】
そこで、ＦＺウェハを用いたＰＴ−ＩＧＢＴが知られている。図１３は、ＰＴ−ＩＧＢＴの構成を示す縦断面図である。ＰＴ−ＩＧＢＴは、図１３に示すように、ＦＺウェハよりなるｎ^-ドリフト層３１の裏面側にｐ⁺コレクタ層３４およびｎ⁺バッファ層３０がイオン注入法により形成され、コレクタ電極３９が設けられた構成となっている。ｎ^-ドリフト層３１の表面側には、ｐベース領域３２、ｎ⁺エミッタ領域３３、ゲート酸化膜（ゲート絶縁膜）３５、ゲート電極３６、層間絶縁膜３７およびエミッタ電極３８が形成されている。
【０００８】
図１３に示す構成のＰＴ−ＩＧＢＴでは、ブロッキングモード時の空乏層の伸びがバッファ層３０で止められるため、ドリフト層３１が薄くても高い耐圧を得ることができる。このため、同耐圧のＮＰＴ−ＩＧＢＴに比較して、オン状態の電圧降下量が小さいという利点を有する。また、コレクタ層３４が低濃度であるため、順方向導通時におけるホール注入量が少ない。したがって、ターンオフ損失が小さいという利点も有する。
【０００９】
【発明が解決しようとする課題】
一般に、ＩＧＢＴの損失を低減するためには、ドリフト層をできるだけ短くするのが望ましい。しかし、ドリフト層を短くすると耐圧が低くなってしまう。図１４は、ブロッキングモード時にＩＧＢＴに生じる電界分布の様子を表すグラフである。このグラフにおいて、各ＩＧＢＴの、ＰＮ接合部における最大電界強度が臨界電界強度に達したときの電界分布の積分値、すなわち各電界分布の面積がそれぞれのＩＧＢＴの耐圧を表す。この面積が大きいほど耐圧特性が高くなる。したがって、短いドリフト層で高い耐圧特性を得るためには、図１４に実線で示す「ＰＴ−ＩＧＢＴ（以下、Ｉ型ドリフト層ＰＴ−ＩＧＢＴとする）」のように、ドリフト層中での電界分布の傾きをできるだけ小さくして四角形電界分布を実現すればよいことがわかる。ドリフト層中での電界分布の傾きを小さくするためには、ドリフト層の不純物濃度を非常に小さくしてＩ層化すればよい。
【００１０】
しかしながら、ドリフト層をＩ層化すると、ターンオフ時に非常に高いサージ電圧を伴う激しい振動が発生するという問題点がある。この振動が発生する理由は以下のとおりである。バッファ層付きのＩＧＢＴは、ターンオフ時に空乏層の電界によってドリフト層中の蓄積キャリアが掃き出されて、ブロッキングモードに移行する。スイッチング時のコレクタ・エミッタ間電圧はＩＧＢＴの定格耐圧の半分程度である。ターンオフ時に空乏層がバッファ層に到達すると、ドリフト層中に過剰キャリアが存在せず、ＩＧＢＴは容量ε／Ｗのコンデンサとなる。ここで、εはシリコンの誘電率であり、Ｗはドリフ卜層幅である。このＩＧＢＴの容量と配線の寄生インダクタンスによりＬＣ回路が構成されることになるため、振動が発生する。
【００１１】
また、ドリフト層をＩ層化すると、空乏層が素子の側面（ダイシング面）にまで容易に到達してしまう。この素子側面にはダイシング後の物理的な歪が残っているため、キャリア寿命が非常に短い。したがって、素子側面に空乏層が到達すると非常に大きな発生電流が流れてしまい、十分な耐圧を得ることができないという問題点もある。したがって、実際には、定格電圧が印加されたときに空乏層が素子側面に到達しない程度にドリフト層の不純物濃度を高くする必要があるので、ドリフト層をＩ層化することは極めて困難である。
【００１２】
本発明は、上記問題点に鑑みてなされたものであって、ＦＺウェハを用い、Ｉ層化したドリフト層を有するバッファ層付きのＩ型ドリフト層ＰＴ−ＩＧＢＴを構成する半導体装置およびその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置は、ＦＺウェハを用い、ドリフト層の不純物濃度を非常に小さくしてドリフト層をＩ層化し、さらにバッファ層を、ブロッキングモード時に空乏層の伸びを途中で阻止するとともに、ターンオフ時に空乏層の伸びを阻止した状態でコレクタ層寄りの領域に過剰キャリアを有する程度の幅と濃度に設定する。また、素子側面（ダイシング面）に沿ってドリフト層の表面からバッファ層に至るまで高不純物濃度の分離領域を設ける。そして、バッファ層の厚さをｘ（ｃｍ）とし、順方向導通時のバッファ層中の電子濃度をＮ（ｃｍ ^-3 ）とすると、ｘ・Ｎ＞１．３×１０ ¹² であり、ドリフ卜層幅をＷ（ｃｍ）とし、定格耐圧をＶ（Ｖ）とし、ドリフト層の不純物濃度をＮＤ（ｃｍ ^-3 ）とすると、Ｗ ² ＜４．６８×１０ ⁸ Ｖ／ＮＤであることを特徴とする。
【００１４】
この発明によれば、バッファ層により、ブロッキングモード時の空乏層の伸びがコレクタ層に到達するのが阻止されるとともに、ターンオフ時に空乏層の伸びを阻止した状態でバッファ層の、コレクタ層寄りの領域に過剰キャリアが存在する。また、分離領域により、ブロッキングモード時の空乏層の伸びが素子側面に到達するのが阻止される。
【００１５】
また、本発明にかかる半導体装置の製造方法は、ＦＺウェハの表面側に選択的に分離領域を形成し、エミッタ領域、ゲート酸化膜、ゲート電極およびエミッタ電極を形成した後、ウェハ裏面を研削し、ウェハ裏面にコレクタ層を形成するとともに、ウェハ裏面にプロトンを照射し、３００℃以上５００℃以下の温度でアニールをおこなってバッファ層を形成し、コレクタ電極を形成するものである。そして、バッファ層の厚さをｘ（ｃｍ）とし、順方向導通時のバッファ層中の電子濃度をＮ（ｃｍ ^-3 ）とすると、ｘ・Ｎ＞１．３×１０ ¹² を満たすバッファ層を形成し、ウェハにより構成される低不純物濃度のＩ型ドリフ卜層の幅をＷ（ｃｍ）とし、定格耐圧をＶ（Ｖ）とし、ドリフト層の不純物濃度をＮＤ（ｃｍ ^-3 ）とすると、Ｗ ² ＜４．６８×１０ ⁸ Ｖ／ＮＤを満たす分離領域を形成することを特徴とする。この発明によれば、ＦＺウェハを用い、素子側面に沿って分離領域を有し、かつバッファ層を有するＩ型ドリフト層ＰＴ−ＩＧＢＴを構成する半導体装置が得られる。
【００１６】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１は、本発明にかかる半導体装置を構成するＩ型ドリフト層ＰＴ−ＩＧＢＴの構成の一例を示す縦断面図である。このＩ型ドリフト層ＰＴ−ＩＧＢＴは、図１に示すように、ｎ^-ドリフト層４１、ｐベース領域４２、ｎ⁺エミッタ領域４３、ｐ⁺コレクタ層４４、ゲート絶縁膜であるゲート酸化膜４５、ゲート電極４６、層間絶縁膜４７、エミッタ電極４８、コレクタ電極４９、ｎ⁺バッファ層４０およびｎ⁺分離領域５１を備えている。図１においては、ｎ^-ドリフト層４１にはＰベース領域４２が１つしか形成されていないが、ｐベース領域４２を複数形成することができる。そしてそれぞれのｐベース領域４２に対してｎ⁺エミッタ領域４３、ゲート酸化膜４５、ゲート電極４６、層間絶縁膜４７を備えるようにすることもできる。
【００１７】
ドリフト層４１はＦＺウェハにより構成される。ベース領域４２はドリフト層４１の表面部分に形成されている。エミッタ領域４３はベース領域４２の表面部分に形成されている。ゲート酸化膜４５はベース領域４２のチャネル領域となる部分の表面に形成されており、その上にゲート電極４６が形成されている。エミッタ電極４８は、層間絶縁膜４７によりゲート電極４６およびドリフト層４１から絶縁された状態で、エミッタ領域４３およびベース領域４２に電気的に接続されている。コレクタ層４４およびコレクタ電極４９は、ドリフト層４１の裏面部分に形成されている。バッファ層４０はコレクタ層４４とドリフト層４１との間に設けられている。分離領域５１は、素子側面に沿ってドリフト層４１の表面からバッファ層４０に達するように設けられている。
【００１８】
ここで、ドリフト層４１は、不純物濃度が非常に小さく、Ｉ層化されている。また、バッファ層４０は、図２に示すように、バッファ層幅が長く、さらに低めの濃度に設定されている。これによって、ターンオフ時に、空乏層の伸びがバッファ層４０中で阻止される。また、バッファ層濃度が低いため、空乏層が阻止された位置よりもさらにコレクタ側に過剰キャリアが存在する。一般に、Ｉ型ドリフト層ＰＴ−ＩＧＢＴでターンオフ時に振動が発生するのは、ドリフト層中の過剰キャリアが枯渇することが原因である。本実施の形態のＩ型ドリフト層ＰＴ−ＩＧＢＴでは、バッファ層４０中のコレクタ側に存在する過剰キャリアによってターンオフ時の振動が抑制される。
【００１９】
ここで、順方向導通時のバッファ層４０中の電子濃度をＮとすると、バッファ層４０の平均ドーピング濃度がＮ以下の場合に高注入状態となり、過剰キャリアが存在する。したがって、バッファ層４０の厚さをｘとすると、バッファ層４０中の総不純物濃度はｘ・Ｎ以下である必要がある。一方、バッファ層４０において空乏層を阻止するためには、バッファ層４０内で臨界電界、たとえば２×１０⁵Ｖ／ｃｍをゼロにする必要がある。したがって、シリコン中の誘電率をＥｐｓ、素電荷をｑとすると、２×１０⁵＜ｑ・（バッファ層中の総不純物濃度）／Ｅｐｓという式が成り立つ必要がある。この式について定数を計算すると、ｘ・Ｎ＞（バッファ層中の総不純物濃度）＞１．３×１０¹²が得られる。
【００２０】
また、定格耐圧をＶ、ドリフト層４１の不純物濃度をＮＤとすると、縦方向の空乏層幅は√（（２・Ｅｐｓ・Ｖ）／（ｑ・ＮＤ））で与えられる。横方向の空乏層幅を縦方向の空乏層幅のたとえば６倍であるとすると、横方向の空乏層幅は６√（（２・Ｅｐｓ・Ｖ）／（ｑ・ＮＤ））となる。これを計算すると、横方向の空乏層幅は√（４．６８×１０⁸Ｖ／ＮＤ）となる。
【００２１】
本実施の形態では、定格耐圧Ｖ、ドリフト層４１の不純物濃度ＮＤおよびドリフ卜層幅Ｗの間には、Ｗ²＜４．６８×１０⁸Ｖ／ＮＤという関係が成り立つ。つまり、ドリフ卜層幅Ｗは横方向の空乏層幅よりも短い。したがって、分離領域５１がないと仮定すると、ブロッキングモード時に空乏層が素子側面にまで広がり、漏れ電流が大きくなってしまう。これを防ぐため、本実施の形態では分離領域５１が設けられている。つまり、分離領域５１により空乏層が素子側面に到達するのを防いでいるため、漏れ電流が従来のＩＧＢＴと同程度かそれ以下に抑えられる。なお、ドリフ卜層幅Ｗが横方向の空乏層幅よりも長い場合に分離領域５１を設けても何ら特性上の問題はない。
【００２２】
つぎに、図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴの製造プロセスについて説明する。図３〜図８は、製造途中のＩ型ドリフト層ＰＴ−ＩＧＢＴの要部を示す縦断面図である。一例として、このＩＧＢＴの耐圧を１２００Ｖとする。まず、たとえば比抵抗が１０００Ωｃｍで厚さが５００μｍのＦＺウェハの表面に、たとえば１００μｍの間隔をあけて選択的にマスク６１を形成する（図３）。そして、ウェハ表面からｎ型不純物をイオン注入する。これによって、ウェハ表面の、マスク６１で被われていない領域に不純物注入領域６２ができる（図４）。
【００２３】
つづいて、熱処理によって不純物注入領域６２のｎ型不純物をたとえば１１０μｍの深さまで選択拡散させて分離領域５１を形成する（図５）。ウェハ表面の熱酸化膜６３を除去した後、隣り合う分離領域５１，５１間に、ベース領域４２、エミッタ領域４３、ゲート酸化膜４５およびゲート電極４６を形成する。そして、表面に層間絶縁膜４７を形成した後、アルミニウムを蒸着し、パターニングしてエミッタ電極４８を形成する（図６）。しかる後、ＦＺウェハを裏面から研削し、シリコン領域の厚さをたとえば９５μｍにする（図７）。
【００２４】
つづいて、ウェハ裏面にボロンイオンを照射した後、３００℃〜５００℃でアニールをおこない、ボロン原子を活性化させて、たとえば厚さ０．５μｍのコレクタ層４４を形成する。つづいて、ウェハ裏面にプロトンまたは酸素イオンを照射した後、３００℃〜５００℃でアニールをおこない、たとえばピーク濃度が５×１０¹⁵ｃｍ^-3で厚さが２０μｍのバッファ層４０を形成する（図８）。このとき、ドリフト層４１の厚さはたとえば７５μｍとなる。最後に、ウェハ裏面にコレクタ電極４９を形成し、ダイシングすれば図１に示すＩ型ドリフト層ＰＴ−ＩＧＢＴが完成する。なお、図１および図３〜図８において、ダイシング面を破線で示す。
【００２５】
上述した実施の形態によれば、バッファ層４０により、ブロッキングモード時の空乏層の伸びがコレクタ層４４に到達するのが阻止されるとともに、空乏層の伸びを阻止した状態でバッファ層４０の、コレクタ層寄りの領域に過剰キャリアが存在するので、Ｉ層化したドリフト層４１を有するＩＧＢＴにおいてターンオフ時に振動が発生するのを防ぐことができる。図９に、実施の形態のＩ型ドリフト層ＰＴ−ＩＧＢＴと従来のＩ型ドリフト層ＰＴ−ＩＧＢＴ（図１３参照）についてターンオフ波形を示す。実施の形態によれば、ターンオフ時に振動が発生していないことがわかる。
【００２６】
また、上述した実施の形態によれば、分離領域５１により、ブロッキングモード時の空乏層の伸びが素子側面に到達するのが阻止されるので、ドリフ卜層幅が横方向の空乏層幅よりも短い場合でも漏れ電流を抑えることができる。したがって、ターンオフ時に振動発生のない、高耐圧のＩ型ドリフト層ＰＴ−ＩＧＢＴを構成する半導体装置が得られる。
【００２７】
また、上述した実施の形態において、順方向導通時の過剰キャリア分布に関して、ドリフト層中間位置における過剰キャリア濃度がドリフト層４１とバッファ層４０の境界における可能キャリア濃度以上で、かつ５倍以下になるようにするとよい。そうすれば、オン電圧対ターンオフ損失のトレードオフを最適化することができる。これにはトレンチゲート構造を採用するとよい。図１０に、定格耐圧を１２００Ｖとした場合の、実施の形態のＩ型ドリフト層ＰＴ−ＩＧＢＴ、それにトレンチゲート構造を採用したＩ型ドリフト層ＰＴ−ＩＧＢＴ、従来のＩ型ドリフト層ＰＴ−ＩＧＢＴ（図１３参照）、および従来のＮＰＴ−ＩＧＢＴ（図１１参照）のトレードオフを示す。また、オン電圧と耐圧のトレードオフも改善される。
【００２８】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明はその逆でも同様に成り立つ。また、寸法や濃度等は一例であり、本発明はこれに限定されるものではない。
【００２９】
【発明の効果】
本発明によれば、バッファ層により、ブロッキングモード時の空乏層の伸びがコレクタ層に到達するのが阻止されるとともに、ターンオフ時に空乏層の伸びを阻止した状態でバッファ層の、コレクタ層寄りの領域に過剰キャリアが存在するので、Ｉ層化したドリフト層を有するＩＧＢＴにおいてターンオフ時に振動が発生するのを防ぐことができる。また、分離領域により、ブロッキングモード時の空乏層の伸びが素子側面に到達するのが阻止されるので、ドリフ卜層幅が横方向の空乏層幅よりも短い場合でも漏れ電流を抑えることができる。したがって、ターンオフ時に振動発生のない、高耐圧のＩ型ドリフト層ＰＴ−ＩＧＢＴを構成する半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置を構成するＩ型ドリフト層ＰＴ−ＩＧＢＴの構成の一例を示す縦断面図である。
【図２】図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴにおいてバッファ層中に過剰キャリアが存在することを説明するための図である。
【図３】図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴの製造途中の要部を示す縦断面図である。
【図４】図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴの製造途中の要部を示す縦断面図である。
【図５】図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴの製造途中の要部を示す縦断面図である。
【図６】図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴの製造途中の要部を示す縦断面図である。
【図７】図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴの製造途中の要部を示す縦断面図である。
【図８】図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴの製造途中の要部を示す縦断面図である。
【図９】実施の形態のＩ型ドリフト層ＰＴ−ＩＧＢＴと従来のＩ型ドリフト層ＰＴ−ＩＧＢＴについてターンオフ波形を示す波形図である。
【図１０】実施の形態を含む種々のＩ型ドリフト層ＰＴ−ＩＧＢＴについてオン電圧対ターンオフ損失のトレードオフを示す図である。
【図１１】従来のＮＰＴ−ＩＧＢＴの構成を示す縦断面図である。
【図１２】従来のＰＴ−ＩＧＢＴの構成を示す縦断面図である。
【図１３】従来のＰＴ−ＩＧＢＴの別の構成を示す縦断面図である。
【図１４】ブロッキングモード時にＩＧＢＴに生じる電界分布の様子を表すグラフである。
【符号の説明】
４０バッファ層
４１ドリフト層
４２ベース領域
４３エミッタ領域
４４コレクタ層
４５ゲート酸化膜（ゲート絶縁膜）
４６ゲート電極
４８エミッタ電極
４９コレクタ電極
５１分離領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device used for a power conversion device and the like and a manufacturing method thereof, and more particularly to a punch-through IGBT using an FZ wafer and a manufacturing method thereof.
[0002]
[Prior art]
There is an IGBT as a semiconductor device used for a power conversion device or the like. The IGBT drifts so that the depletion layer extending from the emitter region does not extend to the collector layer in blocking mode (an off-state where a rated voltage is applied between the emitter and collector and a voltage higher than the threshold is not applied to the gate). Non-punch-through IGBT with a thick layer (hereinafter referred to as NPT-IGBT), and punch-through IGBT that prevents a depletion layer from extending to the collector layer by providing a buffer layer between the drift layer and the collector layer (Hereinafter referred to as PT-IGBT). In general, the NPT-IGBT is manufactured using an inexpensive FZ wafer. On the other hand, an epitaxial wafer is used for PT-IGBT.
[0003]
FIG. 11 is a longitudinal sectional view showing a configuration of a conventional NPT-IGBT. In the NPT-IGBT, as shown in FIG. 11, a p base region 12 and an n ⁺ emitter region 13 are provided on one main surface (hereinafter referred to as a surface) side of an n ⁻ drift layer 11 made of an FZ wafer. A p ⁺ collector layer 14 is provided on the other main surface (hereinafter referred to as the back surface) side. A gate electrode 16 is formed on the base region 12 via a gate oxide film 15 that is a gate insulating film, and an emitter electrode 18 is further formed thereon via an interlayer insulating film 17. A collector electrode 19 is formed on the surface of the collector layer 14.
[0004]
In the NPT-IGBT having the configuration shown in FIG. 11, when a positive voltage is applied to the collector electrode 19 and a positive voltage is applied to the gate electrode 16, a channel is formed on the IGBT surface, and an electron current flows in the drift layer 11. When electrons reach the collector layer 14, holes are injected into the drift layer 11. Thereby, the drift layer 11 is in a high injection state, and the resistance is drastically reduced, so that a low on-voltage is realized. However, in the NPT-IGBT having this configuration, since the drift layer 11 is sufficiently thick, the resistance increases accordingly, the amount of voltage drop in the on state of the IGBT increases, and the amount of accumulated carriers in the drift layer 11 increases. There is a disadvantage that the loss at turn-off becomes large.
[0005]
FIG. 12 is a longitudinal sectional view showing a configuration of a conventional PT-IGBT. In the PT-IGBT, as shown in FIG. 12, an n ⁺ buffer layer 20 and an n ⁻ drift layer 21 are sequentially provided on a p ⁺ collector layer 24. These three layers (collector layer 24, buffer layer 20 and drift layer 21) grow a high-concentration n-type epitaxial layer on a high-concentration p-type silicon substrate, and further grow a low-concentration n-type epitaxial layer thereon. It is constituted by a wafer. A p base region 22 and an n ⁺ emitter region 23 are provided on the surface portion of the n ⁻ drift layer 21. Further, a gate oxide film 25, a gate electrode 26, an interlayer insulating film 27, and an emitter electrode 28, which are gate insulating films, are formed thereon. A collector electrode 29 is formed on the back surface of the collector layer 24.
[0006]
In the PT-IGBT having the configuration shown in FIG. 12, since the extension of the depletion layer in the blocking mode is stopped by the buffer layer 20, a high breakdown voltage can be obtained even if the drift layer 21 is thin. For this reason, it has an advantage that the amount of voltage drop in the on state is small compared to the NPT-IGBT having the same breakdown voltage. However, since the amount of holes injected from the collector layer 24 at the time of forward conduction is extremely large, there is a disadvantage that the turn-off loss is large. Further, since the epitaxial wafer is expensive, there is a disadvantage that the cost is increased as compared with the NPT-IGBT.
[0007]
Therefore, PT-IGBT using an FZ wafer is known. Figure 13 is a longitudinal sectional view showing a structure of a P T-IGBT. In the PT-IGBT, as shown in FIG. 13, a p ⁺ collector layer 34 and an n ⁺ buffer layer 30 are formed on the back side of an n ⁻ drift layer 31 made of an FZ wafer by an ion implantation method, and a collector electrode 39 is provided. It is the composition which was made. A p base region 32, an n ⁺ emitter region 33, a gate oxide film (gate insulating film) 35, a gate electrode 36, an interlayer insulating film 37 and an emitter electrode 38 are formed on the surface side of the n ⁻ drift layer 31.
[0008]
In P T-IGBT of the configuration shown in FIG. 13, since the extension of the depletion layer at the time of blocking mode is stopped by the buffer layer 30 may be the drift layer 31 to obtain a thin but high withstand voltage. For this reason, it has an advantage that the amount of voltage drop in the on state is small compared to the NPT-IGBT having the same breakdown voltage. Further, since the collector layer 34 has a low concentration, the amount of hole injection during forward conduction is small. Therefore, there is an advantage that the turn-off loss is small.
[0009]
[Problems to be solved by the invention]
Generally, it is desirable to make the drift layer as short as possible in order to reduce the loss of the IGBT. However, if the drift layer is shortened, the breakdown voltage is lowered. FIG. 14 is a graph showing the state of electric field distribution generated in the IGBT in the blocking mode. In this graph, the integrated value of the electric field distribution when the maximum electric field strength at the PN junction of each IGBT reaches the critical electric field strength, that is, the area of each electric field distribution represents the breakdown voltage of each IGBT. The larger the area, the higher the pressure resistance characteristics. Therefore, in order to obtain a high breakdown voltage characteristic with a short drift layer, an electric field in the drift layer as shown by “P T-IGBT (hereinafter referred to as I-type drift layer PT-IGBT) ” shown by a solid line in FIG. It can be seen that a square electric field distribution may be realized by making the slope of the distribution as small as possible. In order to reduce the gradient of the electric field distribution in the drift layer, the impurity concentration of the drift layer may be made extremely low to form the I layer.
[0010]
However, when the drift layer is changed to the I layer, there is a problem that intense vibration accompanied by a very high surge voltage is generated at the time of turn-off. The reason why this vibration occurs is as follows. In the IGBT with a buffer layer, the stored carriers in the drift layer are swept out by the electric field of the depletion layer at the time of turn-off, and shift to the blocking mode. The collector-emitter voltage during switching is about half of the rated breakdown voltage of the IGBT. When the depletion layer reaches the buffer layer at the time of turn-off, there is no excess carrier in the drift layer, and the IGBT becomes a capacitor having a capacity ε / W. Here, ε is the dielectric constant of silicon, and W is the drift layer width. Since the LC circuit is constituted by the capacitance of the IGBT and the parasitic inductance of the wiring, vibration occurs.
[0011]
In addition, when the drift layer is formed as an I layer, the depletion layer easily reaches the side surface (dicing surface) of the element. Since the physical strain after dicing remains on the side surface of the element, the carrier life is very short. Therefore, when the depletion layer reaches the side surface of the element, a very large current flows, and there is a problem that a sufficient breakdown voltage cannot be obtained. Therefore, in practice, it is necessary to increase the impurity concentration of the drift layer to such an extent that the depletion layer does not reach the side surface of the device when the rated voltage is applied, so it is extremely difficult to make the drift layer an I layer. .
[0012]
The present invention has been made in view of the above problems, and uses a FZ wafer to form a semiconductor device having an I-type drift layer PT-IGBT with a buffer layer having an I-layered drift layer, and a method for manufacturing the same The purpose is to provide.
[0013]
[Means for Solving the Problems]
In order to achieve the above object, the semiconductor device according to the present invention uses an FZ wafer, makes the drift layer an impurity layer by making the impurity concentration of the drift layer very small, and further extends the depletion layer in the blocking mode. The width and concentration are set so as to have excess carriers in a region near the collector layer in a state in which the depletion layer is prevented from growing during turn-off. Also, a high impurity concentration isolation region is provided from the surface of the drift layer to the buffer layer along the element side surface (dicing surface). When the thickness of the buffer layer is x (cm) and the electron concentration in the buffer layer during forward conduction is N (cm ⁻³ ), x · N> 1.3 × 10 ¹² , When the layer width is W (cm), the rated breakdown voltage is V (V), and the impurity concentration of the drift layer is ND (cm ⁻³ ), W ² <4.68 × 10 ⁸ V / ND. And
[0014]
According to the present invention, the buffer layer prevents the extension of the depletion layer in the blocking mode from reaching the collector layer, and also prevents the extension of the depletion layer at the turn-off state while the buffer layer is close to the collector layer. There are excess carriers in the region. Further, the separation region prevents the extension of the depletion layer in the blocking mode from reaching the device side surface.
[0015]
Also, in the method of manufacturing a semiconductor device according to the present invention, an isolation region is selectively formed on the front surface side of the FZ wafer, an emitter region, a gate oxide film, a gate electrode and an emitter electrode are formed, and then the wafer back surface is ground. In addition to forming a collector layer on the back surface of the wafer, the back surface of the wafer is irradiated with protons and annealed at a temperature of 300 ° C. to 500 ° C. to form a buffer layer, thereby forming a collector electrode. When the buffer layer thickness is x (cm) and the electron concentration in the buffer layer during forward conduction is N (cm ⁻³ ), a buffer layer satisfying x · N> 1.3 × 10 ¹² is obtained. The width of the low impurity concentration I-type drift layer formed by the wafer is W (cm), the rated breakdown voltage is V (V), and the impurity concentration of the drift layer is ND (cm ⁻³ ). A separation region satisfying W ² <4.68 × 10 ⁸ V / ND is formed. According to the present invention, a semiconductor device is obtained that uses an FZ wafer, has an isolation region along the element side surface, and constitutes an I-type drift layer PT-IGBT having a buffer layer.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a longitudinal sectional view showing an example of the configuration of an I-type drift layer PT-IGBT that constitutes a semiconductor device according to the present invention. As shown in FIG. 1, the I-type drift layer PT-IGBT includes an n ⁻ drift layer 41, a p base region 42, an n ⁺ emitter region 43, a p ⁺ collector layer 44, a gate oxide film 45 as a gate insulating film, A gate electrode 46, an interlayer insulating film 47, an emitter electrode 48, a collector electrode 49, an n ⁺ buffer layer 40 and an n ⁺ isolation region 51 are provided. Although only one P base region 42 is formed in the n ⁻ drift layer 41 in FIG. 1, a plurality of p base regions 42 can be formed. An n ⁺ emitter region 43, a gate oxide film 45, a gate electrode 46, and an interlayer insulating film 47 can be provided for each p base region 42.
[0017]
The drift layer 41 is composed of an FZ wafer. The base region 42 is formed on the surface portion of the drift layer 41. The emitter region 43 is formed on the surface portion of the base region 42. The gate oxide film 45 is formed on the surface of the portion that becomes the channel region of the base region 42, and the gate electrode 46 is formed thereon. The emitter electrode 48 is electrically connected to the emitter region 43 and the base region 42 while being insulated from the gate electrode 46 and the drift layer 41 by the interlayer insulating film 47. The collector layer 44 and the collector electrode 49 are formed on the back surface portion of the drift layer 41. The buffer layer 40 is provided between the collector layer 44 and the drift layer 41. The isolation region 51 is provided so as to reach the buffer layer 40 from the surface of the drift layer 41 along the element side surface.
[0018]
Here, the drift layer 41 has an extremely low impurity concentration and is formed into an I layer. Further, as shown in FIG. 2, the buffer layer 40 has a long buffer layer width and is set to a lower concentration. This prevents the depletion layer from extending in the buffer layer 40 during turn-off. Further, since the buffer layer concentration is low, excess carriers exist further on the collector side than the position where the depletion layer is blocked. In general, vibration is generated at turn-off in the I-type drift layer PT-IGBT because the excess carriers in the drift layer are depleted. In the I-type drift layer PT-IGBT of the present embodiment, vibration at the time of turn-off is suppressed by excess carriers existing on the collector side in the buffer layer 40.
[0019]
Here, assuming that the electron concentration in the buffer layer 40 during forward conduction is N, a high injection state occurs when the average doping concentration of the buffer layer 40 is N or less, and excess carriers exist. Therefore, when the thickness of the buffer layer 40 is x, the total impurity concentration in the buffer layer 40 needs to be x · N or less. On the other hand, in order to prevent the depletion layer in the buffer layer 40, it is necessary to make the critical electric field, for example, 2 × 10 ⁵ V / cm within the buffer layer 40 zero. Therefore, if the dielectric constant in silicon is Eps and the elementary charge is q, the following formula needs to hold: 2 × 10 ⁵ <q · (total impurity concentration in the buffer layer) / Eps. When a constant is calculated for this equation, x · N> (total impurity concentration in the buffer layer)> 1.3 × 10 ¹² is obtained.
[0020]
When the rated breakdown voltage is V and the impurity concentration of the drift layer 41 is ND, the depletion layer width in the vertical direction is given by √ ((2 · Eps · V) / (q · ND)). If the width of the depletion layer in the horizontal direction is, for example, six times the width of the depletion layer in the vertical direction, the width of the depletion layer in the horizontal direction is 6√ ((2 · Eps · V) / (q · ND)). When this is calculated, the width of the depletion layer in the lateral direction is √ (4.68 × 10 ⁸ V / ND).
[0021]
In the present embodiment, the relationship of W ² <4.68 × 10 ⁸ V / ND is established among the rated breakdown voltage V, the impurity concentration ND of the drift layer 41, and the drift layer width W. That is, the drift soot layer width W is shorter than the lateral depletion layer width. Therefore, assuming that there is no isolation region 51, the depletion layer extends to the side surface of the element in the blocking mode, and the leakage current increases. In order to prevent this, a separation region 51 is provided in the present embodiment. That is, since the depletion layer is prevented from reaching the device side surface by the isolation region 51, the leakage current is suppressed to the same level or lower than that of the conventional IGBT. Note that there is no problem in the characteristics even if the isolation region 51 is provided when the drift soot layer width W is longer than the lateral depletion layer width.
[0022]
Next, a manufacturing process of the I-type drift layer PT-IGBT having the configuration shown in FIG. 1 will be described. 3 to 8 are longitudinal sectional views showing the main part of the I-type drift layer PT-IGBT in the middle of manufacture. As an example, the breakdown voltage of this IGBT is set to 1200V. First, a mask 61 is selectively formed on the surface of an FZ wafer having a specific resistance of 1000 Ωcm and a thickness of 500 μm, for example, with an interval of 100 μm, for example (FIG. 3). Then, n-type impurities are ion-implanted from the wafer surface. As a result, an impurity implantation region 62 is formed in a region of the wafer surface that is not covered with the mask 61 (FIG. 4).
[0023]
Subsequently, the n-type impurity in the impurity implantation region 62 is selectively diffused to a depth of, for example, 110 μm by heat treatment to form the isolation region 51 (FIG. 5). After removing the thermal oxide film 63 on the wafer surface, a base region 42, an emitter region 43, a gate oxide film 45, and a gate electrode 46 are formed between adjacent isolation regions 51 and 51. Then, after forming an interlayer insulating film 47 on the surface, aluminum is deposited and patterned to form an emitter electrode 48 (FIG. 6). Thereafter, the FZ wafer is ground from the back surface, and the thickness of the silicon region is set to 95 μm, for example (FIG. 7).
[0024]
Subsequently, after irradiating the back surface of the wafer with boron ions, annealing is performed at 300 ° C. to 500 ° C. to activate boron atoms, thereby forming a collector layer 44 having a thickness of 0.5 μm, for example. Subsequently, after irradiating the back surface of the wafer with protons or oxygen ions, annealing is performed at 300 ° C. to 500 ° C. to form a buffer layer 40 having a peak concentration of 5 × 10 ¹⁵ cm ⁻³ and a thickness of 20 μm, for example (FIG. 8). At this time, the thickness of the drift layer 41 is, for example, 75 μm. Finally, if the collector electrode 49 is formed on the back surface of the wafer and diced, the I-type drift layer PT-IGBT shown in FIG. 1 is completed. 1 and 3 to 8, the dicing surface is indicated by a broken line.
[0025]
According to the above-described embodiment, the buffer layer 40 prevents the extension of the depletion layer in the blocking mode from reaching the collector layer 44, and prevents the buffer layer 40 from extending in the state where the extension of the depletion layer is prevented. Since excess carriers exist in a region near the collector layer, it is possible to prevent vibrations from occurring at turn-off in the IGBT having the drift layer 41 formed into the I layer. FIG. 9 shows turn-off waveforms for the I-type drift layer PT-IGBT of the embodiment and the conventional I-type drift layer PT-IGBT (see FIG. 13). According to the embodiment, it can be seen that no vibration is generated at the time of turn-off.
[0026]
Further, according to the above-described embodiment, the separation region 51 prevents the depletion layer from extending in the blocking mode from reaching the device side surface, so that the drift soot layer width is larger than the lateral depletion layer width. Even in a short case, the leakage current can be suppressed. Therefore, a semiconductor device that constitutes a high breakdown voltage I-type drift layer PT-IGBT that does not generate vibration at turn-off can be obtained.
[0027]
In the above-described embodiment, with respect to the excess carrier distribution during forward conduction, the excess carrier concentration at the middle position of the drift layer is greater than or equal to the possible carrier concentration at the boundary between the drift layer 41 and the buffer layer 40 and less than five times. It is good to do so. In this way, the trade-off between on-voltage versus turn-off loss can be optimized. For this, a trench gate structure may be adopted. FIG. 10 shows the I-type drift layer PT-IGBT according to the embodiment, the I-type drift layer PT-IGBT adopting the trench gate structure, and the conventional I-type drift layer PT-IGBT when the rated breakdown voltage is 1200V. FIG. 13) and the conventional NPT-IGBT (see FIG. 11) trade-off. Also, the trade-off between on-voltage and withstand voltage is improved.
[0028]
As described above, the present invention is not limited to the above-described embodiment, and various modifications can be made. For example, in the embodiment, the first conductivity type is n-type and the second conductivity type is p-type. Moreover, dimensions, concentrations, and the like are examples, and the present invention is not limited to these.
[0029]
【Effect of the invention】
According to the present invention, the buffer layer prevents the extension of the depletion layer in the blocking mode from reaching the collector layer, and also prevents the extension of the depletion layer at the turn-off state while the buffer layer is close to the collector layer. Since excess carriers exist in the region, it is possible to prevent the occurrence of vibration at the time of turn-off in the IGBT having an I-layered drift layer. In addition, since the extension of the depletion layer in the blocking mode is prevented from reaching the device side surface by the isolation region, the leakage current can be suppressed even when the drift layer width is shorter than the lateral depletion layer width. . Therefore, a semiconductor device that constitutes a high breakdown voltage I-type drift layer PT-IGBT that does not generate vibration at turn-off can be obtained.
[Brief description of the drawings]
FIG. 1 is a longitudinal sectional view showing an example of a configuration of an I-type drift layer PT-IGBT constituting a semiconductor device according to the present invention.
2 is a diagram for explaining the presence of excess carriers in a buffer layer in the I-type drift layer PT-IGBT having the configuration shown in FIG. 1;
3 is a longitudinal sectional view showing a main part in the middle of manufacturing the I-type drift layer PT-IGBT having the configuration shown in FIG. 1;
4 is a longitudinal sectional view showing a main part in the middle of manufacturing the I-type drift layer PT-IGBT having the configuration shown in FIG. 1;
5 is a longitudinal sectional view showing a main part in the middle of manufacturing the I-type drift layer PT-IGBT having the configuration shown in FIG. 1;
6 is a longitudinal sectional view showing a main part in the middle of manufacturing the I-type drift layer PT-IGBT having the configuration shown in FIG. 1;
7 is a longitudinal sectional view showing a main part in the middle of manufacturing the I-type drift layer PT-IGBT having the configuration shown in FIG. 1;
8 is a longitudinal sectional view showing a main part in the middle of manufacturing the I-type drift layer PT-IGBT having the configuration shown in FIG. 1;
FIG. 9 is a waveform diagram showing turn-off waveforms for the I-type drift layer PT-IGBT of the embodiment and the conventional I-type drift layer PT-IGBT.
FIG. 10 is a diagram showing a trade-off of on-voltage versus turn-off loss for various I-type drift layers PT-IGBT including the embodiment.
FIG. 11 is a longitudinal sectional view showing a configuration of a conventional NPT-IGBT.
FIG. 12 is a longitudinal sectional view showing a configuration of a conventional PT-IGBT.
FIG. 13 is a longitudinal sectional view showing another configuration of a conventional PT-IGBT.
FIG. 14 is a graph showing a state of an electric field distribution generated in the IGBT in the blocking mode.
[Explanation of symbols]
40 Buffer layer 41 Drift layer 42 Base region 43 Emitter region 44 Collector layer 45 Gate oxide film (gate insulating film)
46 Gate electrode 48 Emitter electrode 49 Collector electrode 51 Isolation region

Claims

第１導電型の低不純物濃度のＩ型ドリフト層と、
前記ドリフト層の一方の主面側に形成された第２導電型の高不純物濃度ベース領域と、
前記ベース領域内に形成された第１導電型のエミッタ領域と、
前記エミッタ領域および前記ベース領域の両方に電気的に接続するエミッタ電極と、
前記ベース領域の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ドリフト層の他方の主面側に形成された第２導電型のコレクタ層と、
前記コレクタ層に電気的に接続するコレクタ電極と、
前記ドリフト層と前記コレクタ層との間に形成され、ブロッキングモード時の空乏層の伸びを途中で阻止するとともに、ターンオフ時に前記コレクタ層寄りの領域に過剰キャリアを有する第１導電型のバッファ層と、
前記ドリフト層の一方の主面から前記バッファ層まで、個々の素子に切り分ける際の切断面に沿って延びる第１導電型の高不純物濃度分離領域と、
を具備し、
前記バッファ層の厚さをｘ（ｃｍ）とし、順方向導通時の前記バッファ層中の電子濃度をＮ（ｃｍ ^-3 ）とすると、ｘ・Ｎ＞１．３×１０ ¹² であり、
前記ドリフ卜層の幅をＷ（ｃｍ）とし、定格耐圧をＶ（Ｖ）とし、前記ドリフト層の不純物濃度をＮＤ（ｃｍ ^-3 ）とすると、Ｗ ² ＜４．６８×１０ ⁸ Ｖ／ＮＤであることを特徴とする半導体装置。A first conductivity type low-impurity concentration I-type drift layer;
A second impurity type high impurity concentration base region formed on one main surface side of the drift layer;
An emitter region of a first conductivity type formed in the base region;
An emitter electrode electrically connected to both the emitter region and the base region;
A gate insulating film formed on the surface of the base region;
A gate electrode formed on the gate insulating film;
A collector layer of a second conductivity type formed on the other main surface side of the drift layer;
A collector electrode electrically connected to the collector layer;
A buffer layer of a first conductivity type formed between the drift layer and the collector layer, which prevents the depletion layer from extending in the blocking mode, and has excess carriers in a region near the collector layer at turn-off; ,
A high-concentration isolation region of a first conductivity type extending along a cut surface when cutting into individual elements from one main surface of the drift layer to the buffer layer;
Equipped with,
The thickness of the buffer layer is x (cm), when the electron concentration of the buffer layer at the time of forward conduction and N (cm ^-3), an ^{x · N> 1.3 × 10 12} ,
When the width of the drift layer is W (cm), the rated breakdown voltage is V (V), and the impurity concentration of the drift layer is ND (cm ⁻³ ), W ² <4.68 × 10 ⁸ V / ND wherein a is.

第１導電型のＦＺウェハの一方の主面側に選択的に第１導電型の高不純物濃度の分離領域を形成する工程と、Selectively forming a first conductivity type high impurity concentration isolation region on one main surface side of the first conductivity type FZ wafer;
隣り合う分離領域間のウェハ表面に、第２導電型のベース領域、第１導電型のエミッタ領域、ゲート酸化膜、ゲート電極およびエミッタ電極を形成する工程と、  Forming a second conductivity type base region, a first conductivity type emitter region, a gate oxide film, a gate electrode and an emitter electrode on a wafer surface between adjacent isolation regions;
ウェハの他方の主面を研削する工程と、  Grinding the other main surface of the wafer;
ウェハの研削後に、ウェハの他方の主面に第２導電型のコレクタ層を形成する工程と、  Forming a collector layer of the second conductivity type on the other main surface of the wafer after grinding the wafer;
ウェハの研削後に、ウェハの他方の主面にプロトンを照射し、３００℃以上５００℃以下の温度でアニールをおこなって第１導電型のバッファ層を形成する工程と、  After grinding the wafer, irradiating the other main surface of the wafer with protons and annealing at a temperature of 300 ° C. to 500 ° C. to form a buffer layer of the first conductivity type;
前記コレクタ層の形成後に、コレクタ電極を形成する工程と、  Forming a collector electrode after forming the collector layer;
を含み、  Including
前記バッファ層を形成する工程では、前記バッファ層の厚さをｘ（ｃｍ）とし、順方向導通時の前記バッファ層中の電子濃度をＮ（ｃｍ  In the step of forming the buffer layer, the thickness of the buffer layer is x (cm), and the electron concentration in the buffer layer during forward conduction is N (cm ^-3-3 ）とすると、ｘ・Ｎ＞１．３×１０) X · N> 1.3 × 10 ¹²¹² を満たす前記バッファ層を形成し、Forming the buffer layer satisfying
前記分離領域を形成する工程では、ウェハにより構成される低不純物濃度のＩ型ドリフ卜層の幅をＷ（ｃｍ）とし、定格耐圧をＶ（Ｖ）とし、前記ドリフト層の不純物濃度をＮＤ（ｃｍ  In the step of forming the isolation region, the width of the low impurity concentration I-type drift layer formed of the wafer is W (cm), the rated breakdown voltage is V (V), and the impurity concentration of the drift layer is ND ( cm ^-3-3 ）とすると、Ｗ) W ²² ＜４．６８×１０<4.68 × 10 ⁸⁸ Ｖ／ＮＤを満たす前記分離領域を形成することを特徴とする半導体装置の製造方法。A method for manufacturing a semiconductor device, comprising forming the isolation region satisfying V / ND.

第１導電型のＦＺウェハの一方の主面側に選択的に第１導電型の高不純物濃度の分離領域を形成する工程と、Selectively forming a first conductivity type high impurity concentration isolation region on one main surface side of the first conductivity type FZ wafer;
隣り合う分離領域間のウェハ表面に、第２導電型のベース領域、第１導電型のエミッタ領域、ゲート酸化膜、ゲート電極およびエミッタ電極を形成する工程と、  Forming a second conductivity type base region, a first conductivity type emitter region, a gate oxide film, a gate electrode and an emitter electrode on a wafer surface between adjacent isolation regions;
ウェハの他方の主面を研削する工程と、  Grinding the other main surface of the wafer;
ウェハの研削後に、ウェハの他方の主面に第２導電型のコレクタ層を形成する工程と、  Forming a collector layer of the second conductivity type on the other main surface of the wafer after grinding the wafer;
ウェハの研削後に、ウェハの他方の主面に酸素イオンを照射し、３００℃以上５００℃以下の温度でアニールをおこなって第１導電型のバッファ層を形成する工程と、  After grinding the wafer, irradiating the other main surface of the wafer with oxygen ions, annealing at a temperature of 300 ° C. or more and 500 ° C. or less to form a buffer layer of the first conductivity type;
前記コレクタ層の形成後に、コレクタ電極を形成する工程と、  Forming a collector electrode after forming the collector layer;
を含み、  Including
前記バッファ層を形成する工程では、前記バッファ層の厚さをｘ（ｃｍ）とし、順方向導通時の前記バッファ層中の電子濃度をＮ（ｃｍ  In the step of forming the buffer layer, the thickness of the buffer layer is x (cm), and the electron concentration in the buffer layer during forward conduction is N (cm ^-3-3 ）とすると、ｘ・Ｎ＞１．３×１０) X · N> 1.3 × 10 ¹²¹² を満たす前記バッファ層を形成し、Forming the buffer layer satisfying
前記分離領域を形成する工程では、ウェハにより構成される低不純物濃度のＩ型ドリフ卜層の幅をＷ（ｃｍ）とし、定格耐圧をＶ（Ｖ）とし、前記ドリフト層の不純物濃度をＮＤ（ｃｍ  In the step of forming the isolation region, the width of the low impurity concentration I-type drift layer formed of the wafer is W (cm), the rated breakdown voltage is V (V), and the impurity concentration of the drift layer is ND ( cm ^-3-3 ）とすると、Ｗ) W ²² ＜４．６８×１０<4.68 × 10 ⁸⁸ Ｖ／ＮＤを満たす前記分離領域を形成することを特徴とする半導体装置の製造方法。A method for manufacturing a semiconductor device, comprising forming the isolation region satisfying V / ND.