JP4904331B2 - クロック回路及び映像処理装置 - Google Patents
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Description
図8は、第1の変形例に係るタイミング調整回路4の構成を示すブロック図である。図2に示した構成に対して、比較部40が追加されている。比較部40には、演算部26から差分値SW(N)が入力される。また、比較部40には、差分値SW(N)に関する所定のしきい値が予め教示されている。比較部40は、そのしきい値と差分値SW(N)とを比較する。そして、差分値SW(N)がしきい値よりも大きい場合には、ダウンカウンタ27によるカウント動作に関わらず、クロック生成回路5へのトランスポートパケットTP(N−1)の入力が開始されてから、予め設定された所定時間WT0が経過した後に、ゲート23をオープンさせるための制御信号S40をゲート23に入力する。これにより、クロック生成回路5へのトランスポートパケットTP(N−1)の入力が開始されてから、所定時間WT0が経過した後に、クロック生成回路5へのトランスポートパケットTP(N)の入力が開始される。
図10は、第2の変形例に係るタイミング調整回路4の構成を示すブロック図である。図2に示した構成に対して、検出部70が追加されている。検出部70は、バッファ21からゲート23に入力されるトランスポートパケットTPを検出し、その個数をカウントする。
第3の変形例に係るタイミング調整回路4の構成は、図10に示した構成と同様である。上記第2の変形例では、トランスポートパケットTP2〜TP4は、トランスポートパケットPT1に連続してクロック生成回路5に入力された。第3の変形例では、トランスポートパケットTP2〜TP4の中に、PCR51を含むトランスポートパケットTPが存在している場合の対応について説明する。以下の説明では、トランスポートパケットTP3にPCR51が含まれているものとする。
図13は、第4の変形例に係るクロック生成回路5の構成を示すブロック図である。図3に示した構成に対して、乗算器80,81が追加されている。乗算器80は、DAC34から入力された信号S34に対して所望の重み付け係数Yを乗算することにより、信号S80を出力する。信号S80はLPF35に入力される。乗算器81は、DAC38から入力された信号S38に対して所望の重み付け係数Zを乗算することにより、信号S81を出力する。信号S81はLPF39に入力される。なお、乗算器80,81の一方は省略することもできる。
2 クロック回路
3 デコード回路
4 タイミング調整回路
5 クロック生成回路
21 バッファ
22,70 検出部
23 ゲート
24 抽出部
25 レジスタ
26 演算部
27 ダウンカウンタ
31 PCR検出部
32 STCカウンタ
37 VCO
40 比較部
80,81 乗算器
Claims (7)
- クロックを生成するクロック発生回路を含み、複数のトランスポートパケットのうちの一部のトランスポートパケットに含まれるクロック調整値に基づいて前記クロックの周波数を調整する、クロック生成手段と、
前記複数のトランスポートパケットを前記クロック生成手段に入力するタイミングを調整する、タイミング調整手段と
を備え、
前記タイミング調整手段には、第1の時刻情報が付加された第1のトランスポートパケットと、第2の時刻情報が付加された第2のトランスポートパケットとが、この順に入力され、
前記タイミング調整手段は、
前記第1のトランスポートパケットを第1のタイミングで前記クロック生成手段に入力し、
前記第1の時刻情報と前記第2の時刻情報との第1の差分値を求め、前記クロックに基づいて、前記第1のタイミングから前記第1の差分値に応じた時間が経過した第2のタイミングで、前記第2のトランスポートパケットを前記クロック生成手段に入力する、クロック回路。 - 前記タイミング調整手段は、
前記複数のトランスポートパケットを一時的に記憶する記憶手段と、
前記記憶手段内における前記複数のトランスポートパケットの記憶量を検出する検出手段と
を有し、
前記クロック生成手段は、前記クロック調整値と、前記検出手段による前記記憶量の検出結果とに基づいて、前記クロックの周波数を調整する、請求項1に記載のクロック回路。 - 前記クロック生成手段は、前記クロック調整値及び前記記憶量の検出結果の少なくとも一方に対して重み付けを行う、請求項2に記載のクロック回路。
- 前記タイミング調整手段は、前記第1の差分値が異常値を示す場合には、前記第2のトランスポートパケットを、前記第1のタイミングから所定時間が経過した第3のタイミングで、前記クロック生成手段に入力する、請求項1〜3のいずれか一つに記載のクロック回路。
- 前記タイミング調整手段には、前記第1のトランスポートパケットと前記第2のトランスポートパケットとの間に、第3の時刻情報が付加された第3のトランスポートパケットが入力され、
前記タイミング調整手段は、前記第3のトランスポートパケットを、前記第1のトランスポートパケットに連続して前記クロック生成手段に入力する、請求項1〜4のいずれか一つに記載のクロック回路。 - 前記タイミング調整手段には、前記第1のトランスポートパケットと前記第2のトランスポートパケットとの間に、第3の時刻情報が付加された第3のトランスポートパケットが入力され、
前記第3のトランスポートパケットが、前記クロック調整値を含まないトランスポートパケットである場合には、前記タイミング調整手段は、前記第3のトランスポートパケットを、前記第1のトランスポートパケットに連続して前記クロック生成手段に入力し、
前記第3のトランスポートパケットが、前記クロック調整値を含むトランスポートパケットである場合には、前記タイミング調整手段は、前記第1の時刻情報と前記第3の時刻情報との第2の差分値を求め、前記クロックに基づいて、前記第1のタイミングから前記第2の差分値に応じた時間が経過した第4のタイミングで、前記第3のトランスポートパケットを前記クロック生成手段に入力する、請求項1〜4のいずれか一つに記載のクロック回路。 - 請求項1〜6のいずれか一つに記載のクロック回路と、
前記クロック回路が生成するクロックに基づいて、トランスポートパケットのデコード処理を実行するデコード回路と
を備える、映像処理装置。
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