JP4901452B2 - 不揮発性半導体メモリ - Google Patents

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Description

本発明は、スタックゲート構造を有するメモリセルのゲート間絶縁膜に関する。
不揮発性半導体メモリのメモリセルの構造の一つとして、ゲート絶縁膜上にフローティングゲート電極とコントロールゲート電極をスタックした構造が知られている。このような構造は、スタックゲート構造と呼ばれる（例えば、特許文献１を参照）。
スタックゲート構造のメモリセルに対する書き込みは、電荷をフローティングゲート電極内に注入し、メモリセルの閾値電圧を所定値まで上昇させることにより行う。また、消去は、電荷をフローティングゲート電極内から引き抜き、メモリセルの閾値電圧を所定値まで低下させることにより行う。
例えば、ＮＡＮＤ型フラッシュメモリを例にとると、書き込み時には、メモリセル（ＦＥＴ）のチャネルを0Vに保った状態でコントロールゲート電極に17V以上の書き込み電位を印加し、フローティングゲート電極からチャネルへ向かってFNトンネル電流を流す。
また、消去時には、コントロールゲート電極を0Vに保った状態で半導体基板に16V以上の消去電位を印加し、メモリセルのチャネルからフローティングゲート電極へ向かってFNトンネル電流を流す。
ここで、書き込み／消去の効率を向上させるには、メモリセルのカップリング比を向上させなければならない。
最近では、カップリング比を向上させるために、フローティングゲート電極とコントロールゲート電極との間に配置されるゲート間絶縁膜に、酸化シリコン(SiO2)よりも高い誘電率を持つ材料、例えば、ＯＮＯ(oxide/nitride/oxide)や、高誘電率(High-k)材料などを使用するのが主流となっている。
また、カップリング比は、ゲート間絶縁膜の薄膜化により向上させることができる。
しかし、メモリセルの微細化が進行すると、これらの手段は、書き込み／消去時にゲート間絶縁膜に発生するリーク電流の増大や、ゲート間絶縁膜の絶縁破壊などの問題を発生させる。
特開２００２−１８４８７５号公報
本発明の例では、ゲート間絶縁膜に発生するリーク電流の増大及びゲート間絶縁膜の絶縁破壊なく、カップリング比を向上させることが可能な新構造について提案する。
本発明の例に係わる不揮発性半導体メモリは、第１及び第２拡散層と、第１及び第２拡散層の間に形成されるチャネルと、チャネル上に形成されるゲート絶縁膜と、ゲート絶縁膜上に形成されるフローティングゲート電極と、フローティングゲート電極上に形成され、酸化シリコンと前記酸化シリコンよりも高い誘電率を持つ材料とを有するゲート間絶縁膜と、ゲート間絶縁膜上に形成されるコントロールゲート電極と、フローティングゲート電極の側面上及びコントロールゲート電極の側面上にゲート間絶縁膜とは構造又は材料が異なる側壁絶縁膜とを備え、ゲート間絶縁膜のチャネル長方向の端部の全体がフローティングゲート電極の側面又はコントロールゲート電極の側面よりも内側に存在し、ゲート間絶縁膜のチャネル長方向の端部に隣接するエリアは、ボイドになっている。
本発明の例によれば、ゲート間絶縁膜に発生するリーク電流の増大及びゲート間絶縁膜の絶縁破壊なく、カップリング比を向上させることができる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例は、スタックゲート構造を有するメモリセルのゲート間絶縁膜の構造に関する。ゲート間絶縁膜に発生するリーク電流及びゲート間絶縁膜の絶縁破壊は、主に、フローティングゲート電極のエッジとコントロールゲート電極のエッジとの間で生じる。
これは、これらエッジ間で生じる電界（以下、エッジ電界）が両電極の平面部の間で生じる電界（以下、平面電界）よりも大きいこと、さらに、このエッジ間に高誘電率のゲート間絶縁膜が配置されていることに起因している。
特に、ゲート間絶縁膜に関しては、フローティングゲート電極及びコントロールゲート電極の加工を行った後に、必ず、これらの表面を酸化する酸化工程が実施されるため、フローティングゲート電極の側面又はコントロールゲート電極の側面よりも外側に突出する構造となる。
そこで、本発明の例では、メモリセルのゲート間絶縁膜のチャネル長方向の端部が、フローティングゲート電極の側面又はコントロールゲート電極の側面に一致しているか、又は、それよりも内側に存在する新構造を提案する。
この場合、フローティングゲート電極のエッジとコントロールゲート電極のエッジとの間には、ゲート間絶縁膜よりも低い誘電率を有するエリア（例えば、側壁絶縁膜、ボイドなど）を設けることができるため、ゲート間絶縁膜にエッジ電界がかかることはない。
従って、ゲート間絶縁膜の高誘電率化及び薄膜化によるカップリング比の向上を図っても、ゲート間絶縁膜に発生するリーク電流の増大及びゲート間絶縁膜の絶縁破壊が発生することはない。
２． カップリング比とゲート間絶縁膜に発生するリーク電流について
まず、カップリング比とゲート間絶縁膜に発生するリーク電流との関係について説明する。
ここで、ゲート間絶縁膜とは、フローティングゲート電極とコントロールゲート電極との間のエリアのうち少なくとも中央エリアに配置され、両電極が対向する面に平行な方向に連続する絶縁膜のことをいうものとする。
フローティングゲート電極及びコントロールゲート電極が共に導電性ポリシリコンから構成される場合には、ゲート間絶縁膜は、ＩＰＤ(inter-layer polysilicon dielectric)と呼ばれる。
メモリセルの構造の最適化は，書き込み／消去特性を満足させるように行なわなければならない。書き込み／消去特性を表す重要な項目の一つに書き込み／消去時間がある。
書き込み／消去時間を短縮するには、FNトンネル電流を大きくすればよい。
FNトンネル電流の大きさは、トンネル酸化膜（ゲート絶縁膜）の膜厚及びそれにかかる電界の大きさに依存する。つまり、トンネル酸化膜を薄くするか、又は、トンネル酸化膜にかかる電界を大きくすれば、書き込み／消去時間を短縮することができる。
しかし、トンネル酸化膜を薄膜化すると、トンネル電流によるトンネル酸化膜のダメージが大きくなるため、メモリセルの信頼性が低下する。従って、トンネル酸化膜の薄膜化には限界がある。
そこで、トンネル酸化膜にかかる電界を大きくすることが検討される。そのためには、例えば、書き込み時におけるフローティングゲート電極の電位を上げなければならない。
書き込み時におけるフローティングゲート電極の電位は、カップリング比によって決定される。
カップリング比とは、半導体基板及びフローティングゲート電極間に生じる容量C_tunnelと、フローティングゲート電極及びコントロールゲート間に生じる容量C_IPDとの比によって決まる値であり、カップリング比をCRとすると、
CR = C_IPD/(C_tunnel+C_IPD)
と表される。
このカップリング比CRを用いると、コントロールゲート電極に与える書き込み電位をVpgmとしたときのフローティングゲート電極の電位V_fgは、
V_fg = V_pgm × CR
となる。
即ち、カップリング比を上げれば、フローティングゲート電極の電位が大きくなるため、結果として、トンネル酸化膜にかかる電界も大きくなり、書き込み特性が向上する。
尚、消去特性についても同様のことが言える。
しかし、カップリング比を大きくすると、ゲート間絶縁膜に発生するリーク電流が増大する、という問題が発生する。
ゲート間絶縁膜に発生するリーク電流は、メモリセルの最大／最小閾値電圧（飽和閾値電圧）に影響を与える。即ち、トンネル酸化膜に流れるFNトンネル電流とゲート間絶縁膜に流れるリーク電流とがつりあったときのフローティングゲート電極内の電荷量によってメモリセルの最大／最小閾値電圧が決定される。
従って、ゲート間絶縁膜に発生するリーク電流が増大すると、書き込み／消去時に、メモリセルの閾値電圧を所定範囲内に収めることが難しくなるため、カップリング比を無制限に大きくすることはできない。
このように、カップリング比の向上（書き込み／消去速度）とゲート間絶縁膜に発生するリーク電流の低減（最大／最小閾値電圧）とは、トレードオフの関係にある。
ここで、ゲート間絶縁膜に発生するリーク電流の増大なく、カップリング比を向上させる技術として、フローティングゲート電極とコントロールゲート電極とが対向する面積を増やす技術がある。
例えば、フローティングゲート電極を柱状とし、フローティングゲートの高さを高くして，フローティングゲート電極の上面の全体及び側面の一部をコントロールゲート電極により覆うようにすれば、カップリング比を低下させることなく、ゲート間絶縁膜を厚くしてゲート間絶縁膜に発生するリーク電流の低減を図ることができる。
しかし、この技術では、メモリセルの微細化に対応することができない。
即ち、フローティングゲート電極が柱状であると、隣接するフローティングとの対向面積が大きくなるためフローティングゲート間の容量が大きくなり，互いに隣接する２つのメモリセルのフローティングゲート同士の干渉（以下、セル間干渉）による閾値電圧のシフトが増加するが，このセル間干渉は，メモリセルが微細化されるとより顕著になるためである．
これに対し、本発明の例によれば、メモリセル全体の構造は変えることなく、ゲート間絶縁膜の構造のみを変えることにより、ゲート間絶縁膜に発生するリーク電流の増大及びゲート間絶縁膜の絶縁破壊なく、カップリング比を向上させることができる。
しかも、本発明の例に係るセル構造によれば、フローティングゲート電極を柱状とする場合に比べてセル間干渉を小さくできるため、メモリセルの微細化に有利である。
３． 実施の形態
以下、実施の形態について説明する。
(1) デバイス構造
図１は、本発明の例に係るメモリセルのデバイス構造を示している。
半導体基板１１の表面領域には、ソース／ドレイン拡散層１２及びエクステンション拡散層１３が形成される。エクステンション拡散層１３間のチャネル上には、ゲート絶縁膜（トンネル酸化膜）１４が形成される。
ゲート絶縁膜１４上には、電気的にフローティング状態のフローティングゲート電極１５が形成される。フローティングゲート電極１５は、導電性ポリシリコン、金属、又は、シリサイドから構成される。
フローティングゲート電極１５上には、ゲート間絶縁膜１６が形成される。ゲート間絶縁膜１６は、酸化シリコン１６ａ、窒化シリコン１６ｂ及び酸化シリコン１６ｃから構成される。但し、ゲート間絶縁膜１６は、これに限定されることはなく、酸化シリコンよりも高い誘電率を持つ絶縁材料であれば何でもよい。
ゲート間絶縁膜１６上には、コントロールゲート電極（ワード線）１７が形成される。コントロールゲート電極１７は、導電性ポリシリコン、金属、シリサイド、又は、これらの積層から構成される。
フローティングゲート電極１５の側面上及びコントロールゲート電極１７の側面上には、側壁絶縁膜（例えば、酸化シリコンなど）１９が形成される。
ここで、本発明の例では、ゲート間絶縁膜１６のチャネル長方向の端部が、フローティングゲート電極１５の側面又はコントロールゲート電極１７の側面に一致しているか、又は、それよりも内側に存在する。
また、側壁絶縁膜１９は、ゲート間絶縁膜１６のチャネル長方向の端部に隣接するエリア、即ち、フローティングゲート電極１５のエッジとコントロールゲート電極１７のエッジとの間のエリアに満たされている。
従って、ゲート間絶縁膜１６にエッジ電界Ｅ２がかかることはない。また、エッジ電界Ｅ２がかかる側壁絶縁膜１９は、ゲート間絶縁膜１６とは構造又は材料が異なり、かつ、ゲート間絶縁膜１６よりも低い誘電率を有するため、ゲート間絶縁膜に発生するリーク電流の増大及びゲート間絶縁膜の絶縁破壊が発生することもない。
尚、この実施の形態では、ゲート間絶縁膜１６のチャネル長方向の端部に隣接するエリアを側壁絶縁膜１９で満たしているが、これに代えて、このエリアをボイドにしてもよい。
また、ソース／ドレイン拡散層１２及びエクステンション拡散層１３は、半導体基板１１内ではなく、ウェル領域内又はエピタキシャル半導体層内に形成してもよい。
以上、本発明の例に係るデバイス構造によれば、エッジ電界Ｅ２の経路に存在する絶縁膜は、ゲート間絶縁膜１６ではなく、側壁絶縁膜１９（又はボイド）である。そして、ゲート間絶縁膜１６には、平面電界Ｅ１のみが印加される。
側壁絶縁膜１９（又はボイド）の誘電率は、ゲート間絶縁膜（例えば、ＯＮＯ、高誘電率材料など）１６の誘電率よりも低いため、エッジ部の電気膜厚は、ゲート間絶縁膜１６の電気膜厚よりも大きく、ゲート間絶縁膜に発生するリーク電流の減少、さらには、ゲート間絶縁膜の絶縁破壊の防止を実現できる。
図２は、比較例としてのメモリセルのデバイス構造を示している。
この構造が図１の構造と異なる点は、ゲート間絶縁膜１６がフローティングゲート電極１５の側面又はコントロールゲート電極１７の側面から外側に突出していることにある。
このゲート間絶縁膜１６の突出は、従来のメモリセルの全てを表している。
即ち、図２の構造は、図面上、ゲート間絶縁膜のチャネル長方向の端部がフローティングゲート電極の側面又はコントロールゲート電極の側面に一致している従来のメモリセルも含んでいる。
なぜなら、従来のメモリセルを開示する文献のほとんどは、フローティングゲート電極及びコントロールゲート電極のパターニング直後の酸化工程を省略しているからである。
しかし、実際は、この酸化工程は、従来のメモリセルの全てにおいて実行される。つまり、従来のメモリセルでは、この酸化工程により、実質上、フローティングゲート電極の側面及びコントロールゲート電極の側面は、その内側に後退し、結果として、ゲート間絶縁膜がフローティングゲート電極の側面又はコントロールゲート電極の側面から外側に突出する。
この場合、エッジ電界Ｅ２の経路に存在する絶縁膜は、ゲート間絶縁膜１６である。エッジ電界Ｅ２は、平面電界Ｅ１に比べて大きいため、ゲート間絶縁膜に発生するリーク電流の増大、さらに、ゲート間絶縁膜の絶縁破壊という問題が発生する。
(2) ゲート間絶縁膜の後退量の考察
書き込み／消去特性に関する他のパラメータを劣化させることなく、本発明の例による効果を得るためのゲート間絶縁膜の後退量を考察する。
ここで、ゲート間絶縁膜の後退量とは、メモリセルの最終形状におけるゲート間絶縁膜のチャネル方向の端部からフローティングゲート電極又はコントロールゲート電極までの距離のことをいうものとする。
即ち、ゲート間絶縁膜の後退量は、ゲート間絶縁膜のエッチング工程並びにフローティングゲート電極及びコントロールゲート電極の酸化工程を経た後のメモリセルの最終形状において判断される。
また、ゲート間絶縁膜の後退量に関し、ゲート間絶縁膜が複数の絶縁材料のスタック構造から構成されるときは、そのうち最も高誘電率の材料の後退量を意味するものとする。
図３に示すように、ゲート間絶縁膜１６の後退量の下限は、ゲート間絶縁膜１６のチャネル長方向の端部が、酸化工程後のフローティングゲート電極１５の側面又はコントロールゲート電極１７の側面と一致した状態である。
このような構造は、酸化工程によるフローティングゲート電極１５の側面又はコントロールゲート電極１７の側面の後退量と同じ量だけ、エッチング工程によりゲート間絶縁膜１６のチャネル長方向の端部をエッチングすることにより実現できる。
例えば、フローティングゲート電極１５の側面又はコントロールゲート電極１７の側面が酸化工程により約3nm後退すると仮定すると、エッチング工程によるゲート間絶縁膜１６のチャネル長方向の端部のエッチング量も約3nmにする。
このようにすれば、メモリセルとしての最終形状は、ゲート間絶縁膜１６のチャネル長方向の端部とフローティングゲート電極１５の側面又はコントロールゲート電極１７の側面とが一致した状態になる。
図４に示すように、ゲート間絶縁膜１６の後退量の上限dmax[nm]は、
dmax = (1/2)EOT_tol×L / (Tphys-EOT_IPD) [nm]
となる。
但し、EOT_tolは、EOTばらつきの許容値[nm]、Lは、フローティングゲート電極１５又はコントロールゲート電極１７のチャネル長方向の幅[nm]、EOT_IPDは、ゲート間絶縁膜１６のEOT[nm]、EOT_EDGE(= Tphys)は、ゲート間絶縁膜１６の端部からフローティングゲート電極１５の側面又はコントロールゲート電極１７の側面までの間のエリア（以下、エッジエリア）内の物質のEOT[nm]である。
ゲート間絶縁膜１６の後退量の上限dmaxを設けた理由について説明する。
本発明の例に係るデバイス構造よれば、ゲート間絶縁膜１６は、フローティングゲート電極１５とコントロールゲート電極１７との間のエリアの大部分を占める。
しかし、ゲート間絶縁膜１６の後退量が大きくなると、フローティングゲート電極１５とコントロールゲート電極１７との間のエリアのうちエッジエリア内には、例えば、ゲート間絶縁膜１６よりも低い誘電率を持つ側壁絶縁膜１９が満たされる。
このため、エッジエリアが増えれば、当然に、カップリング比が低下する。
従って、ゲート間絶縁膜１６の後退量の上限は、ゲート間絶縁膜１６の後退によるカップリング比の減少の最大許容量になる。
この最大許容量を求める。
カップリング比の減少量は、エッジエリアにおける電気膜厚の増加量に置き換えて考えることができる。
ここで、電気膜厚とは、絶縁膜（ゲート間絶縁膜又は側壁絶縁膜）又はボイドを酸化シリコンに置き換えたときに同じ容量を実現するために必要な酸化シリコンの換算膜厚と定義する。
ここで言う電気膜厚は、EOT(Equivalent oxide thickness)に相当する。
即ち、カップリング比CRは、
CR = C_IPD/(C_tunnel+C_IPD)
C_IPD = ε×S/EOT
で表される。
但し、εは、酸化シリコンの誘電率、Sは、フローティングゲート電極１５とコントロールゲート電極１７とが対向する面積、EOTは、フローティングゲート電極１５とコントロールゲート電極１７との間の絶縁膜のEOTである。
ε及びSは、ゲート間絶縁膜１６の後退量によらず、一定であるため、C_IPDは、EOTに依存する形となる。従って、カップリング比CRの減少量は、エッジエリアにおけるEOTの増加量に置き換えて考えることができる。
ところで、先にも述べたように、メモリセルの構造の最適化は、様々なパラメータを最適化することで行われる。また、メモリセルが微細化されるに従い、各パラメータのばらつきの許容マージンは、非常に小さくなっている。
従って、エッジエリアにおけるEOTの増加量は、できるだけ小さくしたい。
そこで、ここでは、カップリング比の減少（エッジエリアにおけるEOTの増加）の最大許容量をプロセスばらつきの許容値以下、即ち、ゲート間絶縁膜１６の成膜プロセスのEOTばらつきの許容値以下とする。
EOTばらつきの許容値をEOT_tol [nm]とすると、エッジエリアにおけるEOTの増加の最大許容量は、EOT_tolになる。
ゲート間絶縁膜１６のチャネル長方向の端部がフローティングゲート電極１５の側面又はコントロールゲート電極１７の側面に一致した状態では、図３に示すように、フローティングゲート電極１５とコントロールゲート電極１７との間の絶縁膜のEOT(= EOTave) [nm]は、
EOTave = EOT_IPD …(1)
になる。
但し、EOT_IPDは、ゲート間絶縁膜１６のEOT[nm]である。
これに対し、ゲート間絶縁膜１６のチャネル長方向の端部がフローティングゲート電極１５の側面又はコントロールゲート電極１７の側面よりも内側に存在する状態では、図４に示すように、フローティングゲート電極１５とコントロールゲート電極１７との間の絶縁膜のEOT(= EOTave) [nm]は、
EOTave = ((L-2d)×EOT_IPD + 2d×Tphys)/L …(2)
になる。
但し、Lは、フローティングゲート電極１５又はコントロールゲート電極１７のチャネル長方向の幅[nm]、dは、ゲート間絶縁膜１６のチャネル長方向の端部からフローティングゲート電極１５の側面又はコントロールゲート電極１７の側面までの距離[nm]である。
また、EOT_IPDは、ゲート間絶縁膜１６のEOT[nm]、EOT_EDGE(= Tphys)は、エッジエリア内の絶縁膜のEOT[nm]である。
式(1)と式(2)との差を最大許容量EOT_tol以下にすることが必要であるから、
[((L-2d)×EOT_IPD + 2d×Tphys)/L] - EOT_IPD ≦ EOT_tol …(3)
となる。
式(3)より、ゲート間絶縁膜１６の後退量dの上限dmax[nm]を求めると、
d ≦ dmax = (1/2)EOT_tol×L / (Tphys-EOT_IPD) [nm]
となる。
例えば、EOT_tol=0.5nm、L=100nm、Tphys=15nm、EOT_IPD=10nmとすると、
ゲート間絶縁膜１６の後退量の上限dmaxは、
dmax = 0.25×100/(15-10) [nm]
= 5nm
となる。
最後に、ゲート間絶縁膜１６のエッチング量は、酸化工程によるフローティングゲート電極１５の側面又はコントロールゲート電極１７の側面の後退量とゲート間絶縁膜１６の後退量とを足し合わせた量となる。
従って、酸化工程によるフローティングゲート電極１５の側面又はコントロールゲート電極１７の側面の後退量を3nmと見積もると、
ゲート間絶縁膜１６のエッチング量の最大値ETCHmax[nm]は、
ETCHmax = dmax + 3nm = (1/2)EOT_tol×L / (Tphys-EOT_IPD) + 3nm
となる。
以上から、本発明の例でのゲート間絶縁膜のエッチング量の範囲は、
3nm ≦ エッチング量 ≦ (1/2)EOT_tol×L / (Tphys-EOT_IPD) + 3nm
と表すことができる。
尚、ゲート間絶縁膜１６の後退量の上限は、カップリング比の減少量の割合で規定することもできる。
例えば、カップリング比の減少量を、他のプロセスとの整合性の観点から5%以内に抑えたいという要求がある場合には、図３の構造によるカップリング比をCR_1とし、図４の構造によるカップリング比をCR_2としたときに、
CR_2/CR_1 ≧ 0.95
を満たすように、ゲート間絶縁膜１６の後退量（エッチング量）を決定する。
(3) まとめ
このように、本発明の例によれば、ゲート間絶縁膜のチャネル長方向の端部がフローティングゲート電極の側面又はコントロールゲート電極の側面に一致しているか、又は、それよりも内側に存在する。
このように、メモリセル全体の構造は変えることなく、ゲート間絶縁膜の構造のみを変えることにより、ゲート間絶縁膜に発生するリーク電流の増大及びゲート間絶縁膜の絶縁破壊なく、カップリング比を向上させることができる。
しかも、本発明の例に係るセル構造によれば、フローティングゲート電極を柱状とする場合に比べてセル間干渉を小さくできるため、メモリセルの微細化に有利である。
４． 適用例
本発明の例は、スタックゲート構造のメモリセルを有する不揮発性半導体メモリ全般に適用できる。
ここで、不揮発性半導体メモリとは、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリなどの汎用メモリ(general memory)の他、ロジックＬＳＩに混載される不揮発性半導体メモリ、例えば、2-Tr型フラッシュメモリ、3-Tr型フラッシュメモリなども含む。
以下では、不揮発性メモリの代表例であるＮＡＮＤ型フラッシュメモリに本発明の例を適用した場合について説明する。
(1) 全体図
図５は、ＮＡＮＤ型フラッシュメモリの全体図を示している。
メモリセルアレイ１は、複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊから構成される。複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊの各々は、複数のセルユニットを有し、複数のセルユニットの各々は、直列接続された複数のメモリセルからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成される。
データラッチ回路２は、リード(read)／ライト(write)時にデータを一時的にラッチする機能を有し、例えば、フリップフロップ回路から構成される。Ｉ／Ｏ(input/output)バッファ３は、データのインターフェイス回路として、アドレスバッファ４は、アドレス信号のインターフェイス回路として機能する。
ロウデコーダ５及びカラムデコーダ６は、アドレス信号に基づいてメモリセルアレイ１内のメモリセルを選択する。ワード線ドライバ７は、選択されたブロック内の選択されたワード線を駆動する。
基板電圧制御回路８は、半導体基板の電圧を制御する。具体的には、ｐ型半導体基板内に、ｎ型ウェル領域とｐ型ウェル領域からなるダブルウェル領域が形成され、メモリセルがｐ型ウェル領域内に形成される場合、ｐ型ウェル領域の電圧を動作モードに応じて制御する。
例えば、基板電圧制御回路８は、リード／ライト時には、ｐ型ウェル領域を０Ｖに設定し、イレーズ(erase)時には、ｐ型ウェル領域を１５Ｖ以上４０Ｖ以下の電圧に設定する。
電圧発生回路９は、選択されたブロック内の複数のワード線に与える電圧を発生する。
例えば、リード時には、電圧発生回路９は、リード電圧と中間電圧を発生する。リード電圧は、選択されたブロック内の選択されたワード線に与え、中間電圧は、選択されたブロック内の非選択のワード線に与える。
また、ライト時には、電圧発生回路９は、ライト電圧と中間電圧を発生する。ライト電圧は、選択されたブロック内の選択されたワード線に与え、中間電圧は、選択されたブロック内の非選択のワード線に与える。
制御回路１０は、例えば、基板電圧制御回路８及び電圧発生回路９の動作を制御する。
(2) デバイス構造
図６は、メモリセルアレイの平面図を示している。図７は、メモリセル及び選択トランジスタのデバイス構造を示している。
図７の左側のロウ方向の断面図は、図６のＡ−Ａ線に沿う断面図に相当し、右側のカラム方向の断面図は、図６のＢ−Ｂ線に沿う断面図に相当する。但し、ビット線は省略している。
Ｐ型シリコン基板１１ａ内には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離絶縁層が形成される。素子分離絶縁層（ＳＴＩ）により取り囲まれた素子領域(Active area)ＡＡ１，ＡＡ２，ＡＡ３内には、Ｎ型ウェル領域１１ｂ及びＰ型ウェル領域１１ｃからなるダブルウェル領域が形成される。
素子領域ＡＡ１内には、直列接続される複数のメモリセルＭＣ１，ＭＣ２，・・・からなるＮＡＮＤストリングと、その一端に接続される選択トランジスタＳＴとから構成されるＮＡＮＤセルユニットが形成される。
メモリセルＭＣ１，ＭＣ２，・・・は、Ｐ型ウェル領域１１ｃ内にソース／ドレイン拡散層１２を有する。ソース／ドレイン拡散層１２間のチャネル領域上には、ゲート絶縁膜１４を介してフローティングゲート電極（ＦＧ）１５が形成される。
フローティングゲート電極１５上には、ゲート間絶縁膜１６を介して、ワード線としてのコントロールゲート電極（ＷＬ１，ＷＬ２，・・・）１７ａ，１７ｂが形成される。コントロールゲート電極１７ａは、導電性ポリシリコンであり、コントロールゲート電極１７ｂは、シリサイドである。
選択トランジスタＳＴも、メモリセルと同様に、Ｐ型ウェル領域１１ｃ内にソース／ドレイン拡散層１２を有する。ソース／ドレイン拡散層１２間のチャネル領域上には、ゲート絶縁膜１４を介して下側ゲート電極１５が形成される。
下側ゲート電極１５上には、ゲート間絶縁膜１６を介して、選択ゲート線としての上側ゲート電極（ＳＧＬ）１７ａ，１７ｂが形成される。
選択トランジスタＳＴのゲート間絶縁膜１６は、開口部を有する。下側ゲート電極１５と上側ゲート電極１７ａ，１７ｂは、開口部を介して電気的に接続される。上側ゲート電極１７ａは、導電性ポリシリコンであり、上側ゲート電極１７ｂは、シリサイドである。
メモリセルＭＣ１，ＭＣ２，・・・のゲート間絶縁膜１６のチャネル長方向（カラム方向）の端部は、フローティングゲート電極１５の側面又はコントロールゲート電極１７ａ，１７ｂの側面よりも内側に存在する。
同様に、プロセス上の理由から、選択トランジスタＳＴのゲート間絶縁膜１６のチャネル長方向（カラム方向）の端部も、下側ゲート電極１５の側面又は上側ゲート電極１７ａ，１７ｂの側面よりも内側に存在する。
(3) 製造方法
図７のＮＡＮＤセルユニットの製造方法の一例について説明する。
まず、図８に示すように、熱酸化法により、半導体基板１１上にゲート絶縁膜（トンネル酸化膜）１４を形成する。続けて、図９に示すように、ＣＶＤ法により、ゲート絶縁膜１４上に導電膜（例えば、不純物を含んだ導電性ポリシリコン）１５Ａを形成する。
次に、図１０に示すように、ＣＶＤ法により、導電膜１５Ａ上に絶縁膜（例えば、窒化シリコン）２０を形成する。
また、図１１に示すように、ＰＥＰ(Photo Engraving Process)により、絶縁膜２０上にレジストパターン２１を形成する。そして、このレジストパターン２１をマスクにして、ＲＩＥにより、絶縁膜２０をエッチングすると、図１２に示すように、絶縁膜２０からなるハードマスクが形成される。
この後、図１１のレジストパターン２１を除去する。
次に、図１３に示すように、ハードマスクとしての絶縁膜２０をマスクにして、ＲＩＥにより、導電膜１５Ａ、ゲート絶縁膜１４及び半導体基板１１を順次エッチングする。その結果、これら部材内にはトレンチ２２が形成される。
次に、図１４に示すように、ＣＶＤ法により、絶縁膜２０上に、トレンチ２２を完全に満たす絶縁膜（例えば、酸化シリコン）２３を形成する。また、図１５に示すように、ＣＭＰ(Chemical Mechanical Polishing)法により、絶縁膜２３を、その上面が絶縁膜２０の上面にほぼ等しくなるまで研磨する。
続けて、図１６に示すように、絶縁膜２３を選択的にエッチングし、絶縁膜２３の上面の位置を調整する。本例では、絶縁膜２３の上面が、導電膜１５Ａの上面と下面との間に位置するように、エッチング量を制御する。その結果、素子分離絶縁層としてのＳＴＩ(Shallow Trench Isolation)が完成する。
この後、図１６の絶縁膜２０を除去する。
次に、図１７に示すように、ＣＶＤ法により、導電膜１５Ａの上面の全体及び側面の一部を覆うゲート間絶縁膜（例えば、ＯＮＯ、高誘電率材料など）１６を形成する。続けて、図１８に示すように、ＣＶＤ法により、ゲート間絶縁膜１６上に導電膜（例えば、不純物を含んだ導電性ポリシリコン）１７Ａを形成する。
また、図１９に示すように、ＣＶＤ法により、導電膜１７Ａ上に絶縁膜（例えば、窒化シリコン）２４を形成する。
次に、図２０に示すように、ＰＥＰにより、絶縁膜２４上にレジストパターン２５を形成する。そして、このレジストパターン２５をマスクにして、ＲＩＥにより、絶縁膜２４をエッチングすると、図２１に示すように、絶縁膜２４からなるハードマスクが形成される。
この後、図２０のレジストパターン２５を除去する。
次に、図２１に示すように、ハードマスクとしての絶縁膜２４をマスクにして、ＲＩＥにより、導電膜１７Ａ、ゲート間絶縁膜１６、導電膜１５Ａ及びゲート絶縁膜１４を順次エッチングする。
その結果、図２２に示すように、フローティングゲート電極（ＦＧ）１５及びコントロールゲート電極（ＣＧ）１７が形成される。
この時点では、ゲート間絶縁膜１６のチャネル長方向（カラム方向）の端部は、フローティングゲート電極（ＦＧ）１５の側面及びコントロールゲート電極（ＣＧ）１７の側面に一致している。
この後、図２３に示すように、ゲート間絶縁膜１６のチャネル長方向の端部のエッチングを行う。
エッチング量については、「ゲート間絶縁膜の後退量の考察」の項目で説明したように、3nm ≦ エッチング量 ≦ (1/2)EOT_tol×L / (Tphys-EOT_IPD) + 3nm の範囲内とする。各記号の意味については、「ゲート間絶縁膜の後退量の考察」の項目で説明したので、ここでは省略する。
その結果、ゲート間絶縁膜１６のチャネル長方向の端部に隣接するエリアには、窪み（エッジエリア）Ｒが形成される。
ここで、ゲート間絶縁膜１６のエッチングは、ゲート間絶縁膜１６のみが選択的にエッチングされるように、ゲート絶縁膜１４、フローティングゲート電極（ＦＧ）１５及びコントロールゲート電極（ＣＧ）１７に対して、エッチング選択比を有する薬液を用いて行う。
例えば、ゲート絶縁膜１４が酸化シリコン、フローティングゲート電極（ＦＧ）１５及びコントロールゲート電極（ＣＧ）１７がポリシリコン、ゲート間絶縁膜１６がＯＮＯである場合には、ＯＮＯを構成する窒化シリコンのエッチングレートが、酸化シリコン及びポリシリコンのエッチングレートよりも十分に速くなるような薬液（例えば、ホットリン酸）を使用する。
この時、ＯＮＯのうち窒化シリコンのみがエッチングされる形となるが、後述するように、窪みＲ内に酸化シリコンを満たせば、結果的に、ゲート間絶縁膜１６のみを後退させたことになる。
また、ゲート絶縁膜１４が酸化シリコン、フローティングゲート電極（ＦＧ）１５及びコントロールゲート電極（ＣＧ）１７がポリシリコン、ゲート間絶縁膜１６が高誘電率材料（例えば、金属酸化物）である場合には、高誘電率材料を選択的にエッチングできる薬液（例えば、ＳＰＭ（硫酸と過酸化水素水との混合液））を使用する。
次に、図２４に示すように、フローティングゲート電極（ＦＧ）１５及びコントロールゲート電極（ＣＧ）１７をマスクにして、イオン注入法により、不純物を半導体基板１１内に自己整合的に注入し、エクステンション拡散層１３を形成する。
また、エッチング工程及びイオン注入工程により生じたダメージを回復させるための酸化工程を実行する。
この酸化工程により、フローティングゲート電極（ＦＧ）１５の側面上及びコントロールゲート電極（ＣＧ）１７の側面上には、酸化膜（例えば、酸化シリコン）１８が形成される。
この時、フローティングゲート電極（ＦＧ）１５の側面及びコントロールゲート電極（ＣＧ）１７の側面は、それぞれその内側に後退する。
しかし、ゲート間絶縁膜１６のエッチング量を上述のように制御しているため、酸化工程後においても、ゲート間絶縁膜１６のチャネル長方向の端部は、フローティングゲート電極（ＦＧ）１５の側面又はコントロールゲート電極（ＣＧ）１７の側面よりも内側に存在する。
次に、図２５に示すように、フローティングゲート電極（ＦＧ）１５及びコントロールゲート電極（ＣＧ）１７を覆う絶縁膜（例えば、HTO(High temperature oxide)）１９Ａを形成する。この時、絶縁膜１９Ａは、ゲート間絶縁膜１６のチャネル長方向の端部に隣接する窪みＲを満たす。
ところで、図２５に代えて、図２６に示すように、ゲート間絶縁膜１６のチャネル長方向の端部に隣接する窪みＲをボイド２６にしてもよい。
窪みＲを絶縁膜により満たすか又はボイドにするかは、フローティングゲート電極及びコントロールゲート電極を覆う絶縁膜のカバレージ性（絶縁膜の材料や成膜法などで変わる）により制御する。
例えば、ＡＬＤ(atomic layer deposition)法は、原理的にはカバレージ性１００％を実現できるため、図２５に示すように、絶縁膜１９Ａにより窪みＲを満たすのに適している。
また、ＬＰＣＶＤ法を使用すると、窪みＲのアスペクト比（ゲート間絶縁膜の後退量（窪みの深さ）／食い込み量フローティングゲート電極とコントロールゲート電極との間の幅）に応じて、図２５に示すように、絶縁膜１９Ａにより窪みＲを満たすことも、図２６に示すように、窪みＲをボイド２６にすることもできる。
さらに、プラズマＣＶＤ法は、カバレージ性が悪い成膜法として知られているので、この方法を使用すれば、容易に、図２６に示すようなボイド２６を形成することができる。
次に、ＲＩＥにより、図２５の絶縁膜１９Ａをエッチングすると、図２７に示すように、フローティングゲート電極（ＦＧ）１５の側面上及びコントロールゲート電極（ＣＧ）１７の側面上には、側壁絶縁膜１９が形成される。
そして、フローティングゲート電極（ＦＧ）１５、コントロールゲート電極（ＣＧ）１７及び側壁絶縁膜１９をマスクにして、イオン注入法により、不純物を半導体基板１１内に自己整合的に注入すると、ソース／ドレイン拡散層１２が形成される。
この後、配線工程により、ビット線、ソース線などの配線を形成することにより、図７のＮＡＮＤセルユニットが完成する。
尚、上述の製造方法では、ゲート間絶縁膜のエッチング工程（図２３）後に酸化工程（図２４）を実行したが、これに代えて、酸化工程を実行した後にゲート間絶縁膜のエッチング工程を実行してもよい。
５． むすび
本発明の例によれば、ゲート間絶縁膜に発生するリーク電流の増大及びゲート間絶縁膜の絶縁破壊なく、カップリング比を向上させることができる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
本発明の例に係るデバイス構造を示す断面図。 比較例に係るデバイス構造を示す断面図。 ゲート間絶縁膜の後退量の下限を示す図。 ゲート間絶縁膜の後退量の上限を示す図。 ＮＡＮＤ型フラッシュメモリの全体図。 メモリセルアレイの平面図。 メモリセル及び選択トランジスタの構造を示す図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。
符号の説明
１１： 半導体基板、 １２： ソース／ドレイン拡散層、 １３： エクステンション拡散層、 １４： ゲート絶縁膜、 １５： フローティングゲート電極、 １６： ゲート間絶縁膜、 １７： コントロールゲート電極、 １９： 側壁絶縁膜（スペーサ）。

Claims (3)

  1. 第１及び第２拡散層と、前記第１及び第２拡散層の間に形成されるチャネルと、前記チャネル上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるフローティングゲート電極と、前記フローティングゲート電極上に形成され、酸化シリコンと前記酸化シリコンよりも高い誘電率を持つ材料とを有するゲート間絶縁膜と、前記ゲート間絶縁膜上に形成されるコントロールゲート電極と、前記フローティングゲート電極の側面上及び前記コントロールゲート電極の側面上に前記ゲート間絶縁膜とは構造又は材料が異なる側壁絶縁膜とを具備し、
    前記ゲート間絶縁膜のチャネル長方向の端部の全体が前記フローティングゲート電極の側面又は前記コントロールゲート電極の側面よりも内側に存在し、前記ゲート間絶縁膜のチャネル長方向の端部に隣接するエリアは、ボイドになっている
    ことを特徴とする不揮発性半導体メモリ。
  2. 前記ゲート間絶縁膜のチャネル長方向の端部から前記フローティングゲート電極の側面又は前記コントロールゲート電極の側面までの距離dは、
    d ≦ (1/2)EOT_tol×L / (Tphys-EOT_IPD)
    但し、EOT_tolは、前記ゲート間絶縁膜のエッジエリアにおけるEOTの増加の最大許容値、Lは、前記フローティングゲート電極又は前記コントロールゲート電極のチャネル長方向の幅、EOT_IPDは、前記ゲート間絶縁膜のEOT (Equivalent oxide thickness)、Tphysは、前記ゲート間絶縁膜の端部から前記フローティングゲート電極の側面又は前記コントロールゲート電極の側面までの間のエリア内の物質のEOTである。
    を満たすことを特徴とする請求項１に記載の不揮発性半導体メモリ。
  3. 第１及び第２拡散層と、前記第１及び第２拡散層の間に形成されるチャネルと、前記チャネル上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成され、第１上端面、第２上端面、及び前記第１及び第２上端面間の第３上端面を有するフローティングゲート電極と、前記フローティングゲート電極上に形成され、酸化シリコンと前記酸化シリコンよりも高い誘電率を持つ材料とを有するゲート間絶縁膜と、前記ゲート間絶縁膜上に形成され、前記第１上端面に対向する第１下端面、前記第２上端面に対向する第２下端面、及び前記第１及び第２下端面間の第３下端面を有するコントロールゲート電極とを具備し、
    前記ゲート間絶縁膜は、前記第３上端面と前記第３下端面との間に存在し、前記第１上端面と前記第１下端面との間、及び、前記第２上端面と前記第２下端面との間には存在せず、前記第１上端面と前記第１下端面との間、及び、前記第２上端面と前記第２下端面との間にはボイドが形成される
    ことを特徴とする不揮発性半導体メモリ。
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