JP4894963B2 - データ処理システム - Google Patents
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Description
(課題1)
PCIのような標準仕様のバスに対応し、複数のOSにて一つのチャネルアダプタを共用できるようにする。
(課題2)
PCIバスインタフェースを持つデバイスに対して、ハードウェアから成るコントローラ、ローカルメモリを設けることなく複数のOSにて一つのチャネルアダプタを共用できるようにする。
アダプタを提供できる。
101 LPAR制御プログラム
102 仮想チャネルドライバ
103 仮想アドレス変換テーブル
105、106 オペレーティングシステム
107 フレームの送受信を行うリンク
108、109 入出力処理制御データのQueue Pair
110、111 各OS上に作成されるアドレス変換テーブル
112、113 各OS上にて動作するチャネルドライバ
114 チャネルアダプタ内のチャネル制御レジスタ
115、116 入出力処理制御データのCompletion Queue
200 主記憶(MS)
201 チャネルアダプタのポート
202 ケーブル
203 メモリアクセス制御チップ
204、205 プロセッサ
206 チャネルアダプタ
207 スイッチ(Switch)
208 I/Oデバイス
300 チャネル制御レジスタ
301 PCIコンフィギュレーションレジスタ
302 QP#レジスタ
303 TPTベースアドレスレジスタ
304 TPTオフセットアドレスレジスタ
305 I/O処理イネーブルレジスタ
306 Send/Receiveレジスタ
307 TPT有効レジスタ
308 処理を終えたCQ#を示す完了CQレジスタ
400 入出力処理を制御するQueue Pair
401 Send Queue内のDescriptor
403 Send Queue内のDescriptorが指すデータバッファ
404 Receive Queue内のDescriptor
405 Receive Queue内のDescriptorが指すデータバッファ
406 アドレス変換テーブルの内容
407 Completion Queueの内容
500、510 Send QueueのDescriptor
501 コマンド領域を示すアドレスを含むDA_AD
502、508 次に処理すべきDescriptorを指すアドレス領域
503、509 当該Descriptorに関係した情報を含むFLAG領域
504 コマンド領域
505 コマンドに対する応答フレームをストアする領域
506 データバッファ領域
507 データ領域を示すアドレスを含むDA_AD
600 チャネルアダプタ
601 チャネル制御レジスタ
602 フレームの送受信を行うリンク
603 オペレーティングシステム
604 QP000〜QP999
605 QP000〜QP999に対するTPT
606 チャネルドライバ
607 CQ00〜CQ99
700 LPAR番号と各LPARに定義されたQP#とCQ#
1000 LANアダプタを搭載したLANパッケージ
1001 コントローラ
1002 ローカルメモリ
1003 LANアダプタ
1004 PCIバス
1005 LANアダプタ用ドライバ
1006 フレームの送受信を行うリンク
1007 LANパッケージのインタフェースであるPCIバスあるいはシステム固有仕様バス
Claims (2)
- 処理装置上で制御プログラムが動作し、該制御プログラムの制御下で複数のオペレーティングシステム(OS)の動作が可能であり、I/Oデバイスとの間で転送データを送受信するチャネルアダプタを具備し、該チャネルアダプタはPCIバスを介して前記処理装置に接続されると供にポートを介して前記I/Oデバイスに接続され、前記チャネルアダプタは該チャネルアダプタを制御するためのチャネル制御レジスタを有し、各OSのチャネルドライバが転送データの入出力処理を行うための入出力処理制御データを作成すると共に前記チャネルアダプタを制御するデータ処理システムであって、各OSのチャネルドライバの代わりに実際に前記チャネルアダプタを制御する仮想チャネルドライバを前記制御プログラム内に設け、各OSのチャネルドライバが前記チャネル制御レジスタにアクセスする時、前記制御プログラムが前記アクセスのための関数をインターセプトし、前記仮想チャネルドライバが実際に前記チャネル制御レジスタにアクセスすることを特徴とするデータ処理システム。
- 前記チャネル制御レジスタはI/O処理を起動するためのI/O処理イネーブルレジスタを含み、各OSのチャネルドライバが前記I/O処理イネーブルレジスタに“1”を書き込む時、前記制御プログラムは前記チャネルドライバが前記I/O処理イネーブルレジスタに“1”を書き込む関数をインターセプトし、前記仮想チャネルドライバが実際に前記I/O処理イネーブルレジスタに“1”を書き込むことを特徴とする請求項1記載のデータ処理システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2011081387A JP4894963B2 (ja) | 2011-04-01 | 2011-04-01 | データ処理システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2011081387A JP4894963B2 (ja) | 2011-04-01 | 2011-04-01 | データ処理システム |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2004269111A Division JP4788124B2 (ja) | 2004-09-16 | 2004-09-16 | データ処理システム |
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Publication Number | Publication Date |
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JP2011181080A JP2011181080A (ja) | 2011-09-15 |
JP4894963B2 true JP4894963B2 (ja) | 2012-03-14 |
Family
ID=44692468
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2011081387A Expired - Fee Related JP4894963B2 (ja) | 2011-04-01 | 2011-04-01 | データ処理システム |
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JPH10301795A (ja) * | 1997-04-28 | 1998-11-13 | Hitachi Ltd | 仮想計算機システム |
JP4087072B2 (ja) * | 2001-01-25 | 2008-05-14 | 株式会社日立製作所 | ストレージシステム及び仮想プライベートボリューム制御方法 |
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2011
- 2011-04-01 JP JP2011081387A patent/JP4894963B2/ja not_active Expired - Fee Related
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