JP4892836B2 - 半導体装置とその製造方法、並びに固体撮像素子とその製造方法 - Google Patents
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Description
イオン注入阻止用マスクがMOSトランジスタのゲート制御部と分離して形成されるとき、イオン注入阻止用マスクに、素子分離領域の分離能力を強化するための所要の電位を印加し、該所要の電位の絶対値がゼロより大きいことが好ましい。
イオン注入阻止用マスクとしては、ブルーミング耐性を強化するための所要の電位を印加し、該所要の電位の絶対値がゼロより大きいことが好ましい。
MOSトランジスタのゲート制御部を素子分離領域上に延長してイオン注入阻止用マスクを形成するときは、ゲート制御部に隣接する微細化された素子分離領域を確実にイオン注入阻止用マスクで覆うことができる。
半導体基板の他部に形成するMOSトランジスタのゲート制御部の延長部でイオン注入阻止用マスクを形成するときは、ゲート制御に隣接する微細な素子分離領域上に容易にイオン注入阻止用マスクを形成することができる。
MOSトランジスタのゲート制御部を素子分離領域上に延長してイオン注入阻止用マスクを形成するときは、ゲート制御部に隣接する微細化された素子分離領域を確実にイオン注入阻止用マスクで覆うことができる。
イオン注入阻止用マスクをゲート制御部と分離して形成することにより、完成後に、イオン注入阻止用マスクに所要の電位を印加することができ、より素子分離領域の分離能力を向上することができる。
イオン注入阻止用マスクをゲート制御部の延長部で形成することにより、ゲート制御部に隣接する微細化された素子分離領域上にイオン注入阻止用マスクを確実に覆うことができる。
本実施の形態に係る半導体装置21は、第1導電型、p型半導体基板22の一主面に同導電型で基板濃度より高濃度のp型不純物領域による素子分離領域23が形成され、この素子分離領域23に囲まれた2つの領域内にそれぞれn型のソース・ドレイン領域24と、ゲート絶縁膜26、例えばポリシリコンからなるゲート電極27及びゲート電極27の側壁に形成した絶縁膜からなるサイドウォール28とからなるゲート制御部25とを有したnチャンネル型のMOSトランジスタTr1 ,Tr2 が形成され、さらに素子分離領域23に対応した基板上に、イオン注入阻止用マスク29が残存して成る。
また、イオン注入阻止用マスク29となる半導体素子の構成要素とし同じ構成としては、上例の他に例えば別工程で作られるシリコン酸化膜やシリコン窒化膜などが適用できる。
本実施の形態に係る半導体装置36は、絶縁膜、例えば素子分離領域23の形成工程で形成される酸化膜をイオン注入を阻止するに十分な膜厚とし、この絶縁膜をイオン注入阻止用マスク39として用い、最終的にイオン注入阻止用マスク39が残存するようにして構成される。例えば、素子分離領域を不純物拡散領域とその上のシリコン酸化膜で形成する場合、このシリコン酸化膜をイオン注入を阻止できるように十分に厚く形成し、このシリコン酸化膜をイオン注入阻止用マスク39として用いることができる。その他の構成は図1と同様であるので、対応する部分に同一符号を付して重複説明を省略する。
本実施の形態の半導体装置の製造方法においても、レジストますくの微細化の限度を超えた領域にイオン注入阻止用マスクを形成することが可能になる。また、マスクずれで起こる素子分離領域23の分離能力低下を防止することができる。さらに工程の削減が図れる。
本実施の形態のCMOS固体撮像素子51は、光電変換部となるフォトレジストPDと、複数のMOSトランジスタとで単位画素52〔52A,52B,52C,52D〕を形成し、複数の単位画素52が規則的に配列して、例えばマトリクス状に配列して構成される。単位画素52は、例えば1つのフォトダイオードPDと3つのMOSトランジスタ、すなわち転送トランジスタ、リセットトランジスタ、増幅トランジスタで構成される。転送トランジスタTr4 は、フォトダイオードPDの電荷蓄積領域とフローティング・ディフージョン(FD)となるソース・ドレイン領域54とゲート絶縁膜を介して形成された転送ゲート電極55とで形成される。リセットトランジスタTr5 は、一対のソース・ドレイン領域54及び56とゲート絶縁膜を介して形成されたリセットゲート電極57とで形成される。増幅トランジスタTr6 は、ソース・ドレイン領域56及び58とゲート絶縁膜を介して形成されたゲート電極59とで形成される。垂直方向に配列された各画素の増幅トランジスタTr6 の一方のソース・ドレイン領域58には垂直信号線60が接続され、リセットトランジスタTr5 の一方のソース・ドレイン領域56には電源電圧Vddを供給する電源線61が接続される。各画素52〔52A,52B.52C,52D〕の相互間は斜線で示す素子分離領域63により分離される。
その他の構成は、前述の図7と同様であるので対応する部分に同一符号を付して重複説明を省略する。
画素周辺のほぼ全ての素子分離領域63上にゲート制御部を延長して配置することにより、素子分離の信頼性を高めることができる。ここで、リセットトランジスタTr5のゲート制御部を素子分離領域上に延長しないのは、素子分離領域上にリセットトランジスタTr5のゲート制御部を延長したとき、素子分離は保証されるが、ゲートに電源電圧が印加されるため、直下のp+素子分離領域の表面の分離能力が弱まる方向になる。一方、増幅トランジスタTr6は他のトランジスタに比べて、ゲートに加わる電圧が弱い。また、転送トランジスタTr4は電圧を印加した場合に、フローティングディフージョン領域FDへと電子が逃げる道があるため、他の画素への影響は少ない。
その他、図7のCMOS固体撮像素子で説明したと同様の効果を奏する
その他の構成は、前述の図7と同様であるので対応する部分に同一符号を付して重複説明を省略する。
素子分離領域63上に配置スルイオン注入阻止用マスク64を、転送トランジスタTr4のゲート制御部と共用することにより、フローティングディフージョン領域FDに信号蓄積時、そのゲートに負電圧を印加することで、さらにブルーミング耐性が強化される。
その他、図7のCMOS固体撮像素子で説明したと同様の効果を奏する。
その他の構成は、前述の図7と同様であるので対応する部分に同一符号を付して重複説明を省略する。
図10では、どのゲート制御部にも属さず、素子分離領域63上にゲート制御部と同じ構成のイオン注入阻止用マスク64を配置することにより、画素の動作に左右されず、常にイオン注入阻止用マスク64に電圧を印加できるので、さらにブルーミング耐性を強化できる。
その他、図7のCMOS固体撮像素子で説明したと同様の効果を奏する。
本実施の形態のCMOS固体撮像素子の製造方法においても、素子分離領域の微細化に伴う微細化されたイオン注入阻止用マスクの形成を可能にすること、ソース・ドレイン領域のイオン注入工程での素子分離領域の分離能力低下を回避できること、工程削減を可能にすること等、前述の半導体装置の製造方法と同様の効果を奏する。
Claims (24)
- 隣り合う2つのMOSトランジスタ間に設けられ、不純物領域により構成された素子分離領域を有し、
前記素子分離領域上にイオン注入阻止用マスクが残存して成り、
前記イオン注入阻止用マスクが、前記MOSトランジスタのゲート絶縁膜、ゲート電極及びサイドウォールで構成されるゲート制御部と同じ構成である
半導体装置。 - 前記イオン注入阻止用マスクが、前記MOSトランジスタの前記ゲート制御部と分離して形成されて成る
請求項1記載の半導体装置。 - 前記イオン注入阻止用マスクが、前記MOSトランジスタの前記ゲート制御部の延長部で形成されて成る
請求項1記載の半導体装置。 - 前記素子分離領域上の少なくとも一部が、前記サイドウォールのみで形成されて成る
請求項1記載の半導体装置。 - 前記イオン注入阻止用マスクに、前記素子分離領域の分離能力を強化するための所要の電位が印加されて成り、該所要の電位の絶対値がゼロより大きい
請求項1記載の半導体装置。 - 前記素子分離領域を挟んで互いに隣り合う2つのMOSトランジスタの不純物領域と、前記素子分離領域とが互いに接しない領域に形成されている
請求項1記載の半導体装置。 - 半導体基板に不純物領域による素子分離領域を形成する工程と、
前記素子分離領域上に、前記半導体基板の前記素子分離領域とは異なる領域に形成するMOSトランジスタのゲート絶縁膜、ゲート電極及びサイドウォールで構成されるゲート制御部と同じ構成のイオン注入阻止用マスクを形成する工程と、
前記イオン注入阻止用マスクを用いて、前記MOSトランジスタの所要領域にイオン注入で所要導電型の半導体領域を形成する工程とを有する
半導体装置の製造方法。 - 前記素子分離領域上のイオン注入阻止用マスクと、前記MOSトランジスタのゲート制御部とを同じ工程で同時に形成する
請求項7記載の半導体装置の製造方法。 - 前記素子分離領域上のイオン注入阻止用マスクを、前記MOSトランジスタのゲート制御部と分離して形成する
請求項7記載の半導体装置の製造方法。 - 前記素子分離領域上のイオン注入阻止用マスクを、前記MOSトランジスタのゲート制御部の延長部で形成する
請求項7記載の半導体装置の製造方法。 - 前記素子分離領域上の少なくとも一部を前記サイドウォールのみで被覆する
請求項7記載の半導体装置の製造方法。 - 前記イオン注入阻止用マスクを用いて、前記MOSトランジスタの前記半導体領域を、前記素子分離領域と接しない領域に形成する
請求項7記載の半導体装置の製造方法。 - 光電変換部とMOSトランジスタからなる単位画素が複数配列され、
前記画素が不純物領域による素子分離領域により互いに分離され、
前記素子分離領域上に前記MOSトランジスタのゲート絶縁膜、ゲート電極及びサイドウォールで構成されるゲート制御部と同じ構成によるイオン注入阻止用マスクが残存して成る
固体撮像素子。 - 前記イオン注入阻止用マスクが、前記MOSトランジスタのゲート制御部と分離して形成されて成る
請求項13記載の固体撮像素子。 - 前記イオン注入阻止用マスクが、前記MOSトランジスタのゲート制御部の延長部で形成されて成る
請求項13記載の固体撮像素子。 - 前記イオン注入阻止用マスクに、前記素子分離領域の分離能力を強化するための所要の電位が印加されて成り、該所要の電位の絶対値がゼロより大きい
請求項14記載の固体撮像素子。 - 前記イオン注入阻止用マスクに、ブルーミング耐性を強化するための所要の電位が印加されて成り、該所要の電位の絶対値がゼロより大きい
請求項14記載の固体撮像素子。 - 前記素子分離領域の少なくとも一部上に、前記イオン注入阻止用マスクを構成する前記サイドウォールのみが形成されて成る
請求項13記載の固体撮像素子。 - 前記素子分離領域を挟んで互いに隣り合う2つのMOSトランジスタの不純物領域と、前記素子分離領域とが互いに接しない領域に形成されている
請求項13記載の固体撮像素子。 - 光電変換部とMOSトランジスタからなる単位画素が複数配列されてなる固体撮像素子の製造方法であって、
半導体基板に不純物領域による素子分離領域を形成する工程と、
前記半導体基板の前記MOSトランジスタ形成領域上及び前記素子分離領域上に、それぞれゲート絶縁膜、ゲート電極及びサイドウォールで構成されるゲート制御部及び該ゲート制御部と同じ構成によるイオン注入阻止用マスクを形成する工程と、
前記ゲート制御部及び前記イオン注入阻止用マスクをマスクにイオン注入により前記MOSトランジスタのソース・ドレイン領域を形成する工程とを有する
固体撮像素子の製造方法。 - 前記素子分離領域上のイオン注入阻止用マスクと前記MOSトランジスタのゲート制御部とを同じ工程で同時に形成する
請求項20記載の固体撮像素子の製造方法。 - 前記イオン注入阻止用マスクを、前記ゲート制御部と分離して形成する
請求項20記載の固体撮像素子の製造方法。 - 前記イオン注入阻止用マスクを、前記ゲート制御部の延長部で形成する
請求項20記載の固体撮像素子の製造方法。 - 前記素子分離領域上の少なくとも一部を前記サイドウォールのみで被覆する
請求項20記載の固体撮像素子の製造方法。
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