JP4891050B2 - 負荷駆動回路 - Google Patents

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Description

本発明は、直流安定化電源と負荷との間に設けられ、負荷へ対する電源電圧の印加の制御を行う負荷駆動回路に係り、特に、出力電圧特性の向上等を図ったものに関する。
従来、この種の回路としては、例えば、図4に示されたような構成のものが良く知られている。
以下、同図を参照しつつ、この従来回路について説明する。
この従来回路は、直流安定化電源(図4においては「DC−REG」と表記)102Aの出力電圧を、負荷駆動回路101Aを介して、負荷としてのLEDへ印加できるようにしたものである。
直流安定化電源102Aは、スイッチングレギュレータやLDO等による公知・周知の構成を有してなる直流安定化電源である。
負荷駆動回路101Aは、直流安定化電源102Aと負荷との間に直列に設けられたPチャンネルMOS FET(以下、「PMOSトランジスタ」と称する)MPと、このPMOSトランジスタMPのゲートとグランドとの間に直列接続されて設けられたNチャンネルMOS FET(以下、「NMOSトランジスタ」と称する)MN1とを主たる構成要素として構成されてなるものである。
そして、負荷駆動回路101Aには、複数のLEDと、このLEDに直列接続された定電流源Irefとが負荷として接続されたものとなっている。
かかる構成において、NMOSトランジスタMN1のゲートに、負荷駆動信号として論理値Highに相当するゲート電圧が印加されることにより、NMOSトランジスタMN1及びPMOSトランジスタMPが共にオン状態となり、直流安定化電源102Aの出力電圧VoutがPMOSトランジスタMPを介して負荷へ印加されることとなる。
一方、NMOSトランジスタMN1のゲートに、負荷駆動信号として論理値Lowに相当するゲート電圧が印加されることにより、上述の場合とは逆に、負荷への電源電圧の印加は遮断されることとなる。
なお、このような直流安定化電源の出力電圧の負荷への安定した印加を目的としたものとしては、この他に、例えば、特許文献1等に開示されたようなものもある。
特開平11−178343号公報(第3−4頁、図1)
ところで、スイッチングレギュレータやLDO等の直流安定化電源は、負荷が無負荷状態から重負荷状態に切り替わった際、出力電圧変動が最小となるよう動作する構成となっている。
しかし、かかる直流安定化電源は、一般には、負荷変動時の出力電圧変動分を、誤差増幅器へ帰還し、出力電圧を制御する構成となっているため、出力電圧の変動が生じてから規定電圧へ復帰するまでに遅延を生ずる。この誤差増幅器による制御遅れにより、負荷変動時の出力電圧は、一定ではなく、制御遅れの期間中には電圧変動が生ずることとなる。
図5には、かかる従来回路における負荷駆動信号に対する出力電圧の変動の様子を説明する概略波形図が示されており、以下、同図を参照しつつ、上述の制御遅れに起因する出力電圧変動について説明する。
図4に示された回路において、負荷駆動信号としてPWM信号が入力されて、そのPWM信号が論理値Lowに相当する所定の電圧から論理値Highに相当する電圧となると(図5(A)参照)、直流安定化電源102Aの出力電圧がLEDに印加され、LEDは点灯状態となるが、上述したように、この出力電圧の立ち上がりの際に、制御遅れに起因して負荷電圧VLOADが低下する期間が生ずる(図5(B)及び図5(C)の符号Bの部分参照)。
この負荷電圧の降下により、LEDが点灯しない期間が生じ、PWM信号のデューティ比に応じた輝度が得られないという問題を生ずる。
かかる問題の解決策として、例えば、直流安定化電源102Aの出力とグランドとの間に、出力キャパシタを接続し、電圧降下を抑圧する方法が考えられるが、出力電圧の降下を完全に零とすることはできず、負荷に大きな負荷電流が必要とされる場合には、それに応じて大容量のキャパシタが必要となり、コストの増大を招くだけでなく、回路が大型化する等の欠点を生ずる。
一方、スイッチングレギュレータやLDOなどの直流安定化電源は、その回路構成上、基本的に、その起動時には出力電圧は徐々に立ち上がり、急峻な立ち上がりの出力電圧を発生することはできないものとなっている。
仮に、負荷駆動回路101Aの動作を制御して負荷に出力電圧を供給しない状態で、直流安定化電源102Aを起動し、その出力電圧が安定した状態となった後に、負荷駆動回路101Aを介して負荷へ出力電圧を印加するようにしても、直流安定化電源102Aの負荷変動に対する制御遅れによって、やはり負荷電圧VLOADは急峻な立ち上がりとはならない。
本発明は、上記実状に鑑みてなされたもので、直流安定化電源の起動時、負荷の接続や切断時などにおいて、負荷の動作に影響を与えることのない安定した負荷電圧を出力することのできる負荷駆動回路を提供するものである。
上記本発明の目的を達成するため、本発明に係る負荷駆動回路は、
外部からの第1の制御信号に応じて動作が制御される負荷駆動用スイッチ素子を直流安定化電源とグランドとの間に負荷と直列接続して前記直流安定化電源の出力電圧の負荷への印加を制御可能にするように構成されてなる負荷駆動回路であって、
前記直流安定化電源が接続される接続点とグランドとの間に、外部からの第2の制御信号によりオン・オフ制御可能な副スイッチ素子と、副負荷手段とを直列接続して設け、
前記直流安定化電源に接続される負荷の所望する駆動状態に対応して外部において生成される負荷駆動信号の論理値Highに相当するレベルへの立ち上がりから、前記直流安定化電源の負荷変動に対する制御遅れ以上の長さに設定された所定の遅延時間経過後に論理値Highに相当するレベルに立ち上がり、所定のパルス幅を有してなる前記第1の制御信号と、
前記負荷駆動信号の論理値Highに相当するレベルへの立ち上がりに同期して論理値Highに相当するレベルに立ち上がり、前記遅延時間に等しいパルス幅を有してなる前記第2の制御信号とを印加し、前記直流安定化電源の出力電圧の安定化後に当該出力電圧の前記負荷への印加を可能としてなるものである。
また、本発明の目的を達成するため、外部からの第1の制御信号に応じて動作が制御される負荷駆動用スイッチ素子を直流安定化電源とグランドとの間に負荷と直列接続して前記直流安定化電源の出力電圧の負荷への印加を制御可能にするように構成されてなる負荷駆動回路であって、
前記直流安定化電源が接続される接続点とグランドとの間に、外部からの第2の制御信号によりオン・オフ制御可能な副スイッチ素子と、副負荷手段とを直列接続して設け、
前記直流安定化電源への入力電圧の立ち上がりから、前記直流安定化電源の起動時に出力電圧が安定するまでの時間以上の長さに設定された所定の遅延時間経過後に論理値Highに相当するレベルに立ち上がり、所定のパルス幅を有してなる前記第1の制御信号と、
少なくとも前記直流安定化電源への入力電圧の立ち上がりに論理値Highに相当するレベルにあり、前記所定の遅延時間経過後に論理値Lowに相当するレベルとなる前記第2の制御信号を印加し、前記直流安定化電源の出力電圧の安定化後に当該出力電圧の前記負荷への印加を可能としてなるものも好適である。
本発明によれば、直流安定化電源における制御遅れに起因する出力電圧変動の影響を負荷に与えることがなく、安定した電源電圧の印加が可能となるという効果を奏するものである。
また、負荷駆動回路の動作を考慮して、直流安定化電源が無負荷となる場合には、直流安定化電源を待機モードとすることができ、それによって、装置全体の消費電力の削減を行うことができる。
以下、本発明の実施の形態について、図1乃至図3を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における負荷駆動回路の回路構成例について、図1を参照しつつ説明する。
本発明の実施の形態における負荷駆動回路101は、直流電圧出力端子15と負荷駆動端子16との間に、負荷駆動用スイッチ素子としてのPチャンネルMOS FET(図1においては「MP」と表記)1が直列接続されて設けられている。すなわち、PチャンネルMOS FET(以下「PMOS」と称する)1のソースは、直流電圧出力端子15に、ドレインは負荷駆動端子16に、それぞれ接続される一方、ゲートには、第1のNチャンネルMOS FET(図1においては「MN1」と表記)2のドレインが接続されたものとなっている。
また、PMOS1のゲートとソースの間には、ゲート・ソース間抵抗器4が接続されている。
第1のNチャンネルMOS FET(以下「第1のNMOS」と称する)2のソースは、グランドに接続される一方、ゲートには、後述するように外部から第1の制御信号SW1が印加されるようになっている。
また、PMOS1のソースとグランドとの間には、ソース側から順に、副負荷手段(以下「副負荷」と称する)としての副定電流源5と、副スイッチ素子としての第2のNチャンネルMOS FET(図1においては「MN2」と表記)3とが直列接続されている。
すなわち、第2のNチャンネルMOS FET(以下「第2のNMOS」と称する)3のドレインは、副定電流源5に接続される一方、ソースは、グランドに接続されている。また、第2のNMOS3のゲートには、後述するよう外部から第2の制御信号SW2が印加されるようになっている。
この負荷駆動回路101に接続される直流安定化電源(図1においては「DC−REG」と表記)102は、スイッチングレギュレータやLDO等の公知・周知の構成を有してなるもので、外部からの印加電圧VINを安定化し、直流電圧として出力可能に構成されたものである。
この直流安定化電源102の出力電圧は、直流電圧出力端子15を介して負荷駆動回路101へ入力されるようになっている。
また、直流安定化電源102の出力電圧は、直流電圧出力端子15とグランドとの間に直列接続されて設けられた分圧用第1及び第2の抵抗器7,8により分圧され、この抵抗器7,8の接続点における分圧電圧が直流安定化電源102へフィードバックされるよう構成されている。すなわち、直流安定化電源102において、上述のフィードバック電圧は、通常、直流安定化電源102内に設けられている誤差増幅器(図示せず)へ入力されて、出力電圧が一定電圧に保持されるよう制御されるものとなっている。
一方、負荷駆動端子16には、負荷が接続されるが、本発明の実施の形態においては、負荷駆動端子16とグランドとの間に、負荷として、複数のLED11−1〜11−nと、主定電流源12が直列接続されて設けられている。
なお、複数のLED11−1〜11−nは、各々のアノードが負荷駆動端子16側に、各々のカソードがグランド側に、それぞれ位置するように直列接続されたものとなっている。
次に、かかる構成における基本的な動作について説明すれば、まず、PMOS1は、第1のNMOS2のゲートに外部から印加される第1の制御信号SW1が論理値Highに相当するレベルとなると、第1のNMOS2と共にオン状態となり、直流安定化電源102の出力電圧が負荷に印加されることとなる。
一方、第1の制御信号SW1が論理値Lowに相当するレベルとされると、第1のNMOS2がオフ状態になると共にPMOS1もオフ状態となり、直流安定化電源101の出力電圧の負荷への印加が遮断されることとなる。
次に、第2のNMOS3のゲートに外部から印加される第2の制御信号SW2が論理値Highに相当するレベルとなると、第2のNMOS3がオン状態となり、副負荷としての副定電流源5が直流安定化電源102の負荷となる。
ここで、副負荷としての副定電流源5の電流値IDは、主負荷である複数のLED11−1〜11−nに流れる電流を決定する主定電流源12の電流値IREFと同一に設定されたものとなっている。
なお、副負荷である副定電流源5は、主負荷、すなわち、複数のLED11−1〜11−nに流れる電流と同一電流が流れる抵抗器などに置換しても好適である。
次に、より具体的な動作形態の第1の実施例について、図2を参照しつつ説明する。
まず、第1の制御信号SW1と第2の制御信号SW2は、外部の回路で発生される所定のデューティ比を有した繰り返しパルス信号である負荷駆動信号(図2(A))に対して、それぞれ次述するようなタイミングで生成されるものとされている。
ここで、負荷駆動信号は、主負荷であるLED11−1〜11−nの所望する駆動状態に対応して外部において生成されるパルス信号である。
すなわち、第1の制御信号SW1は、負荷駆動信号の立ち上がりに対して所定遅延時間tD遅れて論理値Highに相当するレベルに立ち上がる信号となっており、そのパルス幅は、負荷駆動信号に一致したものとなっている(図2(C)参照)。
ここで、遅延時間tDは、従来技術で説明したように直流安定化電源102における誤差増幅器の制御遅れ時間以上の長さに設定されたものである。
一方、第2の制御信号SW2は、負荷駆動信号の論理値Highへの立ち上がりに同期して、同じく論理値Highに相当するレベルに立ち上がるものとなっており、そのパルス幅は、上述の遅延時間tDに相当するものとなっている(図2(B)参照)。
しかし、負荷駆動信号が論理値Lowから論理値Highへ切り換わると、最初に第2の制御信号SW2が負荷駆動信号と同様に論理値Lowから論理値Highへ切り換わり、それによって、第2のNMOS3がオン状態となり、直流安定化電源102に対して、副負荷としての副定電流源5が接続されることとなる。この時点において、第1のNMOS2のゲート信号となる第1の制御信号SW1は、論理値Lowに相当するレベルであるので(図2(A)〜図2(C)参照)、第1のNMOS2はオフ状態となっている。
直流安定化電源102は、副定電流源5が接続される以前の無負荷状態から、副定電流源5が接続された負荷状態に切り換わったことにより、出力電圧変動を最小とするよう動作するが、その内部に設けられている誤差増幅器(図示せず)の制御遅れにより出力電圧の低下が生ずる(図2(D)の符号Aの部分参照)。
そして、直流安定化電源102の誤差増幅器の制御遅れ期間を過ぎると、出力電圧は規定電圧に復帰し(図2(D)参照)、第2の制御信号SW2は、論理値Highから論理値Lowに相当するレベルとなる(図2(B)参照)。これによって、第2のNMOS3は、オフ状態となり副負荷としての副定電流源5の直流安定化電源102の接続が断たれることとなる。
一方、第1の制御信号SW1は、直流安定化電源102の出力電圧が規定電圧になった後に、第2の制御信号SW2が論理値Highから論理値Lowへ切り換わると同時に、それとは逆に論理値Lowから論理値Highに相当するレベルとなり(図2(B)及び図2(C)参照)、PMOS1が第1のNMOS2と共にオン状態となる。その結果、直流安定化電源102の出力電圧が規定電圧の状態で、主負荷である複数のLED11−1〜11−n及び主定電流源12に印加されることとなる(図2(B)、図2(C)及び図2(E)参照。)
このように、第1の実施例においては、PMOS1をオン状態とする前に、第2のNMOS3をオン状態とすることにより、直流安定化電源102の誤差増幅器の制御遅れによる出力電圧降下の影響を主負荷としての複数のLED11−1〜11−nへ与えずに、負荷へ印加される出力電圧の波形が改善される。
例えば、LED11−1〜11−nをPWM信号によって輝度制御する場合などには、第1の制御信号SW1を、負荷駆動信号の立ち上がり及び立ち下がりの双方に対して、それぞれ先の遅延時間tDを有する信号として第1のNMOS2のゲートに印加することで、LED11−1〜11−nに加わるる負荷電圧(負荷駆動端子16における電圧)のデューティ比は、負荷駆動信号と同一とすることができる。これにより、負荷駆動信号であるPWM信号のデューティ比とLED11−1〜11−nの輝度のリニアリティーを保つことができ、高精度の起動制御が可能となる。
次に、第2の実施例について、図3を参照しつつ説明する。
この第2の実施例は、直流安定化電源102の起動時における動作制御例である。
まず、直流安定化電源102への入力電圧VIN が図3(A)に示されたように、ある時点で零から所定電圧へ立ち上がったとする。
これに対して、直流安定化電源102の出力電圧は、既に述べたように内部の誤差増幅器の制御遅れに起因して入力電圧印加後から徐々に上昇してゆき、所定の遅延時間tD経過後に規定電圧に達する(図3(D)参照)。
そこで、直流安定化電源102の起動時、すなわち、入力電圧VINの印加時において、第1の制御信号SW1として論理値Lowに相当するレベルの信号を第1のNMOS2のゲートに、第2の制御信号SW2として論理値Highに相当するレベルの信号を第2のNMOS3のゲートに、それぞれ印加する(図3(A)〜図3(C)参照)。
なお、直流安定化電源102の起動時以前から第1の制御信号SW1を論理値Lowに相当するレベルとし、第2の制御信号SW2を論理値Highに相当するレベルに設定しておくことが動作の安定性等の観点から好ましい。
これによって、直流安定化電源102の起動時には、副負荷としての副定電流源5のみが接続された状態となる。
そして、直流安定化電源102の起動時から遅延時間tD経過した時点、すなわち、直流安定化電源102の出力電圧が安定した時点において、第1の制御信号SW1を論理値Lowから論理値Highに相当するレベルとする一方、第2の制御信号SW2を論理値Highから論理値Lowに相当するレベルとする(図3(A)〜図3(D)参照)。
その結果、第2のNMOS3がオフ状態となり、副定電流源5と直流安定化電源102の接続状態が遮断される一方、主負荷であるLED11−1〜11−n及び主定電流源12が直列安定化電源102に接続されて、安定した負荷電圧が印加されることとなる(図3(B)、図3(C)及び図3(E)参照)。
この場合、直流安定化電源102の負荷電流は、副定電流源5から主定電流源12へ切り換えられて流れるため、変化を生ずることがなく、安定した出力電圧となる。
なお、遅延時間tDは、直流安定化電源起動時から出力電圧が安定するまでの時間より大きな値に設定されたものである。
このように、第2の実施例においては、負荷駆動スイッチ素子としてのPMOS1をオン状態とする前に、副スイッチ素子としての第2のNMOS3をオン状態とすることにより、直流安定化電源102の起動時における不安定な出力電圧を負荷へ与えることなく、負荷電圧の波形改善が可能となっている。
次に、第3の実施例について説明する。
この第3の実施例は、直流安定化電源102の起動の仕方の例である。
まず、第1及び第2の制御信号SW1,SW2は、図2に示されたものとする。そして、直流安定化電源102に、副定電流源5又は主定電流源12のいずれかが接続されている(換言すれば、第1又は第2の制御信号SW1、SW2のいずれかが論理値Highに相当するレベルにある)ときにのみ、直流安定化電源102を動作させる一方、第1及び第2の制御信号SW1,SW2が共に論理値Lowに相当するレベルにある場合には、直流安定化電源102をスタンバイ(待機)等の消費電流を減ずることのできる動作モード、換言すれば、出力電圧が出力されていない状態とする。
このような直流安定化電源102の動作制御を行うことによって、上述した実施例同様、負荷電圧波形の改善がなされると共に、直流安定化電源102が無負荷状態にある間は、直流安定化電源102の動作が低消費電流となる動作モードへ切り換えることにより、装置全体の消費電力が削減されることとなる。
本発明の実施の形態における負荷駆動回路の回路構成例を示す回路図である。 図1に示された負荷駆動回路の動作制御の第1の実施例における回路主要部の波形図であって、図2(A)は負荷駆動信号の変化を示す波形図、図2(B)は第2の制御信号SW2の変化を示す波形図、図2(C)は第1の制御信号SW1の変化を示す波形図、図2(D)は、直流安定化電源の出力電圧の変化を示す波形図、図2(E)は負荷駆動回路を介して負荷に印加される負荷電圧の変化を示す波形図である。 図1に示された負荷駆動回路の動作制御の第2の実施例における回路主要部の波形図であって、図3(A)は直流安定化電源への入力電圧の変化を示す波形図、図3(B)は第2の制御信号SW2の変化を示す波形図、図3(C)は第1の制御信号SW1の変化を示す波形図、図3(D)は、直流安定化電源の出力電圧の変化を示す波形図、図3(E)は負荷駆動回路を介して負荷に印加される負荷電圧の変化を示す波形図である。 従来回路の回路構成例を示す回路図である。 図4に示された従来回路の主要部の波形図であって、図5(A)は負荷駆動信号の変化を示す波形図、図5(B)は直流安定化電源の出力電圧の変化を示す波形図、図5(C)は負荷駆動回路を介して負荷に印加される負荷電圧の変化を示す波形図である。
符号の説明
1…PチャンネルMOS FET
2…第1のNチャンネルMOS FET
3…第2のNチャンネルMOS FET
5…副定電流源
12…主定電流源
101…負荷駆動回路
102…直流安定化電源

Claims (2)

  1. 外部からの第1の制御信号に応じて動作が制御される負荷駆動用スイッチ素子を直流安定化電源とグランドとの間に負荷と直列接続して前記直流安定化電源の出力電圧の負荷への印加を制御可能にするように構成されてなる負荷駆動回路であって、
    前記直流安定化電源が接続される接続点とグランドとの間に、外部からの第2の制御信号によりオン・オフ制御可能な副スイッチ素子と、副負荷手段とを直列接続して設け、
    前記直流安定化電源に接続される負荷の所望する駆動状態に対応して外部において生成される負荷駆動信号の論理値Highに相当するレベルへの立ち上がりから、前記直流安定化電源の負荷変動に対する制御遅れ以上の長さに設定された所定の遅延時間経過後に論理値Highに相当するレベルに立ち上がり、所定のパルス幅を有してなる前記第1の制御信号と、
    前記負荷駆動信号の論理値Highに相当するレベルへの立ち上がりに同期して論理値Highに相当するレベルに立ち上がり、前記遅延時間に等しいパルス幅を有してなる前記第2の制御信号とを印加し、前記直流安定化電源の出力電圧の安定化後に当該出力電圧の前記負荷への印加を可能としてなることを特徴とする負荷駆動回路。
  2. 外部からの第1の制御信号に応じて動作が制御される負荷駆動用スイッチ素子を直流安定化電源とグランドとの間に負荷と直列接続して前記直流安定化電源の出力電圧の負荷への印加を制御可能にするように構成されてなる負荷駆動回路であって、
    前記直流安定化電源が接続される接続点とグランドとの間に、外部からの第2の制御信号によりオン・オフ制御可能な副スイッチ素子と、副負荷手段とを直列接続して設け、
    前記直流安定化電源への入力電圧の立ち上がりから、前記直流安定化電源の起動時に出力電圧が安定するまでの時間以上の長さに設定された所定の遅延時間経過後に論理値Highに相当するレベルに立ち上がり、所定のパルス幅を有してなる前記第1の制御信号と、
    少なくとも前記直流安定化電源への入力電圧の立ち上がりに論理値Highに相当するレベルにあり、前記所定の遅延時間経過後に論理値Lowに相当するレベルとなる前記第2の制御信号を印加し、前記直流安定化電源の出力電圧の安定化後に当該出力電圧の前記負荷への印加を可能としてなることを特徴とする負荷駆動回路。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5301923B2 (ja) * 2008-08-20 2013-09-25 ローム株式会社 負荷駆動装置、照明装置、表示装置
US8294388B2 (en) * 2010-05-25 2012-10-23 Texas Instruments Incorporated Driving system with inductor pre-charging for LED systems with PWM dimming control or other loads
JP6102377B2 (ja) * 2013-03-15 2017-03-29 オムロン株式会社 センサ
JP2020155351A (ja) 2019-03-22 2020-09-24 セイコーエプソン株式会社 発光制御装置、光源装置及び投写型映像表示装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000299499A (ja) * 1999-04-16 2000-10-24 Nippon Seiki Co Ltd 駆動回路
JP3529718B2 (ja) * 2000-10-03 2004-05-24 ローム株式会社 携帯形電話機の発光装置およびその駆動ic
JP2003208993A (ja) * 2002-01-11 2003-07-25 Toyoda Gosei Co Ltd Led照明装置
JP2003332623A (ja) * 2002-05-07 2003-11-21 Rohm Co Ltd 発光素子駆動装置及び、発光素子を備えた電子機器
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