JP4890233B2 - 信号変換回路 - Google Patents
信号変換回路 Download PDFInfo
- Publication number
- JP4890233B2 JP4890233B2 JP2006345548A JP2006345548A JP4890233B2 JP 4890233 B2 JP4890233 B2 JP 4890233B2 JP 2006345548 A JP2006345548 A JP 2006345548A JP 2006345548 A JP2006345548 A JP 2006345548A JP 4890233 B2 JP4890233 B2 JP 4890233B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- period
- pwm
- conversion circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
Description
具体的に、PWM信号の周波数が20kHzである場合を想定すると、RCローパスフィルタの遮断周波数は0.2kHzに設定される。ここで、RCローパスフィルタが図4のような構成を持つものである場合、その遮断周波数をおよそ0.2kHzにするには、抵抗203と204に抵抗値が16kΩの素子を、コンデンサ205に容量値が0.1μFの素子を使用する必要がある。
そこで本発明は、大容量の素子が不要で集積回路化が容易な信号変換回路を提供することを目的とする。
ここで、第5の信号の大きさを入力信号のハイレベル期間に正の係数で比例し、入力信号の周期に負の係数で比例する大きさにすることにより該出力信号を得ることを特徴とする。
付帯的に、PWM信号のハイレベルの電圧値、ローレベルの電圧値が違っていても、同じデューティ比のPWM信号に対して同じ直流電圧信号が得られる。
第1と第2のカウント回路の後段に、それぞれ第1のシフトレジスタ、第2のシフトレジスタを設ける。第1のシフトレジスタは、第1のカウント回路が検出したPWM信号がハイレベルである期間のクロック信号のパルス数をカウントするように構成し、第2のシフトレジスタは、第2のカウント回路が検出したPWM信号がローレベルである期間のクロック信号のパルス数をカウントするように構成する。
加算器と第3のレジスタを設け、第1と第2のレジスタに格納されたハイレベル期間とローレベル期間の各パルス数を表わす信号を加算器において加算し、その加算処理で得られた1周期のパルス数を表わす信号を第3のレジスタに格納するように構成する。
誤差増幅器と制御トランジスタと抵抗からなる電流源回路を設け、第1のD/Aコンバータ回路において生成された電圧信号に応じた電流を流すように構成する。
制御トランジスタに直列に基準電流源を設け、一定値の基準電流と電流源回路を流れる電流との差分に応じた電流信号が得られるように構成する。
これにより、第2のD/Aコンバータ回路において生成される電圧信号の大きさを、ハイレベル期間のパルス数に正の係数で比例し、1周期のパルス数に負の係数で比例する大きさとし、第2のD/Aコンバータ回路の出力側から信号変換による出力信号を得る。
入力端子101は波形整形回路103を介して第1のカウント回路104、エッジ検出回路112、第2のカウント回路108の各入力側に接続されている。ここで、第1のカウント回路104と第2のカウント回路108の各制御入力と各クロック入力は、それぞれエッジ検出回路112、クロック入力端子113に接続されている。
入力端子101に供給されたPWM信号SPWM は、波形整形回路103において波形を整えられた後、第1のカウント回路104、第2のカウント回路108、エッジ検出回路112に供給される。エッジ検出回路112では、供給されたPWM信号SPWM のパルスのレベル変化を監視し、パルスが立ち上がった時点と立ち下がった時点で所定の信号SE を発生させる。そしてこの信号SE は、エッジ検出回路112から第1のカウント回路104、第2のカウント回路108、第1のレジスタ106、第2のレジスタ110にそれぞれ供給される。
102:出力端子
104:第1のカウンタ
105:第1のシフトレジスタ
106:第1のレジスタ
107:第1のカウンタ部
108:第2のカウンタ
109:第2のシフトレジスタ
110:第2のレジスタ
111:第2のカウンタ部
112:エッジ検出回路
113:クロック入力端子
114:加算器
115:第3のレジスタ
116:第1のD/Aコンバータ回路
119:誤差増幅器
120:基準電流源
121:制御トランジスタ
123:第2のD/Aコンバータ回路
SPWM :PWM信号
SE :エッジ検出信号
SVOL :周期に応じた電圧信号(第4の信号)
SPT:周期に応じた電流信号
Claims (6)
- パルス幅変調された入力信号の供給を受け、該入力信号のデューティー比に応じた電圧値を持つ出力信号を得るための信号変換回路において、
該入力信号のハイレベル期間に応じた第1の信号を生成するための第1のカウンタ部と、
該入力信号のローレベル期間に応じた第2の信号を生成するための第2のカウンタ部と、
該第1の信号と該第2の信号から該入力信号のほぼ1周期の期間に応じた第3の信号を生成する加算器と、
該第3の信号に応じた電圧値の第4の信号を生成する第1のコンバータ回路と、
該第1の信号に応じた電圧値の第5の信号を生成する第2のコンバータ回路と、
を具備し、
該第5の信号の大きさを該入力信号のハイレベル期間に正の係数で比例し、該入力信号の周期に負の係数で比例する大きさにすることにより該出力信号を得ることを特徴とする信号変換回路。 - 前記第1の信号と前記第2の信号と前記第3の信号がそれぞれ所定のビット数のデジタル量の信号であり、前記第4の信号と前記第5の信号がアナログ量の信号であることを特徴とする、請求項1に記載した信号変換回路。
- 前記第4の信号の供給を受け、該第4の信号の値の増加に応じて値が減少する電流信号を生成する電流源回路を更に具備し、
該電流信号によって該第5の信号を該第4の信号に負の係数で比例する大きさに制御することを特徴とする、請求項1あるいは請求項2に記載した信号変換回路。 - 前記第2のコンバータ回路が、供給される駆動電流の大きさに応じて前記第5の信号の大きさを変化させる構成を具え、
該駆動電流の大きさが前記電流信号によって制御されることを特徴とする、請求項3に記載した信号変換回路。 - 前記第1のコンバータ回路が一定の駆動電流で駆動され、
前記第2のコンバータ回路が可変の駆動電流で駆動される
ことを特徴とする、請求項4に記載した信号変換回路。 - パルス幅変調された入力信号の供給を受け、該入力信号のデューティー比に応じた電圧値を持つ出力信号を得るための信号変換回路において、
該入力信号のハイレベル期間に応じた第1の信号を生成するための第1のカウンタ部と、
該入力信号のローレベル期間に応じた第2の信号を生成するための第2のカウンタ部と、
該第1の信号と該第2の信号から該入力信号のほぼ1周期の期間に応じた第3の信号を生成する加算器と、
該第3の信号に応じた電圧値の第4の信号を生成する第1のコンバータ回路と、
該第1の信号に応じた電圧値の第5の信号を生成する第2のコンバータ回路と、
を具備し、
該第5の信号の大きさを該第4の信号に基づく電流信号で補正して該出力信号を得ることを特徴とする信号変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006345548A JP4890233B2 (ja) | 2006-12-22 | 2006-12-22 | 信号変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006345548A JP4890233B2 (ja) | 2006-12-22 | 2006-12-22 | 信号変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008160367A JP2008160367A (ja) | 2008-07-10 |
JP4890233B2 true JP4890233B2 (ja) | 2012-03-07 |
Family
ID=39660804
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006345548A Expired - Fee Related JP4890233B2 (ja) | 2006-12-22 | 2006-12-22 | 信号変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4890233B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109932569B (zh) * | 2019-03-29 | 2023-09-22 | 深圳市明微电子股份有限公司 | 信号占空比检测电路及信号占空比检测方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3001615B2 (ja) * | 1990-07-23 | 2000-01-24 | 株式会社リコー | 画像形成装置の給送装置 |
JPH0779162A (ja) * | 1993-09-07 | 1995-03-20 | Toyota Autom Loom Works Ltd | 信号変換回路 |
JP2002005973A (ja) * | 2000-06-20 | 2002-01-09 | Sanyo Electric Co Ltd | デジタル入力信号のデューティ比検出回路 |
-
2006
- 2006-12-22 JP JP2006345548A patent/JP4890233B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008160367A (ja) | 2008-07-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7423403B2 (en) | Motor control system | |
US7859324B2 (en) | Power supply unit | |
JP5141450B2 (ja) | デジタル入力型d級増幅器 | |
JP5319986B2 (ja) | パルス生成装置 | |
JP2006158067A (ja) | 電源ドライバ回路 | |
TW200822500A (en) | Pre-bias protection circuit for converter | |
JP2007033180A (ja) | 平均電流検出回路 | |
JP5194426B2 (ja) | ソフトスタート回路 | |
JP2010115066A (ja) | Pwm制御回路 | |
US7183818B2 (en) | Triangular wave generating circuit adapted to class-D amplifier | |
TWI354877B (en) | Slope compensation circuit, method thereof and pul | |
US7312597B2 (en) | Actuation circuit for a switch in a switch-mode converter for improving the response to sudden changes | |
TWI354194B (en) | Current mode step-down switching regulator | |
JP4897365B2 (ja) | レギュレータ | |
JP4890233B2 (ja) | 信号変換回路 | |
JP2000009409A (ja) | インダクタンス変化検出回路 | |
JP2008086103A (ja) | モータ駆動電流検出回路 | |
JP2007244083A (ja) | 電流制御回路 | |
CN116298471A (zh) | 一种信号检测电路及信号检测方法 | |
US20080054978A1 (en) | Level-determining device and method of pulse width modulation signal | |
US20070165428A1 (en) | Digital pulse width modulation controlling system and method | |
JP2005020922A (ja) | チャージポンプ回路 | |
JP5463215B2 (ja) | 電動パワーステアリング用モータの制御装置 | |
JP2006157909A (ja) | デューティー補正回路 | |
JP2006105900A (ja) | センサ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20090525 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091125 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110425 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111205 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111209 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111214 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4890233 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141222 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |