JP4886696B2 - 変圧器、ｄｃ−ｄｃ変換器、および電子システム - Google Patents

Description

本発明の１つ又は複数の実施の形態は、包括的には集積回路及びコンピュータシステム設計の分野に関する。特に、本発明の実施の形態のうちの１つ又は複数は、多相変圧器のための方法及び装置に関する。

コンピュータシステムでの電源は、そのシステムの構成要素である集積回路チップ（ＩＣ）の特定の電力要件を満たすように設計される。ＩＣの公称動作電圧は、大半のＩＣが素子の動作についての業界規格を満たすように製造されるため、通常既知である。たとえば、トランジスタ−トランジスタロジック（ＴＴＬ）素子の公称供給電圧は５．０Ｖであり、相補形金属酸化膜半導体（ＣＭＯＳ）素子の公称供給電圧は３．３Ｖである。

電源は、公称電圧レベルを確実に、且つ正確に送出することが理想であるが、通常はいくつかの要因により不正確である。電源の典型的な保証範囲は＋−５％である。したがって、大半のＩＣは、公称電圧の＋−５％の範囲内で動作するように設計される。しかし、ＩＣによっては電源の不正確性に対する耐性がより低いものもあれば、標準のＴＴＬ電圧及びＣＭＯＳ電圧以外の公称動作電圧を必要とするものもある。これらの特徴のうちの１つ又は両方を有するＩＣの動作電圧は、電源のＤＣ出力を所望のＤＣ動作電圧に変換するＤＣ−ＤＣ変換器によって供給することができる。

ＤＣ−ＤＣ変換器は通常、線形調整器よりも効率的な電圧切替調整器である。効率に対するニーズは、ＤＣ−ＤＣ変換器を使用して、コンピュータシステムのプロセッサであり得る単一のＩＣに給電する場合に大きくなる。ＤＣ−ＤＣ変換器が動作している間に消費される電力が大きすぎる場合、ヒートシンクが必要であり、ＤＣ−ＤＣ変換器のフットプリントは増大する。これは、利用できる基板スペースが限られている場合に特に望ましくない。

さらに、高性能マイクロプロセッサの最大消費電力、電流密度、過渡電流に対する要求は、供給電圧（Ｖ_ＣＣ）スケーリングにもかかわらず世代毎に５０％、増大してきた。Ｖ_ＣＣの低減は、より大きな電流を高い変換効率で送出するという問題を生じさせ、この問題は、特にＶ_ＣＣの許容可能な最大変動が目標Ｖ_ＣＣ値の１０％程度であるためさらに難しい問題である。従来の方法を用いて、大きな過渡電流の存在下でマイクロプロセッサダイのＶ_ＣＣ変動目標を満たすには、法外なほど大量のオンダイデカップリングコンデンサ（デキャップ）が必要である。別法として、マザーボードの電圧調整モジュール及び電圧変換モジュール（ＶＲＭ）がより高い周波数で動作することが求められる。

本発明の各種実施の形態を限定ではなく例として、添付図面中の図に示す。

低電圧用途（たとえば、移動体機器／ハンドヘルド機器）の場合の電源（Ｖ_ＣＣ）の低減は、より大きな電流を高い変換効率で送出するという、かなり難しい問題を生じさせる。従来の方法を用いて、大きな過渡電流の存在下でマイクロプロセッサダイのＶ_ＣＣ変動目標を満たすには、特に低電圧プラットフォームの場合に法外なほど大量のオンダイデカップリングコンデンサが必要である。Ｖ_ＣＣ変動を満たす代替の技法は、高周波数で動作するマザーボードの電圧調整モジュール及び電圧変換モジュール（ＶＲＭ）を使用するというものである。さらに、ＶＲＭから基板、ソケット、及びパッケージトレースを介してダイに高電流を伝達するオフチップ供給回路網のインピーダンス（Ｚ_ｅｘｔ）を最小に抑えるために、高価な解決策が必要とされる。

したがって、図１は直流電流（ＤＣ）−ＤＣ（ＤＣ−ＤＣ）変換器１００を示し、このＤＣ−ＤＣ変換器１００は、一実施形態によればプロセッサのダイ上にパッケージ又は集積することができる。ＤＣ−ＤＣ変換器とは、ＤＣ入力電圧を受け入れてＤＣ出力電圧を生成する素子である。通常、生成される出力の電圧レベルは入力の電圧レベルと異なる。ＤＣ−ＤＣ変換器は、入力電圧に対して出力電圧を逓昇（ブースト）、逓降（バック）、又は反転するように構成することができる。

図１に示すように、ＤＣ−ＤＣ変換器１００は、入力ノード１０１に接続されて、たとえば１２Ｖの入力電圧（Ｖ_ｉｎ）を受け取るブリッジ１２０（１２０−１、１２０−２、１２０−３、１２０−４）を備える。各ブリッジは、変圧器２００を駆動して、受け取る入力電圧（Ｖ１、Ｖ２、Ｖ３、Ｖ４）の平均である出力電圧（Ｖ_ｏｕｔ）を出力ノード１５０に提供するために使用することができる１つ又は複数のスイッチ１２２（１２２−１、１２２−２、１２２−３、１２２−４）及び１２４（１２４−１、１２４−２、１２４−３、１２４−４）を備えることができる。典型的には、デカップリングコンデンサ（Ｃ）１３０が出力ノード１５０に接続される。一実施形態では、制御回路１１０が、ブリッジ１２０に対して、それぞれのスイッチ１２２及び１２４を開閉して出力ノード１５０にＶ_ｏｕｔを生成するように指示する。一実施形態では、変圧器２００は、図２〜図５Ｂを参照して示すように、たとえばインダクタ接続トポロジに従って構成される。

図２は、一実施形態によるインダクタ接続トポロジを有する変圧器２００を示す概略図である。一実施形態では、変圧器２００は、Ｎ相（Ｎ＝４）を有する多相変圧器である。一実施形態では、変圧器２００は、巻数比が１：１：１：１の場合に、密結合を、
（Ｖ１＋Ｖ２＋Ｖ３＋Ｖ４）／４＝ＶＳ （１）
と記述することができるような理想的な多相変圧器に近い。

換言すれば、変圧器２００は、入力電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を受け取る入力ノード２０１（２０１−１、２０１−２、２０１−３、２０１−４）及び共通ノード出力電圧（ＶＳ）を提供する共通ノード２５０を備える。一般に、理想的な変圧器は、多数位相（Ｎが３以上）の場合に、巻線間の非対称接続により実施が難しい。さらに、理想的な多相変圧器トポロジを有する３相変圧器は高電力用途での使用に限られており、ダイ集積には非実用的である。

したがって、一実施形態では、変圧器２００は第１の入力ノード２０１−１と共通ノード２５０との間に接続される第１の一次インダクタ（Ｌ１）２１０を備えて示される。同様に、第２の一次インダクタ（Ｌ２）が第２の入力ノード２０１−２と共通出力ノード２５０との間に接続される。第３の一次インダクタ（Ｌ３）が第３の入力ノード２０１−３と共通出力ノード２５０との間に接続される。最後に、第４の一次インダクタ（Ｌ４）２４０が第４の入力ノード２０１−４と共通出力ノード２５０との間に接続される。

一実施形態では、第１の二次インダクタ（Ｌｘ２）２２２、二次インダクタ（Ｌｘ３）、及び第３の二次インダクタ（Ｌｘ４）２４２が、第１の入力ノード２０１−１と共通出力ノード２５０との間に直列接続される。一実施形態では、巻線Ｌｘ２ ２２２、Ｌｘ３ ２３２、及びＬｘ４ ２４２のそれぞれの直列接続は、電圧和
（Ｖ２−ＶＳ）＋（Ｖ３−ＶＳ）＋（Ｖ４−ＶＳ） （２）
を得る。

典型的には、二次インダクタ（２２２、２３２、２４２）は一次インダクタＬ１２１０に対して逆並列に配置されて、
（Ｖ１−ＶＳ）＋（Ｖ２−ＶＳ）＋（Ｖ３−ＶＳ）＋（Ｖ４−ＶＳ）＝０（３）
Ｖ１＋Ｖ２＋Ｖ３＋Ｖ３＋Ｖ４＝４ＶＳ（４）
に等しい電圧和を生み出す。

本明細書において述べるように、第１の入力ノード２０１−１と共通出力ノード２５０との間の二次インダクタ（２２２、２３２、２４２）のこの直列接続を「インダクタの直列並列接続」と呼ぶ。本明細書においてさらに述べるように、図２〜図５Ｂを参照して示す変圧器を提供する一次インダクタ（２１０、２２０、２３０、２４０）及び二次インダクタ（２２２、２３２、２４２）の配置を、本明細書では「１つの（a）」インダクタ接続トポロジと呼ぶ。

図３は、一実施形態による代表的な対称４相変圧器３００を示すブロック図であり、変圧器３００は、本明細書では「主巻線」と呼ぶ巻線３１０、３２０、３３０、及び３４０を有する４つの通常の変圧器を備える。典型的には、主巻線３１０は二次巻線３１２、３１４、及び３１６に接続される。利用できるワイヤの断面積の主巻線（３１０、３２０、３３０、及び３４０）と接続される巻線との間への割り振りにより、「ａ」構成要素３０４（３０４−１、３０４−２、３０４−３、３０４−４）に流れる電流と「ｂ」構成要素３０６（３０６−１、３０６−２、３０６−３、３０６−４）に流れる電流との間の分割及び実効総抵抗が決まる。

一実施形態では、断面積は、磁芯内の正味フラックスが（総抵抗オーバヘッドＮ／２という犠牲により）最小化されるか、又は接続される巻線の直列抵抗が電圧垂下のさらなる減衰を提供するように選択することができる。一般に、電圧垂下は、全負荷値の割合で表されるゼロ負荷と全負荷との電圧差として定義される。ＤＣ−ＤＣ変換器では、最適な抵抗はデカップリングコンデンサの等価直列抵抗に依存する。一実施形態では、変圧器３００の一次巻線及び二次巻線を単巻変圧器で置き換えて、位相の数を倍にすることができる。

図４は、一実施形態による３相変圧器４００を示すブロック図である。図示するように、一次巻線４１０、４２０、及び４３０が、対応する入力ノード４０２（４０２−１、４０２−２、４０２−３）と共通出力ノード４５０との間に接続される。同様に二次巻線４１２及び４１４が、一次巻線４１０からのエネルギーに接続するように配置され、二次巻線４２２及び４２４が、一次巻線４２０からのエネルギーに接続するように配置される。最後に、二次巻線４３２及び４３４が、一次巻線４３０からのエネルギーに接続するように配置される。このような配置に基づき、二次巻線と一次巻線との間のエネルギー接続は、入力ノード４０１が受け取る入力ノード電圧（Ｖ１〜Ｖ３）の平均である共通出力電圧を提供する。

図５Ａは、一実施形態によるリング構成による集積マイクロ変圧器を使用する多相マイクロ変圧器のブロック図である。本明細書において述べる「マイクロ変圧器」という用語は、集積回路（ＩＣ）ダイ又はＩＣパッケージ上に組立てられた変圧器を指す。一実施形態では、図５Ａは、一実施形態による図３に示す変圧器３００の一表現を提供する。一実施形態では、二次巻線は一次巻線からのエネルギーに接続するように配置される。典型的には、二次巻線５１２、５１４、及び５１６は、一次巻線５１０（５１０−１、５１０−２、及び５１０−３）からのエネルギーに接続するように配置される。同様に、二次巻線５２２、５２４、及び５２６は、一次巻線５２０（５２０−１、５２０−２、及び５２０−３）からのエネルギーに接続するように配置される。さらに、二次巻線５３２、５３４、及び５３６は、一次巻線５３０（５３０−１、５３０−２、５３０−３）からのエネルギーに接続するように配置され、二次巻線５４２、５４４、及び５４６は一次巻線５４０（５４０−１、５４０−２、及び５４０−３）からのエネルギーに接続するように配置される。上述したように、図５Ａを参照して示すインダクタ接続トポロジによる一次巻線及び二次巻線の配置は、式（４）による入力電圧Ｖ１、Ｖ２、Ｖ３、及びＶ４の平均である出力電圧Ｖ_Ｓを提供する。

図５Ｂは線５６０に沿った断面図を示し、二次巻線５１０、５１４、及び５１６と共に配置される一次巻線５１０を示す。典型的には、一次巻線５１０及び二次巻線（５１２、５１４、及び５１６）は、磁芯５７０内に配置される。したがって、一実施形態では、図２〜図５Ａを参照して示すインダクタ接続トポロジは、デカップリングコンデンサを設けるためのスペースが限られている場合、ダイに集積されたＤＣ−ＤＣ変換器又は３Ｄ積層ＤＣ−ＤＣ変換器に対して電圧垂下制御を保証するために要求される密結合を提供する。

一実施形態では、インダクタ接続トポロジは、等しいサイズの変圧器の画一的な配線方式で任意の数の位相を提供すると共に、最小ピークフラックス又は最適垂下制御のいずれかに向けての最適化を提供する。したがって、（高電力密度変換器における）最小ピークフラックス又は（低電力高効率変換器における）最適垂下制御のいずれかに向けて最適化する可能性、及び単巻変換器との最適な組み合わせにより、開示する実施形態によるＤＣ−ＤＣ変換器にかなりの柔軟性が提供される。

図６Ａは、たとえば、プロセッサダイ６３０に集積された１つ又は複数の多相マイクロ変圧器５００（図５Ａ）を備えるＤＣ−ＤＣ変換器を示すブロック図である。典型的には、ＤＣ−ＤＣ変換器１００は、フリップチップ技術を用いてパッケージされたマイクロプロセッサダイ６３０に、たとえば、ダイとパッケージとの間の制御崩壊チップ接続（controlled collapsed chip connection）（Ｃ４バンプ）によって実装される。一実施形態では、この配置は、信頼性の点で制限されるＣ４バンプ電流の低減というさらなる利点を提供する。典型的には、ＤＣ−ＤＣ変換器１００が集積されたプロセッサダイ６３０は、熱拡散器６２０とインタポーザ６４０との間に接続され、同様にヒートシンク６１０が熱拡散器６２０に接続されて、集積オンダイＤＣ−ＤＣ変換器を有する電子システム６００を提供する。

図６Ｂは、３Ｄ積層ＤＣ−ＤＣ変換器ダイ７００を有する電子システム７００を示すブロック図である。典型的には、マイクロプロセッサダイ７３０が、三次元（３Ｄ）「スルーホール」組立技術を用いて別体のＤＣ−ＤＣ変換器チップ７５０上に「積層」されて、２つのチップを可能な限り近くに配置する。一実施形態では、図６Ｂに示す配置により、加工技術を変換チップに対して別個にダイ最適化することができ、マイクロプロセッサチップ上の既に希少な相互接続資源に影響を及ぼさない。図示するように、ＤＣ−ＤＣ変換器ダイはプロセッサダイ７３０上に積層され、プロセッサダイ７３０は熱拡散器７２０及びヒートシンク７１０に接続される。

図７は、開示する技法を用いた設計のシミュレーション、エミュレーション、及び組立の各種表現又はフォーマットを示すブロック図である。設計を表すデータは、いくつかの様式で設計を表すことができる。第１に、シミュレーションにおいて有用なように、ハードウェアは、ハードウェア記述言語又は別の機能記述言語を使用して表すことができ、これは本質的に、設計されたハードウェアがどのように実行することが予期されるかについてのコンピュータ化されたモデルを提供する。ハードウェアモデル８１０は、コンピュータメモリ等の記憶媒体８００に記憶することができ、それにより、モデルは、特定のテストスーツをハードウェアモデル７１０に適用して、実際に意図する通りに機能するか否かを判断するシミュレーションソフトウェア７２０を使用してシミュレーションすることができる。いくつかの実施形態では、シミュレーションソフトウェアは媒体に記録、取り込み、又は保持されない。

さらに、ロジックゲート及び／又はトランジスタゲートを有する回路レベルモデルを、設計プロセスのいくつかの段階で生成することができる。モデルは、時により、プログラマブルロジックを使用してモデルを形成する専用ハードウェアシミュレータにより同様にシミュレーションすることができる。この種類のシミュレーションのレベルをさらに上げたものがエミュレーション技法であり得る。いずれの場合でも、再構成可能なハードウェアは、開示する技法を用いるモデルを記憶した機械可読媒体を含み得る別の実施形態である。

さらに、或る段階での大半の設計は、ハードウェアモデルで各種素子の物理的な配置を表すデータレベルに達する。従来の半導体組立技法が使用される場合、ハードウェアモデルを表すデータは、集積回路の生成に使用される異なるマスク層又はマスク上での各種特徴の有無を指定するデータであり得る。ここでも、集積回路を表すこのデータは、回路ロジック及びデータを、これら技法を実行するようにシミュレーション又は作ることができるという点で、開示する技法を具現する。

いかなる設計表現でも、データは任意の形の機械可読媒体に記憶することができる。変調された、又はこのような情報を伝送するために他の様式で生成された光波又は電波８６０、メモリ８５０、又はディスク等の磁気記憶装置若しくは光学記憶装置８４０が、機械可読媒体であることができる。これら媒体のいずれも設計情報を運ぶことができる。したがって、「運ぶ」という用語は（たとえば、情報を運ぶ機械可読媒体）、記憶装置に記憶された情報或いは符号化された、又は搬送波の中に若しくは搬送波の上に変調された情報を網羅する。設計又は特定の設計の事項を記述するビットセットは（搬送波又は記憶媒体等の機械可読媒体に具現される場合）、内外でシールすることができるか、又はさらなる設計若しくは組立のために他人が使用できる製品である。

代替の実施形態
他の実施形態では、異なるシステム構成を使用できることが理解されよう。たとえば、システム６００／７００は単一のＣＰＵ６３０／７３０を備えるが、他の実施形態では、マルチプロセッサシステム（１つ又は複数のプロセッサの構成及び動作は、上述したＣＰＵ６３０／７３０と同様であることができる）が各種実施形態の多相変圧器からの利益を受け得る。さらなる異なる種類のシステム又は異なる種類のコンピュータシステム、たとえばサーバ、ワークステーション、デスクトップコンピュータシステム、ゲームシステム、組込型コンピュータシステム、ブレードサーバ等を他の実施形態で使用してもよい。

実施形態及び最良の形態を開示したが、添付の特許請求の範囲によって規定される本発明の実施形態の範囲内にありながら、変更及び変形を開示した実施形態に対して行うことができる。

一実施形態による多相マイクロ変圧器を使用するＤＣ−ＤＣ変換器の概略ブロック図である。 一実施形態によるインダクタ接続トポロジを有する変圧器を示す概略図である。 一実施形態によるインダクタ接続トポロジを有する変圧器を示す概略図である。 一実施形態によるインダクタ接続トポロジを含む変圧器を示す概略図である。 一実施形態による多相マイクロ変圧器を示すブロック図である。 一実施形態による図５ａの多相マイクロ変圧器の断面を示すブロック図である。 一実施形態によるプロセッサダイに集積されたＤＣ−ＤＣ変換器を有する電子システムを示す図である。 一実施形態によるスルーバイアを有する三次元（３Ｄ）積層ダイ上にＤＣ−ＤＣ変換器を備える電子システムを示す図である。 開示する技法を使用した設計のエミュレーション、シミュレーション、及び組立の各種設計表現又はフォーマットを示すブロック図である。

Claims (19)

1. 共通出力ノード電圧をＮ個の入力ノード電圧の平均として提供するように配置される一次インダクタ及び二次インダクタのインダクタ直列−並列接続トポロジを備え、Ｎは３以上の整数であり、前記インダクタ直列−並列接続トポロジは、
   それぞれが、Ｎ個の入力ノードの対応する１個および共通出力ノードに接続される、Ｎ個の一次インダクタと、
   Ｎ−１個の二次インダクタと、
   を備え、
   前記Ｎ−１個の二次インダクタは、第１の入力ノードと前記共通出力ノードとの間に直列接続され、前記Ｎ個の一次インダクタのＮ−１個に結合される、変圧器。
2. 前記Ｎ−１個の二次インダクタは、前記Ｎ個の一次インダクタの１つに逆並列に配置される、請求項１に記載の変圧器。
3. Ｎは４に等しい、請求項１または２に記載の変圧器。
4. 共通出力ノード電圧をＮ個の入力ノード電圧の平均として提供するように配置される一次インダクタ及び二次インダクタのインダクタ直列−並列接続トポロジを備え、Ｎは３以上の整数であり、
   前記インダクタ直列−並列接続トポロジは、
   それぞれが、Ｎ個の入力ノードの１個および共通出力ノードに接続される、Ｎ個の一次インダクタと、
   Ｎ個の二次インダクタ群と、
   を有し、
   前記Ｎ個の二次インダクタ群は、それぞれ、１つの入力ノードと前記共通出力ノードとの間に直列接続される、最大でＮ−１個の二次インダクタをそれぞれ含み、
   前記Ｎ個の二次インダクタ群のそれぞれの前記最大でＮ−１個の二次インダクタは、前記一次インダクタに結合される、請求項１に記載の変圧器。
5. 前記Ｎ個の二次インダクタ群のそれぞれの前記最大でＮ−１個の二次インダクタは、前記Ｎ個の一次インダクタの１つに逆並列に配置される請求項４に記載の変圧器。
6. Ｎは３に等しい、請求項４または５に記載の変圧器。
7. Ｎは４に等しい、請求項４または５に記載の変圧器。
8. 前記Ｎ個の入力ノードのそれぞれに接続されるＮ相電圧をさらに備える、請求項４または５に記載の変圧器。
9. 集積回路（ＩＣ）ダイまたはＩＣパッケージ上に多相マイクロ変圧器を含む、請求項１、２、４、または５に記載の変圧器。
10. ＤＣ−ＤＣ変換器であって、
    変圧器であって、共通出力ノード電圧をＮ個の入力ノード電圧の平均として提供するように配置される一次インダクタ及び二次インダクタのインダクタ直列−並列接続トポロジを有し、Ｎは３以上の整数である、変圧器と、
    １つの変圧器入力ノードにそれぞれ接続されるＮ個のブリッジと、
    変圧器共通出力ノードに前記共通出力ノード電圧を提供するように前記Ｎ個のブリッジを制御する制御回路と
    を備え、
    前記インダクタ直列−並列接続トポロジは、
    それぞれが、Ｎ個の入力ノードの対応する１個および共通出力ノードに接続される、Ｎ個の一次インダクタと、
    Ｎ−１個の二次インダクタと、
    を備え、
    前記Ｎ−１個の二次インダクタは、第１の入力ノードと前記共通出力ノードとの間に直列接続され、前記Ｎ個の一次インダクタのＮ−１個に結合される、ＤＣ−ＤＣ変換器。
11. 前記Ｎ−１個の二次インダクタは、前記Ｎ個の一次インダクタの１つに逆並列に配置される、請求項１０に記載のＤＣ−ＤＣ変換器。
12. 前記変圧器の共通出力ノードに接続されるコンデンサをさらに備える、請求項１０または１１に記載のＤＣ−ＤＣ変換器。
13. 前記変圧器は多相マイクロ変圧器を含む、請求項１０または１１に記載のＤＣ−ＤＣ変換器。
14. プロセッサダイに集積される、請求項１０または１１に記載のＤＣ−ＤＣ変換器。
15. 電子システムであって、
    ヒートシンクと、
    該ヒートシンクに接続される熱拡散器と、
    該熱拡散器に接続されるプロセッサダイと、
    ＤＣ−ＤＣ変換器であって、
    変圧器であって、
    Ｎ個の入力ノードのうちの１つ及び共通出力ノードにそれぞれ接続されるＮ個の一次インダクタと、
    １つの入力ノードと前記共通出力ノードとの間に直列接続されるＮ−１個の二次インダクタであって、前記一次インダクタのうちのＮ−１個に結合するように配置されて、共通出力ノード電圧をＮ個の入力ノード電圧の平均として提供し、Ｎは３以上の整数である、Ｎ−１個の二次インダクタと
    を備える、変圧器と、
    １つの変圧器入力ノードにそれぞれ接続されるＮ個のブリッジと、
    前記変圧器、ノードに前記共通出力ノード電圧を提供するように前記Ｎ個のブリッジを制御する制御回路と
    を備える、ＤＣ−ＤＣ変換器と、
    前記プロセッサダイに接続されるインタポーザと、
    前記プロセッサダイに接続されるメモリシステムと
    を備える、電子システム。
16. 前記ＤＣ−ＤＣ変換器は前記プロセッサダイに集積される、請求項１５に記載の電子システム。
17. 前記ＤＣ−ＤＣ変換器は、
    前記プロセッサダイと前記インタポーザとの間に接続されるＤＣ−ＤＣ変換器ダイを含む、請求項１５に記載の電子システム。
18. 前記変圧器の共通出力ノードに接続されるコンデンサをさらに備える、請求項１５に記載の電子システム。
19. 前記変圧器は多相マイクロ変圧器を含む、請求項１５に記載の電子システム。

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