JP2022120658A

JP2022120658A - フライングキャパシタ回路及び電力変換装置

Info

Publication number: JP2022120658A
Application number: JP2021017701A
Authority: JP
Inventors: 優人松井; Yuto Matsui; 悟藤田; Satoru Fujita
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2021-02-05
Filing date: 2021-02-05
Publication date: 2022-08-18

Abstract

【課題】対になる半導体スイッチング素子とキャパシタとの間の電力ループ経路上の寄生インダクタンスを低減可能なフライングキャパシタ回路の提供。【解決手段】第１面と、前記第１面とは反対側の第２面とを有する基板と、前記第１面に実装され、縦続接続された複数の第１半導体スイッチング素子と、前記第２面に実装され、縦続接続された複数の第２半導体スイッチング素子と、前記複数の第１半導体スイッチング素子と前記複数の第２半導体スイッチング素子のうち、対になる半導体スイッチング素子の主端子間に接続される複数のキャパシタと、を備え、前記複数のキャパシタは、前記対になる半導体スイッチング素子に隣接し、前記基板に埋まる部分を含む、フライングキャパシタ回路。【選択図】図４

Description

本開示は、フライングキャパシタ回路及び電力変換装置に関する。

近年、環境問題への対応から、電力変換装置には、さらなる高効率化や小型化の要求が高まっている。このような要求に応えるために、三値以上の電圧を出力できるマルチレベル電力変換装置が知られている。マルチレベル電力変換装置には、いくつかの種類がある。その１つに、フライングキャパシタ回路を用いたマルチレベル電力変換装置が知られている（例えば、特許文献１参照）。

国際公開第２０１５／０３７５３７号

フライングキャパシタ回路では、各半導体スイッチング素子の間にキャパシタが接続されている。そのため、半導体スイッチング素子のスイッチング時に発生するサージ電圧を抑制するためには、対になる半導体スイッチング素子とキャパシタとの電力ループ経路上の寄生インダクタンスを低減することが求められる。

本開示は、対になる半導体スイッチング素子とキャパシタとの間の電力ループ経路上の寄生インダクタンスを低減可能なフライングキャパシタ回路及び当該フライングキャパシタ回路を備える電力変換装置を提供する。

本開示の一態様では、
第１面と、前記第１面とは反対側の第２面とを有する基板と、
前記第１面に実装され、縦続接続された複数の第１半導体スイッチング素子と、
前記第２面に実装され、縦続接続された複数の第２半導体スイッチング素子と、
前記複数の第１半導体スイッチング素子と前記複数の第２半導体スイッチング素子のうち、前記第１面と前記第２面とで対になる半導体スイッチング素子の主端子間に接続された複数のキャパシタと、を備え、
前記キャパシタは、前記対になる半導体スイッチング素子に隣接し、前記基板に埋まる部分を有する、フライングキャパシタ回路が提供される。

本開示の一態様によれば、対になる半導体スイッチング素子とキャパシタとの間の電力ループ経路上の寄生インダクタンスを低減できる。

一実施形態のフライングキャパシタ回路を備える電力変換装置の一構成例を示す図である。一実施形態のフライングキャパシタ回路における電力ループ経路とその経路上の寄生インダクタンスを例示する図である。一実施形態のフライングキャパシタ回路の一部の構造例を示す斜視図である。一実施形態のフライングキャパシタ回路の一部の第１構造例を示す正面図である。一実施形態のフライングキャパシタ回路の一部の第１構造例を示す側面図である。一実施形態のフライングキャパシタ回路の一部の第２構造例を示す正面図である。一実施形態のフライングキャパシタ回路の一部の第２構造例を示す側面図である。

以下、本開示の実施形態について図面を参照して説明する。なお、各図面において、Ｘ軸方向、Ｙ軸方向、Ｚ軸方向は、それぞれ、Ｘ軸に平行な方向、Ｙ軸に平行な方向、Ｚ軸に平行な方向を表す。Ｘ軸方向とＹ軸方向とＺ軸方向は、互いに直交する。ＸＹ平面、ＹＺ平面、ＺＸ平面は、それぞれ、Ｘ軸方向及びＹ軸方向に平行な仮想平面、Ｙ軸方向及びＺ軸方向に平行な仮想平面、Ｚ軸方向及びＸ軸方向に平行な仮想平面を表す。

図１は、一実施形態のフライングキャパシタ回路を備える電力変換装置の一構成例を示す図である。図１に示す電力変換装置１は、直流電源１０と、フライングキャパシタ回路２と、ＬＣフィルタ１１とを備える。

直流電源１０は、フライングキャパシタ回路２に、一対の入力端子２０４を介して、直流電圧Ｖｉｎの直流電力を供給する。直流電源１０は、電力系統から供給される交流を直流に変換する整流回路であってもよい。なお、直流電源１０とフライングキャパシタ回路２との間に、直流電源１０から供給される直流電圧Ｖｉｎを平滑化する一または複数の平滑キャパシタ（図示省略）を設けてもよい。電力変換装置１から交流電力が出力される場合、例えば平滑キャパシタを２つ設けて、その中点を交流の帰路としてもよい。また、フライングキャパシタ回路２のうち、入力端子２０４に最も近いキャパシタ２５（図１では、キャパシタ２５_４）を平滑キャパシタとして使用してもよい。

フライングキャパシタ回路２は、フライングキャパシタ方式で電力変換を行うマルチレベルのフライングキャパシタ回路である。例えば、フライングキャパシタ回路２は、直流電源１０からの直流電圧ＶｉｎをＮ＋１レベルの交流電圧に変換し、当該交流電圧を出力端子２０３から出力するインバータ回路であってもよい。なお、Ｎは２以上の整数であればよいが、図１は、便宜的に、Ｎ＝４の場合を例示する。また、電力変換装置１は、ＡＣ／ＤＣコンバータ、または、ＤＣ／ＤＣコンバータであってもよい（ＡＣ：交流、ＤＣ：直流）。ＤＣ／ＤＣコンバータの場合、複数の第１半導体スイッチング素子２１（半導体スイッチング素子２１_１～２１_Ｎ）と複数の第２半導体スイッチング素子２２（半導体スイッチング素子２２_１～２２_Ｎ）とのうち、いずれか一方の複数のスイッチング素子を整流素子（例えば、ダイオード）としてもよい。

フライングキャパシタ回路２は、基板２０と、基板２０に設けられた複数の半導体スイッチング素子２１と、複数の半導体スイッチング素子２２と、複数のキャパシタ２５とを備える。図１に例示するフライングキャパシタ回路２は、レベル数が「５」なので、４個の半導体スイッチング素子２１（半導体スイッチング素子２１_１～２１_４）と、４個の半導体スイッチング素子２２（半導体スイッチング素子２２_１～２２_４）と、４個のキャパシタ２５（キャパシタ２５_１～２５_４）とを備える。

本説明において、下付きの添え字「１」、…、「４」、…、「Ｎ」は、素子番号を示す。本実施形態において、同じ素子番号のスイッチング素子２１_ｎ，２２_ｎおよびキャパシタ２５_ｎは、互いに同じ段数で対応する素子である。ｎは、１以上Ｎ以下の整数である。

基板２０は、第１面２０１と、第１面２０１とは反対側の第２面２０２とを有する（図３参照）。図３に示す例では、第１面２０１は、Ｚ軸方向の正側に面し、第２面２０２は、Ｚ軸方向の負側に面している。基板２０は、誘電体を主成分とする基板であり、その具体例として、ガラスエポキシ基板などがある。基板２０は、第１面２０１と第２面２０２との間に少なくとも一つの内層を有する多層基板でもよい。基板２０は、単一の基板でもよいし、例えばＸ軸方向に配列された複数の基板部材を接続することで形成されたモジュール品でもよい。

図１において、半導体スイッチング素子２１は、主端子２１１および主端子２１２の間を、図示省略された制御信号にしたがってオン（閉）またはオフ（開）する。半導体スイッチング素子２２は、主端子２２１および主端子２２２の間を、同様な制御信号にしたがってオンまたはオフする。なお、本説明では、半導体スイッチング素子２１および半導体スイッチング素子２２の接続方向について、出力端子２０３の側（図において右側）を一端側とし、入力端子２０４の側（図において左側）を他端側としている。このため、半導体スイッチング素子２１における２つの主端子のうち、一端側が主端子２１１となり、他端側が主端子２１２となる。また、半導体スイッチング素子２２における２つの主端子のうち、一端側が主端子２２１となり、他端側が主端子２２２となる。

半導体スイッチング素子２１および半導体スイッチング素子２２は、シリコン半導体により形成された素子でもよいが、より好ましいのは、バンドギャップがシリコンよりも大きなワイドバンドギャップ半導体により形成された素子である。ワイドバンドギャップ半導体の例としては、例えば窒化ガリウム、炭化ケイ素、ダイヤモンドなどが挙げられる。このように半導体スイッチング素子２１，２２をワイドバンドギャップ半導体から構成すれば、例えば電力変換効率を高めることが可能となる。

複数のスイッチング素子２１（スイッチング素子２１_１～２１_Ｎ）は、基板２０の第１面２０１（図３参照）において縦続接続される。本実施形態においては、一例として、基板２０の一端側（図１では、右側）から他端側に向かってスイッチング素子２１_１，スイッチング素子２１_２，…スイッチング素子２１_４，…スイッチング素子２１_Ｎが順に縦続接続されてよい。各スイッチング素子２１は、面実装部品であってよく、接続方向の一端側（図１では、右側）に主端子２１１（主端子２１１_１～２１１_Ｎとも称する）を、他端側（図１では、左側）に主端子２１２（主端子２１２_１～２１２_Ｎとも称する）を有してよい。各々の主端子２１１，２１２は、第１面２０１上に配置されてよい。なお、主端子とは、主電流が流れる外部端子であってよい。各々のスイッチング素子２１は、図示しない制御端子をさらに有してよく、当該制御端子に対する制御信号によって駆動されてよい。

スイッチング素子２１_１～２１_Ｎは、断続的に設けられた第１配線２６の間の導通および非導通を切り替えるよう第１配線２６に介在して接続されてよい。第１配線２６は、基板２０の第１面２０１に設けられてもよいし、第１配線２６の一部は、基板２０内に設けられてもよい。

複数のスイッチング素子２２（スイッチング素子２２_１～２２_Ｎ）は、基板２０の第２面２０２（図３参照）において縦続接続される。本実施形態においては、一例として、基板２０の一端側（図１では、右側）から他端側に向かってスイッチング素子２２_１，スイッチング素子２２_２，…スイッチング素子２２_４，…スイッチング素子２２_Ｎが順に縦続接続されてよい。各スイッチング素子２２は面実装部品であってよく、接続方向の一端側（図１では、右側）に主端子２２１（主端子２２１_１～２２１_Ｎとも称する）を、他端側（図１では、左側）に主端子２２２（主端子２２２_２～２２２_Ｎとも称する）を有してよい。各々の主端子２２１，２２２は、第２面２０２上に配置されてよい。各々のスイッチング素子２２は、図示しない制御端子をさらに有してよく、当該制御端子に対する制御信号によって駆動されてよい。

スイッチング素子２２_１～２２_Ｎは、断続的に設けられた第２配線２７の間の導通および非導通を切り替えるよう第２配線２７に介在して接続されてよい。第２配線２７は、基板２０の第２面２０２に設けられてもよいし、第２配線２７の一部は、基板２０内に設けられてもよい。

スイッチング素子２１_１～２１_Ｎ、および、スイッチング素子２２_１～２２_Ｎは、それぞれ、互いに平行な２つの直線上で縦続接続されてよい。当該２つの直線は、基板２０の平面視において重なる直線であってよい。本実施形態では、一例として、当該２つの直線は、基板２０の一端側と基板２０の他端側との間に延在してよい。

複数のスイッチング素子２１，２２のうち、第１面２０１と第２面２０２とで対になるスイッチング素子２１_ｎおよびスイッチング素子２２_ｎの主端子２１２_ｎ，２２２_ｎ（または主端子２１１_ｎ，２２１_ｎ）間は、それぞれ１本の第３配線２８によって接続されてよい。また、縦続接続されたスイッチング素子２１_１～２１_Ｎ，２２_１～２２_Ｎのうち、最も一端側（図１では、右側）のスイッチング素子２１_１，２２_１の主端子２１１_１，２２１_１間も、第３配線２８によって接続されてよい。これにより、本実施形態では、一例として、フライングキャパシタ回路２には、計（Ｎ＋１）本の第３配線２８が設けられてよい。

キャパシタ２５は、複数の第３配線２８のそれぞれに、少なくとも１つ設けられる。本実施形態では、一例として、計（Ｎ＋１）本の第３配線２８のうち、出力端子２０３が設けられた第３配線２８を除いた他のＮ本の第３配線２８のそれぞれに、少なくとも１つのキャパシタ２５が設けられてよい。出力端子２０３が設けられた第３配線２８とは、本実施形態では、スイッチング素子２１_１～２１_Ｎ，２２_１～２２_Ｎのうち、最も一端側のスイッチング素子２１_１，２２_１の主端子２１１_１，２２１_１を結んだ第３配線２８を表す。これにより、各スイッチング素子２１，２２の導通と非導通によって、複数のキャパシタ２５間でのエネルギー授受により電力変換を行うことができる。

キャパシタ２５は、面実装部品であってよく、両端部に端子を有してよい。各キャパシタ２５は、当該キャパシタ２５が設けられた第３配線２８に沿って配置されてよい。

キャパシタ２５は、それぞれ、フライングキャパシタとして機能してよく、出力端子２０３からのスイッチング素子２１，２２の縦続接続数、つまり段数（本実施形態では、一例として素子番号）ごとに異なる電圧を保持してよい。例えば、キャパシタ２５_１は、１×Ｖｉｎ／Ｎの電圧を保持し、キャパシタ２５_２は、２×Ｖｉｎ／Ｎの電圧を保持し、キャパシタ２５_ｎは、ｎ×Ｖｉｎ／Ｎの電圧を保持してよい。図１は、Ｎ＝４の場合を例示する。

半導体スイッチング素子２１と半導体スイッチング素子２２とがスイッチングをすることにより、具体的には同じ段の半導体スイッチング素子２１，２２同士が排他的にオンまたはオフすることにより、各キャパシタ２５が保持する電圧の加減算が行われる。これにより、出力端子２０３にＮ＋１レベル（図１の場合、５レベル）の電圧が印加される。

ＬＣフィルタ１１は、フライングキャパシタ回路２の出力端子２０３に接続される。ＬＣフィルタ１１は、電力変換装置１が交流電力を出力する場合、フライングキャパシタ回路２から出力されるマルチレベル電圧を正弦波化する。また、電力変換装置１が直流電力を出力する場合は、ＬＣフィルタ１１は、高周波を除去するローパスフィルタとして機能する。また、ＬＣフィルタ１１は、基板２０に設けられてもよい。

図２は、フライングキャパシタ回路における電力ループ経路とその経路上の寄生インダクタンスを例示する図である。この電力ループ経路Ａ上の寄生インダクタンス６０，６１によって、半導体スイッチング素子２１_ｎ，２２_ｎがターンオフした時にサージ電圧が発生する。寄生インダクタンス６０は、第１配線２６及び第２配線２７上に存在するインダクタンスであり、寄生インダクタンス６１は、第３配線２８上に存在するインダクタンスである。ただし、最も一端側の半導体スイッチング素子２１_１、２２_１（ｎ＝１）の場合、一端側のキャパシタ２５_ｎ－１は存在しなくてもよい。

図３は、一実施形態のフライングキャパシタ回路の一部の構造例を示す斜視図である。この例では、複数の半導体スイッチング素子２１は、基板２０の第１面２０１に実装され、第１面２０１上の同一直線上に縦続接続されている。複数の半導体スイッチング素子２１は、例えば、Ｘ軸方向に平行な一の仮想直線に沿って配列されている。図３には明示されていないが、複数の半導体スイッチング素子２２は、基板２０の第２面２０２に実装され、第２面２０２上の同一直線上に縦続接続されている。複数の半導体スイッチング素子２２は、例えば、Ｘ軸方向に平行な一の仮想直線に沿って配列されている。

図４は、一実施形態のフライングキャパシタ回路の一部の第１構造例を示す正面図である。図５は、一実施形態のフライングキャパシタ回路の一部の第１構造例を示す側面図である。この例では、半導体スイッチング素子２１は、基板２０の第１面２０１に、半導体スイッチング素子２２は、基板２０の第２面２０２に実装されている。

複数のキャパシタ２５は、対になる半導体スイッチング素子２１_ｎ，２２_ｎに隣接し、基板２０に埋まる部分（埋込部分）を有する。第３配線２８に直列に挿入されるキャパシタ２５が埋込部分を有することで、第３配線２８の少なくとも一部を埋込部分と共通化できる。これにより、第３配線２８上の寄生インダクタンス６１（図２参照）を低減できるので、半導体スイッチング素子のスイッチング時に発生するサージ電圧を抑制できる。図４に示す例では、キャパシタ２５の全てが基板２０に埋まっているので、寄生インダクタンス６１の低減効果が増大する。

また、半導体スイッチング素子２１，２２の直近に隣接してキャパシタ２５を設けることで、第１配線２６及び第２配線２７上の寄生インダクタンス６０（図２参照）を低減できる。これにより、半導体スイッチング素子のスイッチング時に発生するサージ電圧を抑制できる。

図４，５に示すように、対になる半導体スイッチング素子２１_ｎ，２２_ｎおよびキャパシタ２５は、基板２０に垂直な一の仮想平面（この例では、ＺＸ平面）に交わるように配置されてもよい。これにより、寄生インダクタンス６０，６１を更に低減できるので、半導体スイッチング素子のスイッチング時に発生するサージ電圧を更に抑制できる。また、図４，５に示す例では、キャパシタ２５と、複数の半導体スイッチング素子２１_１～２１_Ｎと、複数の半導体スイッチング素子２２_１～２２_Ｎとは、一の仮想平面（この例では、ＺＸ平面）に交わるように配置されている。これにより、寄生インダクタンス６０，６１を更に低減できるので、半導体スイッチング素子のスイッチング時に発生するサージ電圧を更に抑制できる。

図４，５に示すように、キャパシタ２５の埋込部分の長手方向は、基板２０の厚さ方向に沿った方向であると、第３配線２８を短縮できるので、寄生インダクタンス６１の低減の点で好ましい。

図６は、一実施形態のフライングキャパシタ回路の一部の第２構造例を示す正面図である。図７は、一実施形態のフライングキャパシタ回路の一部の第２構造例を示す側面図である。図４，５に示す第１構造例では、キャパシタ２５を、第１面２０１又は第２面２０２の法線方向に基板２０に埋め込んでいるが、図６，７に示す第２構造例のように、キャパシタ２５は、キャパシタ２５の長手方向が第１面２０１又は第２面２０２に平行になるように基板２０に埋め込まれてもよい。このように、埋込部分の長手方向が第１面２０１又は第２面２０２に沿った方向であることで、基板２０の薄型化が可能となり、フライングキャパシタ回路２の小型化に貢献する。

第２構造例の場合でも、キャパシタ２５は半導体スイッチング素子２１，２２の直近に配置されているため、寄生インダクタンス６１の生成は抑制され、寄生インダクタンス６０は特に顕著に抑制される。図６，７では、一例として、熱集中を避けて基板冷却能力を向上させるために、半導体スイッチング素子２１，２２は、基板２０の平面視で基板２０の表裏で重ならないようにオフセットを設けて配置されているが、一部重なってもよい。また、長さよりも厚さの方が短いチップコンデンサをキャパシタ２５に適用することで、フライングキャパシタ回路２の薄型化の効果が高まる。

図６，７に示すように、対になる半導体スイッチング素子２１_ｎ，２２_ｎおよびキャパシタ２５は、基板２０に垂直な一の仮想平面（この例では、ＹＺ平面）に交わるように配置されてもよい。これにより、寄生インダクタンス６０，６１を更に低減できるので、半導体スイッチング素子のスイッチング時に発生するサージ電圧を更に抑制できる。また、図６，７に示す例では、キャパシタ２５と、複数の半導体スイッチング素子２１_１～２１_Ｎと、複数の半導体スイッチング素子２２_１～２２_Ｎとは、一の仮想平面（この例では、ＹＺ平面）に交わるように配置されている。これにより、寄生インダクタンス６０，６１を更に低減できるので、半導体スイッチング素子のスイッチング時に発生するサージ電圧を更に抑制できる。

以上、実施形態を説明したが、本開示の技術は上記の実施形態に限定されない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が可能である。

１電力変換装置
２フライングキャパシタ回路
２０基板
２１，２２半導体スイッチング素子
２５キャパシタ
２６第１配線
２７第２配線
２８第３の配線
２１１，２１２主端子

Claims

第１面と、前記第１面とは反対側の第２面とを有する基板と、
前記第１面に実装され、縦続接続された複数の第１半導体スイッチング素子と、
前記第２面に実装され、縦続接続された複数の第２半導体スイッチング素子と、
前記複数の第１半導体スイッチング素子と前記複数の第２半導体スイッチング素子のうち、前記第１面と前記第２面とで対になる半導体スイッチング素子の主端子間に接続された複数のキャパシタと、を備え、
前記キャパシタは、前記対になる半導体スイッチング素子に隣接し、前記基板に埋まる部分を有する、フライングキャパシタ回路。
前記対になる半導体スイッチング素子および前記キャパシタは、前記基板に垂直な一の仮想平面に交わるように配置された、請求項１に記載のフライングキャパシタ回路。
前記キャパシタと、前記複数の第１半導体スイッチング素子と、前記複数の第２半導体素子とは、前記一の仮想平面に交わるように配置された、請求項２に記載のフライングキャパシタ回路。
前記キャパシタと、前記複数の第１半導体スイッチング素子または前記複数の第２半導体素子とは、前記一の仮想平面に交わるように配置された、請求項２に記載のフライングキャパシタ回路。
前記埋まる部分の長手方向は、前記基板の厚さ方向に沿った方向である、請求項１から４のいずれか一項に記載のフライングキャパシタ回路。
前記埋まる部分の長手方向は、前記第１面又は前記第２面に沿った方向である、請求項１から４のいずれか一項に記載のフライングキャパシタ回路。
前記キャパシタの全てが前記基板に埋まる、請求項１から６のいずれか一項に記載のフライングキャパシタ回路。
前記複数の第１スイッチング素子と前記複数の第２スイッチング素子のうち、いずれか一方の複数のスイッチング素子は、整流素子である、請求項１から７のいずれか一項に記載のフライングキャパシタ回路。
前記複数の第１スイッチング素子と前記複数の第２スイッチング素子は、ワイドバンドギャップ半導体により形成された素子である、請求項１から８のいずれか一項に記載のフライングキャパシタ回路。
請求項１から９のいずれか一項に記載のフライングキャパシタ回路と、前記フライングキャパシタ回路に直流電力を供給する直流電源とを備える、電力変換装置。