JP4886164B2 - 低電力クロック分配方法 - Google Patents
低電力クロック分配方法 Download PDFInfo
- Publication number
- JP4886164B2 JP4886164B2 JP2003504222A JP2003504222A JP4886164B2 JP 4886164 B2 JP4886164 B2 JP 4886164B2 JP 2003504222 A JP2003504222 A JP 2003504222A JP 2003504222 A JP2003504222 A JP 2003504222A JP 4886164 B2 JP4886164 B2 JP 4886164B2
- Authority
- JP
- Japan
- Prior art keywords
- transmission line
- buffer
- signal
- clock distribution
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
理想的には、デジタル回路のシステムクロック信号は、これらの箇所においてデジタル回路が正確に同期するよう、正確に同じタイミング特性を有する。しかし、実際には、デジタル回路全体におけるこれらの箇所でのシステムクロック信号は、そのタイミング特性が異なり、例えば立ち上がりや立ち下がりエッジ(即ち、遷移時)、デューティサイクル、及び又は周波数が異なるものとなってしまう。これらの理想に反する特性は、多くの場合、クロックジッタやクロックスキューと記載される。
前記伝送線は、特性インピーダンス(Z0)及び抵抗(R)を有し、前記第1クロック分配バッファの前記出力ノードは、出力インピーダンス(Zs)を有し、前記第1及び第2クロック分配バッファには、供給電圧Vddが供給され、前記最大電圧レベルは、実質的に、
Vdd*[Z0/(Z0+Zs)]
で表すことができる。
前記最大電圧レベルは、実質的に、前記第1クロック分配バッファと前記第2クロック分配バッファへの供給電圧に等しくしてもよい。
前記伝送線は、ストリップライン、積層ペアライン、両面積層ペアライン、ラテラルリターンパスを有する両面積層ペアライン、マイクロストリップライン、及びグルーブラインのうちから選択することもできる。
前記伝送線、第1クロック分配バッファ、及び第2クロック分配バッファは、Hツリー、Xツリー及びRCバランスアーキテクチャのうちから選択されるクロック分配アーキテクチャの一部であることが好ましい。
好適には、前記入射信号は、ナローパルスを含む。
d1=2*(Zo/R)ln[(2*Zo)/(Zo+Zs)]
で表される。
好適には、伝送線の長さは、最高長(d2)よりも短く、この最高長は、実質的に、
d2=2*(Zo/R)ln[(4*Zo)/(Zo+Zs)]
で表される。
入射信号は、立ち上がり時間(Trf)を有し、前記伝送線のインダクタンスをL、キャパシタンスをCとして、前記立ち上がり時間は、実質的に、
Trf<2(LC)0.5(Z0/R)ln[4*Z0/(Z0+Zs)]
の式で制限されることが好ましい。
d2=2*(Zo/R)ln [(4*Zo)/ (Zo+Zs)]
と表すことができる。
Vdd*[Z0/(Z0+Zs)]
で表すことができる。
前記伝送線の長さは、好適には、最低長をd1として約d1を超える長さとなっており、この最低長は、実質的に、
d1=2*(Zo/R)ln[(2*Zo)/(Zo+Zs)]
と表すことができる。
前記伝送線の長さは、好適には、最高長をd2として約d2よりも短く、この最高長は、実質的に、
d2=2*(Zo/R)ln[(4*Zo)/(Zo+Zs)]
と表すことができる。
Trf<2(LC)0.5(Z0/R)ln[4*Z0/(Z0+Zs)]
の式で制限されるようにしてもよい。
本発明のその他の特徴及び利点は、図面を参照して、以下の記述により明確とされる。
dv/dx=-(R+jωL)*i (1)
di/dx=-(G+jωC)*v (2)
ただし、ωはクロック信号の角周波数である。これらの等式(1)、(2)を用いるkとで、伝送線100に沿った電圧v(x)と電流i(x)は、以下のように表される。
v(x)=V1e(−γx)+V2e(γx) (3)
i(x)=(V1e(−γx)+V2e(γx))/Z0 (4)
ただし、γは伝搬定数であり、以下の式5に示される。V1e(−γx)は、入射波であり、始点xから終点x+dxまで、例えば、フォワードパス102を伝搬する。V2e(γx)は、反射波であり、終点x+dxから始点xまで、例えば、リターンパス104を伝搬する。Z0は、伝送線100の特性インピーダンスであり、以下の式6により定義される。
γ={(R+jωL)(G+jωC)}0.5 (5)
Z0={(R+jωL)/(G+jωC)}0.5 (6)
v(x)=Vdd*[Z0/(Z0+Zs)]*e(−R*(1/2)*(1/Z0)*x) (7)
ただし、第1バッファ202の出力インピーダンスはZs、第1バッファ202及び第2バッファ204には、電源電圧Vddが供給されている。(7)式によれば、伝送線100に沿った電圧v(x)は、第1バッファ202からの距離が大きくなるにつれて指数関数的に小さくなる。
dmin=2*(Z0/R)ln{(2*Z0)/(Z0+Zs)} (8)
本発明の更なる一形態によれば、伝送線100の長さは、好適には、入射信号が第2クロック分配バッファ204の入力ノード134の最低閾値電圧よりほぼ大きい値となる値となっている。
dmax=2*(Z0/R)ln[4*Z0/(Z0+Zs)] (9)
Trf<2(LC)0.5(Z0/R)ln[4*Z0/(Z0+Zs)] (10)
伝送線のアーキテクチャにおいて、直交及びラテラル構造を一緒に用いることができる。図4Eは、ラテラルリターンパスを備えた両面積層ペア伝送線構造の断面図を示す。信号配線は、層N+1に設けられ、リターンパスは、その両側に配置されている。更なる電流リターンパスが層N及び層N+2に設けられている。
Claims (26)
- 入力ノードと出力ノードとを備えた第1クロック分配バッファを有し、当該第1クロック分配バッファは、前記入力ノードへの入力信号から前記出力ノードに入射信号を生成するよう動作可能であり、
第1端部と第2端部とを備えた伝送線を有し、前記第1端部は、前記第1端部から前記第2端部への前記伝送線の長さ方向に沿って前記入射信号が伝搬するように、前記第1クロック分配バッファの前記出力ノードに結合されており、
入力ノードと出力ノードとを備えた第2クロック分配バッファを有し、前記入力ノードは、前記伝送線の第2端部に結合されており、当該第2クロック分配バッファは、その前記入力ノードへの前記入射信号からその前記出力ノードに出力信号を生成するよう動作可能であり、その前記入力ノードで第1反射信号が生成されて前記伝送線の長さ方向に沿って前記第2端部から前記第1端部へと伝搬し、
前記伝送線の第1端部と第2端部との間の長さは、前記伝送線の前記第2端部での前記入射信号と前記第1反射信号との合成電圧レベルが最大電圧レベルをほぼ超えないものとする長さであり、
前記伝送線は、特性インピーダンス(Z0)及び抵抗(R)を有し、前記第1クロック分配バッファの前記出力ノードは、出力インピーダンス(Zs)を有し、前記第1及び第2クロック分配バッファには、供給電圧Vddが供給され、前記最大電圧レベルは、実質的に、
Vdd*[Z0/(Z0+Zs)]
で表すことができる、集積回路。 - 前記最大電圧レベルは、実質的に、前記第1クロック分配バッファと前記第2クロック分配バッファへの供給電圧に等しい、請求項1記載の集積回路。
- 前記伝送線の前記第2端部での前記入射信号の電圧レベルは、前記最大電圧レベルの少なくとも約1/4以上である、請求項1記載の集積回路。
- 前記入射信号の前記電圧レベルは、前記最大電圧レベルの約1/4〜前記最大電圧レベルの約1/2の間の値である、請求項3記載の集積回路。
- 前記伝送線は、ストリップライン、積層ペアライン、両面積層ペアライン、ラテラルリターンパスを有する両面積層ペアライン、マイクロストリップライン、及びグルーブラインのうちから選択される、請求項1記載の集積回路。
- 前記伝送線、第1クロック分配バッファ、及び第2クロック分配バッファは、Hツリー、Xツリー及びRCバランスアーキテクチャのうちから選択されるクロック分配アーキテクチャの一部である、請求項1記載の集積回路。
- 前記入射信号は、ナローパルスを含む、請求項1記載の集積回路。
- 入力ノードと出力ノードとを備えた第1クロック分配バッファを有し、当該第1クロック分配バッファは、前記入力ノードへの入力信号から前記出力ノードに入射信号を生成するよう動作可能で、前記入射信号は、初期電圧値を有し、
第1端部と第2端部とを備えた伝送線を有し、前記第1端部は、前記第1端部から前記第2端部への前記伝送線の長さ方向に沿って前記入射信号が伝搬するように、前記第1クロック分配バッファの前記出力ノードに結合されており、
入力ノードと出力ノードとを備えた第2クロック分配バッファを有し、前記入力ノードは、前記伝送線の第2端部に結合されており、当該第2クロック分配バッファは、その前記入力ノードへの前記入射信号からその前記出力ノードに出力信号を生成するよう動作可能であり、その前記入力ノードで第1反射信号が生成されて前記伝送線の長さ方向に沿って前記第2端部から前記第1端部へと伝搬し、
前記伝送線の第1端部と第2端部との間の長さは、前記入射信号が前記第2クロック分配バッファの前記入力ノードの最低閾値電圧をほぼ超えるものとする長さであり、
前記伝送線の第1端部と第2端部との間の長さは、前記伝送線の前記第2端部での前記入射信号と前記第1反射信号との合成電圧レベルが最大電圧レベルをほぼ超えないものとする長さであり、
前記伝送線は、特性インピーダンス(Z0)及び抵抗(R)を有し、前記第1クロック分配バッファの前記出力ノードは、出力インピーダンス(Zs)を有し、前記第1及び第2クロック分配バッファには、供給電圧Vddが供給され、前記最大電圧レベルは、実質的に、
Vdd*[Z0/(Z0+Zs)]
で表すことができる、集積回路。 - 前記最低閾値電圧は、最大電圧レベルの少なくとも約1/4以上である、請求項8記載の集積回路。
- 前記第1クロック分配バッファ及び第2クロック分配バッファは、供給電圧を有し、前記最大電圧レベルは、実質的に、この供給電圧に等しい、請求項9記載の集積回路。
- 前記入射信号の電圧レベルは、前記最大電圧レベルの約1/4〜前記最大電圧レベルの約1/2の間の値である、請求項9記載の集積回路。
- 前記伝送線は、ストリップライン、積層ペアライン、両面積層ペアライン、ラテラルリターンパスを有する両面積層ペアライン、マイクロストリップライン、及びグルーブラインのうちから選択される、請求項9記載の集積回路。
- 前記伝送線、第1クロック分配バッファ、及び第2クロック分配バッファは、Hツリー、Xツリー及びRCバランスアーキテクチャのうちから選択されるクロック分配アーキテクチャの一部である、請求項9記載の集積回路。
- 前記入射信号は、ナローパルスを含む、請求項9記載の集積回路。
- 入力ノードと出力ノードを備えた第1クロック分配バッファを有し、前記出力ノードは、出力インピーダンス(Zs)を有し、前記第1クロック分配バッファは、前記入力ノードへの入力信号から前記出力ノードに入射信号を生成するよう動作可能で、
第1端部と第2端部とを備えた伝送線を有し、前記第1端部は、前記第1端部から前記第2端部への前記伝送線の長さ方向に沿って前記入射信号が伝搬するように、前記第1クロック分配バッファの前記出力ノードに結合されており、前記伝送線の特性インピーダンスをZ0、抵抗値をRとして、
入力ノードと出力ノードとを備えた第2クロック分配バッファを有し、前記入力ノードは、前記伝送線の第2端部に結合されており、当該第2クロック分配バッファは、その前記入力ノードへの前記入射信号からその前記出力ノードに出力信号を生成するよう動作可能であり、
前記伝送線の第1端部と第2端部との間の長さは、最低長をd1として約d1を超える長さとなっており、この最低長は、実質的に、
d1=2*(Zo/R)ln[(2*Zo)/(Zo+Zs)]
と表される、集積回路。 - 前記伝送線は、ストリップライン、積層ペアライン、両面積層ペアライン、ラテラルリターンパスを有する両面積層ペアライン、マイクロストリップライン、及びグルーブラインのうちから選択される、請求項15記載の集積回路。
- 前記伝送線の長さは、最高長(d2)よりも短く、この最高長は、実質的に、
d2=2*(Zo/R)ln[(4*Zo)/(Zo+Zs)]
で表される、請求項15記載の集積回路。 - 前記入射信号は、立ち上がり時間(Trf)を有し、前記伝送線のインダクタンスをL、キャパシタンスをCとして、前記立ち上がり時間は、実質的に、
Trf<2(LC)0.5(Z0/R)ln[4*Z0/(Z0+Zs)]
の式で制限される、請求項15記載の集積回路。 - 前記伝送線、第1クロック分配バッファ、及び第2クロック分配バッファは、Hツリー、Xツリー及びRCバランスアーキテクチャのうちから選択されるクロック分配アーキテクチャの一部である、請求項15記載の集積回路。
- 前記Z0の値は、Rの値よりも高い値である、請求項15記載の集積回路。
- 前記入射信号は、ナローパルスを含む、請求項15記載の集積回路。
- 集積回路上に設けられているとともに第1端部と第2端部とを有する伝送線に沿ってクロック信号を分配する方法であって、
第1クロックバッファの入力ノードで入力信号を受信し、
入力クロック信号に基づいて前記第1クロックバッファの出力ノードに入射信号を生成し、前記出力ノードは、前記伝送線の第1端部に結合されており、
前記伝送線の前記第1端部から第2端部へと前記入射信号を伝送し、前記第2端部は、第2クロックバッファの入力ノードに結合されており、前記第2クロックバッファは、その前記入力ノードへの前記入射信号からその出力ノードに出力信号を生成するよう動作可能であり、
前記第1端部から第2端部の長さは、前記入射信号と前記伝送線の前記第2端部での反射信号との合成電圧レベルが最大電圧レベルをほぼ超えない長さとされており、
前記伝送線は、特性インピーダンス(Z0)及び抵抗(R)を有し、前記第1クロックバッファの前記出力ノードは、出力インピーダンス(Zs)を有し、前記第1及び第2クロックバッファには、供給電圧Vddが供給され、前記最大電圧レベルは、実質的に、
Vdd*[Z0/(Z0+Zs)]
で表すことができる、方法。 - 前記伝送線は、特性インピーダンス(Z0)と抵抗値(R)とを有し、前記第1クロックバッファの前記出力ノードは出力インピーダンス(Zs)を有し、前記伝送線の長さは、最低長をd1として約d1を超える長さとなっており、この最低長は、実質的に、
d1=2*(Zo/R)ln [(2*Zo)/ (Zo+Zs)]
と表される、請求項22記載の方法。 - 前記伝送線は、特性インピーダンス(Z0)と抵抗値(R)とを有し、前記第1クロックバッファの前記出力ノードは出力インピーダンス(Zs)を有し、前記伝送線の長さは、最高長をd2として約d2よりも短く、この最高長は、実質的に、
d2=2*(Zo/R)ln[(4*Zo)/(Zo+Zs)]
と表される、請求項22記載の方法。 - 前記入射信号は、立ち上がり時間(Trf)を有し、前記伝送線のインダクタンスをL、キャパシタンスをC、特性インピーダンスをZ0、抵抗をR、前記第1クロックバッファの出力インピーダンスをZsとして、前記立ち上がり時間は、実質的に、
Trf<2(LC)0.5(Z0/R)ln[4*Z0/(Z0+Zs)]
の式で制限される、請求項22記載の方法。 - 前記入射信号は、ナローパルスを含む、請求項22記載の方法。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US29794001P | 2001-06-13 | 2001-06-13 | |
US60/297,940 | 2001-06-13 | ||
US10/113,052 | 2002-04-01 | ||
US10/113,052 US6667647B2 (en) | 2001-06-13 | 2002-04-01 | Low power clock distribution methodology |
PCT/US2002/018673 WO2002101527A1 (en) | 2001-06-13 | 2002-06-12 | Low power clock distribution methodology |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2005503004A JP2005503004A (ja) | 2005-01-27 |
JP2005503004A5 JP2005503004A5 (ja) | 2005-08-04 |
JP4886164B2 true JP4886164B2 (ja) | 2012-02-29 |
Family
ID=26810660
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003504222A Expired - Lifetime JP4886164B2 (ja) | 2001-06-13 | 2002-06-12 | 低電力クロック分配方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6667647B2 (ja) |
EP (1) | EP1395894A4 (ja) |
JP (1) | JP4886164B2 (ja) |
KR (1) | KR100588802B1 (ja) |
CN (1) | CN1267803C (ja) |
WO (1) | WO2002101527A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6909127B2 (en) * | 2001-06-27 | 2005-06-21 | Intel Corporation | Low loss interconnect structure for use in microelectronic circuits |
JP4457613B2 (ja) * | 2003-09-04 | 2010-04-28 | ソニー株式会社 | 固体撮像装置 |
US7446622B2 (en) * | 2003-09-05 | 2008-11-04 | Infinera Corporation | Transmission line with low dispersive properties and its application in equalization |
US7109902B2 (en) * | 2004-06-30 | 2006-09-19 | Texas Instruments Incorporated | Method and system for sampling a signal |
KR100808076B1 (ko) * | 2005-09-16 | 2008-03-03 | 후지쯔 가부시끼가이샤 | 클록 분배 회로 |
US20070229115A1 (en) * | 2006-01-25 | 2007-10-04 | International Business Machines Corporation | Method and apparatus for correcting duty cycle error in a clock distribution network |
WO2014039817A2 (en) | 2012-09-07 | 2014-03-13 | Calhoun Benton H | Low power clock source |
US20150033050A1 (en) * | 2013-07-25 | 2015-01-29 | Samsung Electronics Co., Ltd | Semiconductor integrated circuit and computing device including the same |
US11579649B1 (en) | 2021-12-30 | 2023-02-14 | Analog Devices, Inc. | Apparatus and methods for clock duty cycle correction and deskew |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5934032B2 (ja) * | 1980-03-06 | 1984-08-20 | 日本原子力事業株式会社 | 信号伝送線路におけるリンギング防止回路 |
JP2665517B2 (ja) * | 1989-09-29 | 1997-10-22 | 株式会社日立製作所 | 終端回路 |
JPH03186020A (ja) * | 1989-12-15 | 1991-08-14 | Mitsubishi Electric Corp | 終端回路 |
EP0499763B1 (en) * | 1991-02-21 | 1997-04-23 | International Business Machines Corporation | DCE and method for processing data received in a DCE allowing multiple operating configurations |
EP0542321A3 (en) * | 1991-09-23 | 1993-06-09 | Schlumberger Technologies, Inc. | Method and circuit for controlling voltage reflections on transmission lines |
JPH05143535A (ja) * | 1991-10-18 | 1993-06-11 | Toshiba Corp | 半導体集積回路 |
JPH06332569A (ja) * | 1993-05-26 | 1994-12-02 | Nippon Telegr & Teleph Corp <Ntt> | 実時間タイマ一致化装置および一致方法 |
JP2735034B2 (ja) | 1995-06-14 | 1998-04-02 | 日本電気株式会社 | クロック信号分配回路 |
US5911063A (en) | 1996-07-10 | 1999-06-08 | International Business Machines Corporation | Method and apparatus for single phase clock distribution with minimal clock skew |
JP3441948B2 (ja) | 1997-12-12 | 2003-09-02 | 富士通株式会社 | 半導体集積回路におけるクロック分配回路 |
JP2000200114A (ja) * | 1999-01-07 | 2000-07-18 | Nec Corp | クロック分配回路 |
US6249193B1 (en) * | 1999-02-23 | 2001-06-19 | International Business Machines Corporation | Termination impedance independent system for impedance matching in high speed input-output chip interfacing |
-
2002
- 2002-04-01 US US10/113,052 patent/US6667647B2/en not_active Expired - Lifetime
- 2002-06-12 CN CNB028117735A patent/CN1267803C/zh not_active Expired - Lifetime
- 2002-06-12 KR KR1020037016361A patent/KR100588802B1/ko active IP Right Grant
- 2002-06-12 EP EP02756168A patent/EP1395894A4/en not_active Withdrawn
- 2002-06-12 WO PCT/US2002/018673 patent/WO2002101527A1/en active Application Filing
- 2002-06-12 JP JP2003504222A patent/JP4886164B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20020190775A1 (en) | 2002-12-19 |
KR20040010710A (ko) | 2004-01-31 |
WO2002101527A1 (en) | 2002-12-19 |
CN1267803C (zh) | 2006-08-02 |
US6667647B2 (en) | 2003-12-23 |
JP2005503004A (ja) | 2005-01-27 |
EP1395894A4 (en) | 2007-04-04 |
CN1514966A (zh) | 2004-07-21 |
EP1395894A1 (en) | 2004-03-10 |
KR100588802B1 (ko) | 2006-06-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6378080B1 (en) | Clock distribution circuit | |
US6772362B2 (en) | System for distributing clock signal with a rise rate such that signals appearing at first and second output terminals have substantially no signal skew | |
US20060092929A1 (en) | Interwoven clock transmission lines and devices employing the same | |
JP4886164B2 (ja) | 低電力クロック分配方法 | |
US5548734A (en) | Equal length symmetric computer bus topology | |
US20030231473A1 (en) | Printed wiring board for controlling signal transmission using paired inductance and capacitance | |
US6873533B2 (en) | Unbuffered memory system | |
JP2003069413A (ja) | 半導体装置、その駆動方法及びその設定方法 | |
JPH11204726A (ja) | 集積回路装置モジュール | |
US6208702B1 (en) | High frequency clock signal distribution utilizing CMOS negative impedance terminations | |
Flynn et al. | Global signaling over lossy transmission lines | |
US5994924A (en) | Clock distribution network with dual wire routing | |
US6011441A (en) | Clock distribution load buffer for an integrated circuit | |
JP2005503004A5 (ja) | ||
US6828852B2 (en) | Active pulsed scheme for driving long interconnects | |
US5532500A (en) | Semiconductor integrated circuit device having clock signal wiring construction for suppressing clock skew | |
JP5277700B2 (ja) | クロック分配回路、半導体集積回路、およびクロック分配方法 | |
US6919619B2 (en) | Actively-shielded signal wires | |
JP2002094489A (ja) | データ伝送回路 | |
US6144224A (en) | Clock distribution network with dual wire routing | |
Liaw et al. | Crossing the planes at high speed. Signal integrity issues at split ground and power planes | |
US20070229115A1 (en) | Method and apparatus for correcting duty cycle error in a clock distribution network | |
JP4272149B2 (ja) | 方向性結合器を用いたデータ転送方式 | |
JP4625798B2 (ja) | 半導体装置 | |
JP2006526335A (ja) | バッファ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070731 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071001 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090526 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090826 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090907 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20091002 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20100714 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20100818 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110108 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20110111 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111031 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111209 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141216 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4886164 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |