JP4625798B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、特に、高速信号を用いて情報処理を行う半導体チップ、半導体パッケージに関するものである。

近年、半導体集積回路の動作周波数の上昇に伴い、半導体装置に対して高速な動作が要求されている。信号が高速化すると、信号のスルーレートが上がり、同時スイッチングノイズ、クロストーク、反射により波形品質の劣化が起こる。信号品質を向上させる方法として差動伝送があるが、これは２本の信号配線が必要であり高コストになるので、ＤＲＡＭのような安価であることが望まれるシステムのＤａｔａ Ｉ／Ｏ系ではシングルエンドが主流である。シングルエンドにおけるレシーバ回路では参照電圧（Ｖｒｅｆ）を論理判別の基準電位として用いる。この場合、差動伝送と異なってＶｒｅｆや信号にはコモンモードノイズが発生するため、ノイズマージンの確保が難しい。この問題を解決する方法として特許文献１がある。特許文献１では閾値変換回路を用いてＶｒｅｆにヒステリシス特性を持たせ、受信回路のノイズマージンを拡大させている。
特開２００６−６０６８９号公報

しかしながら、前述した特許文献１の技術においては、データ信号毎に閾値変換回路を必要とするため、回路の大規模化や実装面積を多く必要とする等コストが高くなる問題があった。本発明は、このようなことを鑑みてなされたものであり、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の半導体装置は、レシーバ回路の一方の入力に第１伝送部（例えば伝送線路）を介して信号を入力し、他方の入力に第２伝送部（例えば伝送線路）を介して参照電圧を入力する構成を具備し、この第１伝送部と第２伝送部が電磁結合するように配置されたものとなっている。すなわち、第２伝送部に第１伝送部の信号と逆極性のフォワードクロストーク信号を誘起することでレシーバ回路の入力電位差を拡大するものとなっている。または、第２伝送部に第１伝送部の信号と同極性のバックワードクロストーク信号を誘起し、これに対して逆極性の反射信号を生じさせることで、レシーバ回路の入力電位差を拡大するものとなっている。

このような構成を用いることで、例えば、前述した閾値変換回路のような特殊な回路を設けずにノイズマージンが拡大でき、低コスト化、又は高速化、あるいは信頼性の向上などが実現可能になる。

なお、第１伝送部や第２伝送部は、例えば半導体チップ上の配線を用いたり、又はパッケージ基板上の配線を用いることなどで実現可能である。また、例えばバックワードクロストーク信号を用いる構成の場合、第２伝送部における参照電圧の入力側のノードに対して抵抗とコンデンサからなるローパスフィルタを接続することで、前述した逆極性の反射信号を生成するとよい。そうすると、例えば、複数のレシーバ回路を備え、これらに対して共通に参照電圧を供給するような構成において、あるレシーバ回路から共通の参照電圧配線を介して周り込んだノイズをこのローパスフィルタで低減でき、また、ローパスフィルタ内のコンデンサによって前述した逆極性の反射信号を生成する機能も兼用することができる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、ノイズマージンの拡大を低コストで実現可能になる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１による半導体装置において、その構成の一例を示す回路図である。本実施の形態１の半導体装置は、半導体チップ（以下チップと略す）１を含み、チップ１内には、外部端子（ノード）１０から入力された信号を伝送して論理判定する入力回路ＩＢＵＦ１が含まれている。なお、図示はしないが、チップ１内には、所望の論理回路および／または記憶回路などの各種機能ブロックが含まれ、これらの回路は、この入力回路ＩＢＵＦ１の出力を受けて所望の動作を行う。

外部端子１０にはデータ信号ＤＱが入力され、この信号はチップ１内配線を介してレシーバ６に伝えられる。また、入力されたデータ信号ＤＱは、例えばＯＤＴ（On Die Termination）等の終端抵抗２により整合終端される。終端抵抗２は外部端子（ノード）１２を介して終端電圧（Ｖｔｔ）に接続される。なお、終端抵抗２は、外部端子１２に限らず、チップ１内で生成された終端電圧に接続されても良い。

レシーバ６は、２つのノード間の電圧差を比較することで論理値に変換する。一方のノードは伝送線路３と伝送線路７を介して外部端子１０に、他方のノードは伝送線路３と伝送線路４を介して外部端子（ノード）１１に接続される。また、外部端子１１には、チップ１外から一定電圧となる参照電圧（Ｖｒｅｆ）が給電されている。

伝送線路３は、例えばチップ１上の配線で形成された結合線路であり、互いに近接距離に平行配線された電磁気的に結合している線路３ａ，３ｂからなる。伝送線路（結合線路）３のノードで、伝送線路７との接続点をＡ、レシーバ６との接続点をＢとＤ、伝送線路４との接続点をＣと呼ぶことにする。伝送線路３では、この電磁結合により伝送線路３の一方の線路３ａに矩形パルスの信号が印加されると伝送線路３の他方の線路３ｂにクロストークが発生する。ディジタル回路においては、タイミング規定等は信号の立ち上がり時間や立ち下がり時間で規定されることが多い。このため代表周波数は動作周波数ではなくKnee Frequency（Ｆｋｎｅｅ）が用いられる。比誘電率がεｒの媒質中の線路を伝送する信号の波長λはλ＝Ｃｏ／（Ｆｋｎｅｅ・√εｒ）と表される。ここで、Ｃｏは光速である。この波長λに比べ線路長が約１０倍以上長い場合、分布定数回路とできるので信号の進行方向に対して異なる波形を誘起することが知られている。これを方向性を持つという。伝送線路３に印加したパルスが一方の線路３ａを点Ａから点Ｂに伝搬する方向に対して、他方の線路３ｂには点Ｃと点Ｄ（それぞれ後方と前方と呼ぶ）に向けてクロストークが誘起される。この後方に伝搬する波をバックワードクロストーク、前方に伝搬する波をフォワードクロストークと呼ぶこととする。

伝送線路３は、進行する信号の電圧電流比で定義される特性インピーダンス（Ｚ０）を有し、また、点Ａ−Ｂ間、或いは点Ｃ−Ｄ間の伝搬遅延時間をｔｄ０とする。伝送線路７は、伝送線路３の持つ特性インピーダンス（Ｚ０）とおおよそ等しい特性インピーダンスを持つ配線とし、点Ａでの反射はない様に設計されている。一方、伝送線路４は、伝送線路３のＺ０よりも低い特性インピーダンス（Ｚ１）を持つように設計され、これによって点Ｃでは負の反射が生じる。

本実施の形態１の半導体装置は、このような構成を用いて、伝送線路３上に誘起されたバックワードクロストークと反射を利用してノイズマージンを向上させることが特徴となっている。

図２は、図１の半導体装置における動作の一例を示す波形図であり、チップ１の外部端子１０にデータ信号ＤＱが印加された場合の点Ａ〜点Ｄの波形を示すものである。図1の半導体装置における動作では、バックワードクロストークとフォワードクロストークが発生する。図２の波形図はバックワードクロストークによる波形変化だけを示している。データ信号ＤＱは、外部端子１１に印加される参照電圧Ｖｒｅｆを基準に振幅Ｖ０を備えるものとする。すなわち、ハイレベルはＶｒｅｆ＋Ｖ０／２であり、ローレベルはＶｒｅｆ−Ｖ０／２である。情報を持つ信号は交流成分にあり、直流成分に依らないので、信号は信号振幅Ｖ０がどうなるかを考えればよい。

外部端子１０に印加された信号振幅Ｖ０の信号は、伝送線路７を介して点Ａに到達する。しかし、伝送線路７と伝送線路３の特性インピーダンスは同じであるためこの部分での反射はない。しかしながら、結合線路（伝送線路）３の点Ｃには電圧Ｖ０と結合係数Ｋｂの積であるＫｂ・Ｖ０の電圧波形が誘起される。ここでＫｂはバックワードクロストーク係数と呼ばれ、形状の如何に関わらず、常に正の値をとることが知られている。

この誘起したバックワードクロストーク波形は、結合線路３を点Ｄから点Ｃの方向である後方に伝搬する。点Ｃでは、式（１）に示すように伝送線路４の特性インピーダンス（Ｚ１）が伝送線路３の特性インピーダンス（Ｚ０）より低いため、点Ｃでの反射係数Γ１（式（２））は、負の値となる（式（３））。

Ｚ１＜Ｚ０ （１）
Γ１＝（Ｚ１−Ｚ０）／（Ｚ１＋Ｚ０） （２）
Γ１＜０ （３）
このため、点Ｃへ伝送したバックワードクロストークは点Ｃで負の反射が生成され、この負の反射波は点Ｃから点Ｄの方向へ伝送線路３を進行し、レシーバ６に入力されることになる。このときのレシーバ６に入力される点Ｄの電圧は、Γ１・Ｋｂ・Ｖ０でありＶ０とは逆符号となる。したがって、点Ａに印加され点Ｂに伝搬した正の振幅Ｖ０に対して、点Ｄでは負の波が伝搬するので結果として、レシーバ６の２つの入力端子間電圧（Ｖｄ）は、
Ｖｄ＝Ｖ（Ｂ）−Ｖ（Ｄ）
＝Ｖ０−Γ１・Ｋｂ・Ｖ０
＝Ｖ０（１−Γ１・Ｋｂ）＞Ｖ０ （４）
となる。ここで、Ｖ（Ｂ）とＶ（Ｄ）はそれぞれ点Ｂと点Ｄでの電圧を示している。すなわち、レシーバ６の差動入力は信号振幅が拡大したことになる。故に、ノイズマージンが向上したことになる。

図２では、以上に説明したような動作が示されており、まず、点Ａにおいて正のパルス波形（振幅Ｖ０）が伝播されると、点Ｂにおいては伝送線路３の遅延時間ｔｄ０後にこのパルス波形が到達する。一方、この点Ａにおける正のパルス波形の伝播に伴い、点Ｃには、正のバックワードクロストーク（振幅Ｋｂ・Ｖ０）が誘起され、このバックワードクロストークは、点Ａにおけるパルス波形の伝播直後から伝送線路の往復時間後（すなわち２ｔｄ０）まで発生することが知られている。そして、このバックワードクロストークは、点Ｃにおいて、負の反射波形（振幅｜Γ１・Ｋｂ・Ｖ０｜）を生成し、この負の反射波形がｔｄ０後に点Ｄに到達する。

したがって、本実施の形態１を用いない場合、レシーバ６の論理判定マージンは「Ｖ０−Ｖｒｅｆ」であるが、本実施の形態１を用いることで、「Ｖ０−（Ｖｒｅｆ−｜Γ１・Ｋｂ・Ｖ０｜）となり、｜Γ１・Ｋｂ・Ｖ０｜の分だけ論理判定マージンが向上する。なお、図２では、点Ａにおいて正のパルス波形（ハイレベル信号）が伝播された場合の説明を行ったが、勿論、負のパルス波形（ロウレベル信号）が伝播された場合も同様である。この場合、点Ｃにおいて正の反射波形（振幅｜Γ１・Ｋｂ・Ｖ０｜）が生成され、この分だけ論理判定マージンが向上することになる。また、上述したバックワードクロストークの負の反射波とほぼ同時に、点Ｄには線路３ａからのフォワードクロストークが現れるので、点Ｄの電圧波形は、正確には両者の重畳波形となる。しかし、フォワードクロストーク係数Kｆが負なるように実装とすることが可能である。その場合には、フォワードクロストークによる電圧変化を考慮に加えても、論理判定マージンは益々拡大する。

図３は、図１の半導体装置がＤＤＲ方式のラッチ動作を行う場合の動作例を示すタイミングチャートである。ＤＤＲ（Ｄｏｕｂｌｅ−ｄａｔａ−ｒａｔｅ）方式では、クロック（ＣＫ）の立ち上がりと立ち下がりでデータ信号ＤＱをラッチする。バックワードクロストークのパルス幅は結合線路３の往復時間２ｔｄ０であるので、このパルス幅が（１）セットアップ・ホールド時間より長く、（２）同一データレート内であることが望ましい。なぜなら、（１）セットアップ・ホールドを含めたラッチタイミングの間でＶｒｅｆの電圧変化が起こすことでノイズマージンをより確実に拡大することができ、（２）同一データレート内とすることでシンボル間干渉が防げるためである。従って、図１の半導体装置を用いる際には、式（５）を満たすように結合線路３等の設計を行うことが望ましい。

ｔＳ＋ｔＨ＜２ｔｄ０＜ｔＤＱ （５）
ここで、ｔＳはラッチのセットアップ時間、ｔＨはラッチのホールド時間、ｔＤＱは１データレートの時間である。また、結合線路３を伝搬する波形の伝搬速度をｖｐとし、データレートを周波数ｆＤＱで表し、式（５）を結合線路３の線路長Ｌ１に換算すると式（６）のようになる。

｛（ｔＳ＋ｔＨ）・ｖｐ／２｝＜Ｌ１＜ｖｐ／（２ｆＤＱ） （６）
なお、図３のｔＬは信号の立ち上がりからラッチまでの時間を示す。

図４は、図１の半導体装置を用いたシミュレーション結果の一例を示す波形図である。このシミュレーションは、図１の半導体装置の各種伝送線路３，４，７を半導体基板上に形成したメタル配線の配線幅、配線長、および配線間隔を調整して行ったものである。図４に示すように、図１のレシーバ６の一端（点Ｂ）において、参照電圧（Ｖｒｅｆ）を中心にハイパルスとロウパルスが交互に遷移するデータ信号ＤＱが伝播しているのに対して、レシーバ６の他端（点Ｄ）では、ＤＱと同様の周期でＶｒｅｆを中心にロウパルスとハイパルスが交互に遷移するような信号が発生している。したがって、データ信号ＤＱのラッチタイミングを、各パルスの中心付近に定めるとノイズマージンを拡大できることが判る。

以上、本実施の形態１の半導体装置を用いると、チップ１上に簡単な配線構造を設けることでレシーバ６の入力振幅を拡大することができ、ノイズマージンを拡大することが可能となる。これによって、半導体装置の高速化または高信頼化を実現できる。さらに、前述した特許文献１のように各端子にノイズマージンを拡大するための回路を設けるのではなく、配線構造によってノイズマージンの拡大を実現しているため、小面積化または低コスト化を図れる。

なお、ここでは、チップの外部端子からレシーバに至る経路に結合線路等を形成する構成例で説明を行ったが、この結合線路等を形成する経路は、勿論これに限定されるものではない。例えば、マイクロコンピュータ等のようにチップ内に複数の機能ブロックを備えた構成において、その機能ブロック間を接続する配線経路上に形成したり、あるいは、チップ内に限らずチップが実装されるパッケージ基板や、パッケージングされた半導体デバイスが実装されるプリント基板上に形成することも可能である。

また、ここでは、図１の線路３ａ，３ｂにそれぞれ同一の特性インピーダンスＺ０を持たせたが、これらが電磁結合していればよく、必ずしも同一の特性インピーダンスである必要はない。さらに、線路３ａと線路３ｂの間隔は、所望の電磁結合が得られる限り特に限定はされないが、本発明者等の検討によると、例えば、線路３ａ，３ｂの内の幅の広い方の配線幅の４倍以内の間隔で平行に配線すると良好な電磁結合が得られる。

（実施の形態２）
本実施の形態２の半導体装置は、前述した実施の形態１の伝送線路３が十分な長さを取れず、Ｖｒｅｆマージン拡大用クロストークのパルス幅が十分でない場合に適用して特に有益なものである。図５は、本発明の実施の形態２による半導体装置において、その構成の一例を示す回路図である。本実施の形態２の半導体装置は、具体的には、Ｖｒｅｆマージン拡大用クロストークのレシーバ到達のタイミングを最適化することで、パルス幅が狭い欠点を補う。これを波形をベースに説明する。

図５の説明に先立ち、本実施の形態２の半導体装置の動作概要を前述した図３の電圧波形を用いて説明する。図３において、クロストークパルス幅２ｔｄ０がデータ信号ＤＱのパルス幅よりも十分に小さい場合、クロストークパルスがデータ信号ＤＱの立ち上がり近傍の時間帯でのみレシーバに入力されてしまうことが起こり得る。通常、レシーバによるデータ信号ＤＱのラッチタイミングは、データ信号ＤＱのパルス時間幅の中心付近に設定されることが多いため、このラッチタイミング近傍の時間帯でクロストークパルスをレシーバに到達させることが望ましい。これを実現するためには、レシーバのラッチタイミング（データの立ち上がりからｔＬ時間後で定義）に、ちょうどクロストークパルスの中心が来るように時間調整すればよい。

そこで、図５の半導体装置では、図１の半導体装置における伝送線路３（線路３ｂ）と反射波生成用の伝送線路４の間に伝送線路５を追加している。なお、図１の伝送線路７は、本質的な部分ではないため図５においては省略している。伝送線路５は、線路３ｂと同じ線幅にする等で線路３ｂと同じ特性インピーダンスＺ０を備えている。特性インピーダンスが同じであるため、伝送線路５では反射を起こさず、伝送線路５を通過して伝送線路４に到達して初めて反射を起こす。したがって、結合線路３で生成したバックワードクロストークは、伝送線路５の往復遅延時間分（２ｔｄ１）だけデータ信号ＤＱの立ち上がり時刻から遅れてレシーバ６に到達することになり、伝送線路３の長さを十分取れない場合にも、十分な効果を得ることができるようになる。

なお、この往復遅延時間（２ｔｄ１）は、先ほど定義したｔＬを基準に調整する。すなわち、往復遅延時間（２ｔｄ１）の一つの目安としては、図３の波形に基づき、例えば式（７）を満たす範囲内となる。また、波形の伝搬速度をｖｐとし、伝送線路５の線路長Ｌ２に換算すると、式（８）を満たす範囲内となる。

ｔＬ−ｔＳ＜２ｔｄ１＜ｔＬ （７）
｛（ｔＬ−ｔＳ）・ｖｐ／２｝＜Ｌ２＜ｔＬ・ｖｐ／２ （８）
以上、本実施の形態２の半導体装置を用いることで、実施の形態１で述べた各種効果に加えて、更に、バックワードクロストークを利用したノイズマージンの拡大手法を、様々なレイアウト制約等が存在する半導体チップに対して柔軟に適用することが可能となる。なお、伝送線路５は、前述した結合線路３と伝送線路４の間の代わりに、結合線路３とレシーバ６の間（すなわち点Ｅの箇所）に挿入することも可能である。ただし、この場合は、往復ではなく片道の遅延時間で調整することになるため、前者の場合と比較して２倍の線路長が必要となる。したがって、面積効率の点からは、伝送線路５を結合線路３と伝送線路４の間に設ける方が望ましい。

（実施の形態３）
前述した実施の形態１，２では、バックワードクロストークを利用したが、バックワードクロストークはその波形の特性上、結合配線長で生成されるパルス幅が決まってしまうので、チップの中など十分な配線長が得られない系では、使用上の制限が生じてしまう事態も予想される。そこで、本実施の形態３の半導体装置では、結合線路においてデータ信号と同方向に伝播するクロストークである、フォワードクロストークを用いた例を説明する。フォワードクロストークの場合は、信号の立ち上がり時間でそのパルス幅がほぼ決まることになる。

図６は、本発明の実施の形態３による半導体装置において、その構成の一例を示す回路図である。図６の半導体装置は、図１と同様、外部端子１０〜１２に接続された入力回路ＩＢＵＦ３と、この入力回路ＩＢＵＦ３の出力を受けて所望の動作を行う各種機能ブロックとが半導体チップ１ｂ内に含まれた構成となっている。外部端子１０にはデータ信号ＤＱが入力され、このデータ信号ＤＱは伝送線路（結合線路）３０を構成する一方の線路３０ａを介してレシーバ６の一端に伝送される。また、このレシーバ６の一端と、終端電圧（Ｖｔｔ）が供給される外部端子１２との間には終端抵抗２が設けられ、データ信号ＤＱは、この終端抵抗２によって整合終端される。

外部端子１１には、参照電圧（Ｖｒｅｆ）が給電されている。この参照電圧（Ｖｒｅｆ）は、結合線路３０を構成する他方の線路３０ｂと、伝送線路５０を介してレシーバ６の他端に伝送される。結合線路３０を構成する線路３０ａ，３０ｂは、例えばチップ１上の配線で形成され、互いに近接距離に平行配線されることで電磁気的に結合している。この結合線路３０（線路３０ａ，３０ｂ）の特性インピーダンスはＺ０であり、伝搬遅延時間はｔｄ０である。伝送線路５０もチップ１上の配線で形成され、その特性インピーダンスは、結合線路３０と同じＺ０であり、伝搬遅延時間はｔｄ１である。ここで、線路３０ａの一端（外部端子１０側）を点Ｅ、レシーバ６の一端（伝送線路３０ａの他端）を点Ｇ、線路３０ｂの一端（伝送線路５０側）を点Ｆ、レシーバ６の他端（伝送線路５０の一端）を点Ｈとする。

フォワードクロストークを用いると、結合線路３０で結合した信号が点Ｆから点Ｈへ向かう方向に進行する。なお、同時にバックワードクロストークも発生しているが、この本実施の形態３では使わない。実施の形態１，２のように配線幅の違う反射点をＶｒｅｆ配線側には設けないので、レシーバ６側への影響は考えなくて良い。線路３０ａに入力されたパルスの電圧振幅をＶ０とすると、線路３０ｂに誘起するフォワードクロストークの電圧振幅はＫｆ・Ｌ・Ｖ０／Ｔｒである。ここで、Ｋｆはフォワードクロストーク係数、Ｌは結合線路長、Ｔｒは信号の立ち上がり時間である。レシーバ６において、Ｖｒｅｆ側に入力すべき信号はデータ信号と逆向きの電圧を有する必要があるので、本実施の形態３ではＫｆ＜０が条件となる。

フォワードクロストークのパルス幅ｔＷは結合線路３０の線路３０ａに入力されるパルスの立ち上がり時間Ｔｒとほぼ同一であり、Ｔｒが信号周期に対して非常に速い場合は、実施の形態２で述べたことと同じ事態が生じる恐れがある。すなわち、クロストークのパルス幅が十分でないとレシーバ６でのラッチのタイミングにおいて、Ｖｒｅｆの電位が所望の極性に振れていないことが起こりえる。このような場合、実施の形態２と同じ考え方で、Ｖｒｅｆ側に発生するクロストークのタイミング調整を行えばよい。図６の伝送線路５０がそれであり、この線路の伝播遅延時間（ｔｄ１）を用いてラッチのタイミングにあわせる。

図７は、図６の半導体装置における動作の一例を示す波形図である。図６の外部端子１０（点Ｅに該当）に正の振幅Ｖ０のパルス信号が入力されると、当該パルス信号が結合線路３０の伝播遅延時間（ｔｄ０）後に点Ｇに到達する。一方、点Ｆには負の振幅｜Ｋｆ・Ｌ・Ｖ０／Ｔｒ｜からなるフォワードクロストークが生成される。このフォワードクロストークは、発生後さらに伝送線路５０の伝播遅延時間（ｔｄ１）を経て点Ｈに到達する。図７において、例えば、点Ｇのパルス信号に対してその中心付近のタイミングでラッチを行う場合、フォワードクロストークを伝送線路５０によってｔｄ１分遅らせることで、このラッチタイミング時にレシーバ６への入力電圧振幅を拡大でき、ノイズマージンを拡大可能となる。

なお、この伝送線路５０の伝播遅延時間（ｔｄ１）の目安としては、実施の形態２で述べた式（７）に基づいて式（９）となり、伝送線路５０の線路長Ｌ３に換算すると、前述した式（８）に基づいて式（１０）となる。すなわち、式（７），式（８）が伝送線路の往復時間で調整するのに対して、式（９），式（１０）では伝送線路の片道の時間で調整することになる。

ｔＬ−ｔＳ＜ｔｄ１＜ｔＬ （９）
｛（ｔＬ−ｔＳ）・ｖｐ｝＜Ｌ３＜ｔＬ・ｖｐ （１０）
また、フォワードクロストークのパルス幅ｔＷは、図３の場合と同様に、ｔＳをラッチのセットアップ時間、ｔＨをラッチのホールド時間、ｔＤＱを１データレートの時間とすると、式（１１）を満たすことが望ましい。

ｔＳ＋ｔＨ＜ｔＷ＜ｔＤＱ （１１）
以上、本実施の形態３の半導体装置を用いることで、実施の形態１で述べた各種効果に加えて、更に、フォワードクロストークを利用したノイズマージンの拡大手法を、様々なレイアウト制約等が存在する半導体チップに対して柔軟に適用することが可能となる。

（実施の形態４）
本実施の形態４の半導体装置は、実施の形態１〜３で述べた入力回路を複数備え、各入力回路に対して共通に参照電圧（Ｖｒｅｆ）が供給される場合に有益なものである。すなわち、通常、チップ内では１つのピンからＶｒｅｆが供給され、それを各レシーバに分配して給電する形態をとる。そのため、実施の形態１，２の場合は、発生したバックワードクロストークノイズの透過波が他のレシーバに伝播したり、あるいは実施の形態３の場合はフォワードクロストークノイズのレシーバでの反射が他のレシーバに伝播したりして、悪影響を及ぼす可能性がある。

本実施の形態４では、このようなことを鑑み、チップの中のＶｒｅｆ配線分岐点において図８や図９のようにフィルタを設ける。図８は、本発明の実施の形態４の半導体装置において、その各入力回路毎の構成例を示す回路図である。図９は、図８の入力回路を複数備えた構成例を示す回路図である。図８に示す半導体装置（半導体チップ１ｃ）は、図１の半導体装置における線路３ｂと参照電圧（Ｖｒｅｆ）が供給される外部端子１１の間に、抵抗８とコンデンサ９からなるローパスフィルタが設けられた構成となっている。すなわち、外部端子１１は、配線１４を介して抵抗８の一端に接続され、抵抗８の他端が線路３ｂに接続される。また、この抵抗８の他端と、接地電圧ＧＮＤが供給される外部端子１３との間にコンデンサ９が設けられる。

図９に示す半導体装置（半導体チップ１ｄ）は、図８に示したローパスフィルタを含む入力回路ＩＢＵＦ４が複数（ここでは簡素化のため２個）備わった構成となっている。一方の入力回路ＩＢＵＦ４ａには、外部端子１０ａからのデータ信号ＤＱ１と外部端子１１からの参照電圧（Ｖｒｅｆ）が入力され、他方の入力回路ＩＢＵＦ４ｂには、外部端子１０ｂからのデータ信号ＤＱ２と外部端子１１からの参照電圧（Ｖｒｅｆ）が入力される。ここで、外部端子１１からの参照電圧（Ｖｒｅｆ）は、配線１４を介してＩＢＵＦ４ａ内のローパスフィルタと、ＩＢＵＦ４ｂ内のローパスフィルタに接続される。なお、ローパスフィルタを構成する抵抗８は、例えば、半導体基板上に形成した拡散層等によって実現され、コンデンサ９は、半導体基板上に形成したダイオードの接合容量や、ＭＯＳトランジスタ等のゲート容量などによって実現される。

このような構成を用いると、例えば図９においてＩＢＵＦ４ａから配線１４にノイズが周り込んだ場合、ＩＢＵＦ４ｂでは、その中に含まれるローパスフィルタが当該ノイズの伝搬を抑制するため、伝送線路３には殆どノイズが入力されない。したがって、ノイズマージンが向上し、信頼性が高い半導体装置を実現可能となる。接地電圧ＧＮＤに接続されたコンデンサ９によって伝送線路３側から見た場合のインピーダンスを低くできるため、図１の伝送線路４と同様の機能（すなわち負の反射の生成点としての機能）を兼用することも可能となる。ここで、バックワードクロストークの周波数をｆｂとすると、コンデンサ９のインピーダンスＺｃは式（１２）で表される。

Ｚｃ＝１／（２π・ｆｂ・Ｃ） （１２）
反射係数Γは式（１３）となる。

Γ＝（Ｚｃ−Ｚ０）／（Ｚ０＋Ｚｃ） （１３）
本発明は、数％〜１０％程度のノイズマージン拡大効果を得るためのものである。そのため、Γ＝−０．１とすると、コンデンサ９の容量値は式（１２）、（１３）よりＣ＝１１／（１８π・ｆｂ・Ｚ０）となる。また、抵抗８の抵抗値をＲとすると、ローパスフィルタのカットオフ周波数は式（１４）となる。

１／（２π・Ｒ・Ｃ） （１４）
バックワードクロストークの伝搬を抑制するためには１／（２π・Ｒ・Ｃ）＜ｆｂでなければならない。ゆえに、式（１４）とコンデンサ９の容量値より抵抗８の抵抗値はＲ＞９・Ｚ０／１１となる。ここではΓ＝−０．１としたが、この値に限定するわけではない。このローパスフィルタを構成しているコンデンサ９を負の反射の生成点とすることによって面積効率が高い半導体装置を実現できる。

以上、本実施の形態４の半導体装置を用いることで、半導体チップ上に図1の構成を並列に接続しても、他の結合線路で発生したクロストークの回り込みを防ぐ効果がある。なお、ここでは、図１の構成例に対してローパスフィルタを適用する例で説明を行ったが、勿論、図５の構成例に対しても同様に適用可能である。

（実施の形態５）
前述した実施の形態１〜４では、結合線路等を半導体チップ内で形成する場合を主として説明を行ったが、本実施の形態５では、結合線路等を半導体パッケージ内で形成する場合について説明する。なお、ここでは、実施の形態１，２で述べたようなバックワードクロストークを用いた場合の構成について説明するが、フォワードクロストークを用いた場合でも同様に考えてよい。

通常、半導体装置では、配線層が単層である低コストのパッケージ基板を用いることが多い。この場合、半導体パッケージ内で配線レイアウトの制約が非常に多くなる。最も大きい制約は配線本数の制約である。たとえば、半導体パッケージ内で、データ信号配線一本につき一本のＶｒｅｆ配線を設けるというのは、結局差動の場合と同程度の配線本数を必要としてしまい、高コストなパッケージになってしまうので、受け入れられない場合がほとんどである。このような系では、全てのデータ信号線についてＶｒｅｆノイズマージンを稼ぐのではなく、例えば一つのデータ配線に着目してＶｒｅｆノイズマージンを上げるようにすればよい。これが本実施の形態５の考え方であり、これを図１０で説明する。

図１０は、本発明の実施の形態５の半導体装置において、その構成の一例を示す概略図である。ここでは、４つのデータ信号線のある半導体パッケージの配線レイアウトを基にして説明する。図１０では、半導体チップ上の外部端子であるチップパッド（Ｃｈｉｐ Ｐａｄ）と、半導体パッケージ上の外部端子であり複数の半田ボール２１等からなるボールバンプ（Ｂａｌｌ ｂｕｍｐ）と、それらの間の配線とを備えたパッケージ基板２０が示されている。このようなパッケージ基板２０は、例えば、ＢＧＡ（Ball Grid Array）やＣＳＰ（Chip Size Package）といった半導体パッケージで用いられる。Ｂａｌｌ ｂｕｍｐとは、半導体パッケージを搭載するプリント基板とパッケージ基板との電気的・物理的接点となる場所であり、Ｃｈｉｐ Ｐａｄとは、半導体チップとパッケージ基板との電気的・物理的接点となる箇所である。

Ｂａｌｌ ｂｕｍｐとＣｈｉｐ ｐａｄの間は、パッケージ基板２０上の配線によって電気的に接続されている。ここでは、４つのデータ配線（ＤＱ１〜ＤＱ４）があるようなパッケージ基板を考えるが、データ配線の本数はこれ以上でもこれ以下でも良い。４つのデータ配線は、パッケージ基板のレイアウトの都合上、長さの異なる配線で接続されている。一般的にデータ信号に重畳するノイズはインダクタンスに起因するノイズが主流であり、配線長が長いデータ配線ほどノイズ量が大きく（ノイズマージンが小さく）なる傾向にある。

そこで、図１０のように、最も配線長が長いデータ配線（ここではＤＱ１）に着目し、このデータ配線の一部の区間でＶｒｅｆ配線を近接させ、クロストーク発生用の結合配線２２（すなわち図１の結合線路３に対応）を形成する。さらに、結合配線２２とＶｒｅｆのＢａｌｌ ｂｕｍｐとの間の配線上に、この結合配線２２よりも広い配線幅を備えた、負の反射波生成用の配線２３（すなわち図１の伝送線路４に対応）を設ける。なお、一般的には、配線幅を広くするほど特性インピーダンスを下げることができるが、これ以外にも、例えば、パッケージ基板内の接地電圧ＧＮＤ面との距離を短くしたり、配線厚を変えることなどによっても特性インピーダンスを下げることができる。

以上、本実施の形態５の半導体装置を用いることで、全データのうち最もノイズマージンが低いと思われるところのノイズマージン確保を低コストで実現でき、半導体装置全体を見渡したときの対ノイズ性能を向上させることが可能となる。この場合、Ｖｒｅｆと結合させたデータ信号のノイズマージンを拡大することができるが、その他のデータ信号のノイズマージンを下げることがある。しかし、半導体装置全体で見ればノイズマージンは向上することになる。もちろん、クロストーク信号のタイミングを他のデータ信号のタイミングと配線長の調整等でずらせば問題ない。なお、ここでは、パッケージ基板上で一つのデータ配線に対してノイズマージンを拡大することとしたが、複数の配線層を備えたパッケージ基板を用いる場合などでは、パッケージ基板上のレイアウト制約が許容する限り２以上のデータ配線に対してノイズマージンを拡大することも可能である。また、ここでは、パッケージ基板上の配線を用いる例を示したが、パッケージングされた半導体デバイスが搭載されるプリント基板の配線層を用いて同様のことを実現することも可能である。

（実施の形態６）
本実施の形態６の半導体装置は、複数の差動インタフェースを有する半導体チップの信号伝送をシングルエンド接続で行うものである。差動インタフェースは、１つの信号当たり２本の信号配線が必要となるので、シングルエンドに比べ信号配線の占有面積が多くなりコスト高になる。そこで、本実施の形態６の半導体装置は、信号の伝送速度を落としてシングルエンド接続にすることで、信号配線の占有面積を減らしコストパフォーマンスを向上させる。具体的な接続は、差動レシーバの一方の入力に参照電圧配線を接続し、他方に信号配線を接続する。そして、この参照電圧配線と信号配線に対して、これまでに述べたような結合線路等を形成することで、ノイズマージンを確保する。なお、結合線路は半導体パッケージまたはプリント基板上に形成する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

本発明の半導体装置は、例えば、プロセッサ等の論理回路装置やメモリ装置等のように外部からの高速ディジタル信号を受けて所望の処理を行う半導体装置全般に対して広く適用可能である。

本発明の実施の形態１による半導体装置において、その構成の一例を示す回路図である。 図１の半導体装置における動作の一例を示す波形図である。 図１の半導体装置がＤＤＲ方式のラッチ動作を行う場合の動作例を示すタイミングチャートである。 図１の半導体装置を用いたシミュレーション結果の一例を示す波形図である。 本発明の実施の形態２による半導体装置において、その構成の一例を示す回路図である。 本発明の実施の形態３による半導体装置において、その構成の一例を示す回路図である。 図６の半導体装置における動作の一例を示す波形図である。 本発明の実施の形態４の半導体装置において、その各入力回路毎の構成例を示す回路図である。 図８の入力回路を複数備えた構成例を示す回路図である。 本発明の実施の形態５の半導体装置において、その構成の一例を示す概略図である。

符号の説明

１，１ａ〜１ｄ 半導体チップ
２ 終端抵抗
３，３０ 結合線路
３ａ，３ｂ，３０ａ，３０ｂ 線路
４，５，７，５０ 伝送線路
６ レシーバ
８ 抵抗
９ コンデンサ
１０〜１３，１０ａ，１０ｂ 外部端子
１４，２３ 配線
２０ パッケージ基板
２１ 半田ボール
２２ 結合配線
ＩＢＵＦ 入力回路
ＤＱ データ信号
Ｖｔｔ 終端電圧
Ｖｒｅｆ 参照電圧
ＣＫ，／ＣＫ クロック信号

Claims (17)

1. 第１および第２ノードを含み、前記第１ノードと前記第２ノードの間の電位差によって論理判定を行うレシーバ回路と、
   第１信号が入力される第３ノードと、
   参照電圧が供給される第４ノードと、
   前記第３ノードに入力された前記第１信号を前記第１ノードに伝送する第１伝送部と、
   前記第４ノードに供給された前記参照電圧を前記第２ノードに伝送し、かつ前記第１伝送部と電磁結合するように配置された第２伝送部と、
   前記第２伝送部と前記第４ノードの間に設けられ、前記第２伝送部の特性インピーダンスよりも低い特性インピーダンスを備えた第３伝送部とを具備し、
   前記第２伝送部では、前記第１信号が前記第１伝送部を伝送する際に、前記第１信号と同一極性であり前記第３伝送部に向けて進行する第２信号が誘起され、
   前記第２信号が前記第３伝送部に入力された際には、前記第２信号と逆極性である反射信号が生成され、前記反射信号が前記第２伝送部を介して前記第４ノードに伝送されることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   更に、前記第２伝送部と前記第３伝送部の間に、前記第２伝送部の特性インピーダンスに等しい特性インピーダンスを備えた第４伝送部が設けられることを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記第４伝送部は伝送線路によって実現され、
   当該伝送線路の線路長Ｌ２は、ｔＳを前記レシーバ回路のラッチに必要なセットアップ時間とし、ｔＬを前記第１ノードでの前記第１信号の遷移開始からラッチまでの時間とし、ｖｐを信号波形の伝送速度としたとき、
   「｛（ｔＬ−ｔＳ）・ｖｐ／２｝＜Ｌ２＜ｔＬ・ｖｐ／２」を満たすことを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記第１伝送部および前記第２伝送部は、同一の線路長からなる２本の伝送線路によって実現され、
   前記線路長Ｌ１は、ｔＳを前記レシーバ回路のラッチに必要なセットアップ時間とし、ｔＨを前記レシーバ回路のラッチに必要なホールド時間とし、ｖｐを信号波形の伝送速度とし、ｆＤＱをデータレート周波数としたとき、
   「｛（ｔＳ＋ｔＨ）・ｖｐ／２｝＜Ｌ１＜ｖｐ／（２ｆＤＱ）」を満たすことを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記半導体装置は、１つの半導体チップからなり、
   前記第１伝送部および前記第２伝送部は、前記半導体チップ上の配線によって実現されることを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、
   前記半導体装置は、１つの半導体チップと前記半導体チップが搭載されるパッケージ基板からなり、
   前記第１伝送部および前記第２伝送部は、前記パッケージ基板上の配線によって実現されることを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、
   前記第３伝送部は、
   前記第２伝送部への接続ノードと前記第４ノードへの接続ノード間に接続された抵抗と、
   前記第２伝送部への接続ノードと接地電圧の間に接続されたコンデンサとを有することを特徴とする半導体装置。
8. 第１および第２ノードを含み、前記第１ノードと前記第２ノードの間の電位差によって論理判定を行うレシーバ回路と、
   第１信号が入力される第３ノードと、
   参照電圧が供給される第４ノードと、
   前記第３ノードに入力された前記第１信号を前記第１ノードに伝送する第１伝送部と、
   前記第４ノードに供給された前記参照電圧を前記第２ノードに伝送し、かつ前記第１伝送部と電磁結合するように配置された第２伝送部とを具備し、
   前記第２伝送部では、前記第１信号が前記第１伝送部を伝送する際に、前記第１信号と逆極性であり前記第２ノードに向けて進行する第２信号が誘起されることを特徴とする半導体装置。
9. 請求項８記載の半導体装置において、
   前記第２信号のパルス幅ｔＷは、ｔＳを前記レシーバ回路のラッチに必要なセットアップ時間とし、ｔＨを前記レシーバ回路のラッチに必要なホールド時間とし、ｔＤＱをデータレート時間としたとき、
   「ｔＳ＋ｔＨ＜ｔＷ＜ｔＤＱ」を満たすことを特徴とする半導体装置。
10. 請求項８記載の半導体装置において、
    更に、前記第２伝送部と前記第２ノードの間に、前記第２伝送部の特性インピーダンスに等しい特性インピーダンスを備えた第３伝送部が設けられることを特徴とする半導体装置。
11. 請求項１０記載の半導体装置において、
    前記第３伝送部は伝送線路によって実現され、
    当該伝送線路の線路長Ｌ３は、ｔＳを前記レシーバ回路のラッチに必要なセットアップ時間とし、ｔＬを前記第１ノードでの前記第１信号の遷移開始からラッチまでの時間とし、ｖｐを信号波形の伝送速度としたとき、
    「｛（ｔＬ−ｔＳ）・ｖｐ｝＜Ｌ３＜ｔＬ・ｖｐ」を満たすことを特徴とする半導体装置。
12. 請求項８記載の半導体装置において、
    前記半導体装置は、１つの半導体チップからなり、
    前記第１伝送部および前記第２伝送部は、前記半導体チップ上の配線によって実現されることを特徴とする半導体装置。
13. 請求項８記載の半導体装置において、
    前記半導体装置は、１つの半導体チップと前記半導体チップが搭載されるパッケージ基板からなり、
    前記第１伝送部および前記第２伝送部は、前記パッケージ基板上の配線によって実現されることを特徴とする半導体装置。
14. 第１および第２ノードを含み、前記第１ノードと前記第２ノードの間の電位差によって論理判定を行う第１レシーバ回路と、
    第３および第４ノードを含み、前記第３ノードと前記第４ノードの間の電位差によって論理判定を行う第２レシーバ回路と、
    第１信号が入力される第５ノードと、
    第２信号が入力される第６ノードと、
    参照電圧が供給される第７ノードと、
    前記第５ノードに入力された前記第１信号を前記第１ノードに伝送する第１伝送部と、
    前記第１伝送部と電磁結合するように配置された第２伝送部と、
    前記第６ノードに入力された前記第２信号を前記第３ノードに伝送する第３伝送部と、
    前記第３伝送部と電磁結合するように配置された第４伝送部と、
    前記第７ノードに供給された前記参照電圧を伝送し、第１分岐ノードと第２分岐ノードを含んだ第５伝送部と、
    前記第１分岐ノードと前記第２伝送部の間に設けられた第１ローパスフィルタと、
    前記第２分岐ノードと前記第４伝送部の間に設けられた第２ローパスフィルタとを具備し、
    前記第７ノードに供給された参照電圧は、前記第５伝送部と前記第１ローパスフィルタと前記第２伝送部を介して前記第２ノードに伝送され、かつ前記第５伝送部と前記第２ローパスフィルタと前記第４伝送部を介して前記第４ノードに伝送され、
    前記第２伝送部では、前記第１信号が前記第１伝送部を伝送する際に、前記第１信号と同一極性であり前記第１ローパスフィルタに向けて進行する第３信号が誘起され、
    前記第４伝送部では、前記第２信号が前記第３伝送部を伝送する際に、前記第２信号と同一極性であり前記第２ローパスフィルタに向けて進行する第４信号が誘起され、
    前記第１ローパスフィルタは、前記第３信号を受けて前記第３信号と逆極性となる第１反射信号を生成し、
    前記第２ローパスフィルタは、前記第４信号を受けて前記第４信号と逆極性となる第２反射信号を生成することを特徴とする半導体装置。
15. 請求項１４記載の半導体装置において、
    前記第１ローパスフィルタは、
    前記第１分岐ノードと前記第２伝送部の間に接続された第１抵抗と、
    前記第１抵抗の前記２伝送部側の接続ノードと接地電圧の間に接続された第１コンデンサとを有し、
    前記第２ローパスフィルタは、
    前記第２分岐ノードと前記第４伝送部の間に接続された第２抵抗と、
    前記第２抵抗の前記４伝送部側の接続ノードと接地電圧の間に接続された第２コンデンサとを有することを特徴とする半導体装置。
16. 請求項１５記載の半導体装置において、
    前記半導体装置は、１つの半導体チップからなり、
    前記第１〜前記第５伝送部は、前記半導体チップ上の配線によって実現されることを特徴とする半導体装置。
17. 請求項１記載の半導体装置において、
    前記第１伝送部と前記第２伝送部が半導体パッケージ上の配線によって実現されていることを特徴とする半導体装置。

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