JP4884883B2 - Group III nitride semiconductor device - Google Patents
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本発明は、III族窒化物半導体装置に関し、より詳しくは、III族窒化物半導体から構成される電界効果型トランジスタを有するIII族窒化物半導体装置に関する。 The present invention relates to a group III nitride semiconductor device, and more particularly to a group III nitride semiconductor device having a field effect transistor made of a group III nitride semiconductor.
III-Ｖ族化合物半導体のうちＧａＮは、エネルギーバンドギャップが３．４ｅＶと大きく、ボンド間の結合エネルギーが大きい。また、ＧａＮの飽和速度は約２．５×１０7ｃｍ／秒、耐圧は約３×１０6Ｖ／ｃｍであって、Ｓｉ、ＧａＡｓ、ＳｉＣのそれよりも大きい。 Among the III-V group compound semiconductors, GaN has a large energy band gap of 3.4 eV and a large bond energy between bonds. Further, the saturation rate of GaN is about 2.5 × 10 7 cm / second and the breakdown voltage is about 3 × 10 6 V / cm, which is larger than that of Si, GaAs, and SiC.
従って、ＧａＮは、高速動作のパワートランジスタの材料として用いられることが可能になり、ＧａＮを使用する電子デバイスとして、例えば、ＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）や高電子移動度トランジスタがある。 Accordingly, GaN can be used as a material for a power transistor that operates at high speed, and examples of electronic devices using GaN include MESFET (Metal-Semiconductor Field Effect Transistor) and high electron mobility transistors.
そのような電界効果型トランジスタのソース・ドレイン間の電圧が５０Ｖ以上の高電圧領域においては、電流コラプスや電流スランプといった大電圧を印可した状態でオン抵抗が増大する現象の発生が知られている。この現象は、電界効果トランジスタにおける発熱の発生や消費電力の増大、素子寿命の短命化などを引き起こす要因の１つとなっている。 In a high voltage region where the voltage between the source and drain of such a field effect transistor is 50 V or more, it is known that a phenomenon in which the on-resistance increases in a state where a large voltage such as current collapse or current slump is applied. . This phenomenon is one of the factors that cause generation of heat in the field effect transistor, increase in power consumption, and shortening of the device life.
そのような現象が生じる原因としては、表面準位による電子トラップによって生じるなど、諸説がある。
そのような現象に対しては、電界効果型トランジスタが形成されたウェハチップの上方から紫外線（ＵＶ）を照射してソース・ドレイン間電流の増大を抑制することが下記の非特許文献１に記載されている。
There are various theories that cause such a phenomenon, such as an electron trap caused by surface states.
Non-Patent
また、特許文献１においても、半導体素子の上から光を照射してトランジスタの特性の悪化を防止することが記載されている。
しかし、電界効果型トランジスタに外部から光を照射する場合には、パッケージに光透過窓を設けて、さらにその光透過窓に対向して光源を配置する必要があり、これではパッケージが複雑化し、しかも電界効果型トランジスタ及びその周辺構造が大形化するといった不都合がある。 However, when irradiating light to the field effect transistor from the outside, it is necessary to provide a light transmission window in the package, and further to arrange a light source facing the light transmission window, which complicates the package, In addition, the field effect transistor and its peripheral structure are disadvantageous in size.
さらに、光源の長寿命化、消費電力低下を防止するために、電界効果型トランジスタの動作に同期させて光源を発光させる周辺回路を設ける必要があり、これでは電界効果型トランジスタ駆動系回路が大規模化するといった問題がある。 Furthermore, in order to prevent the light source from extending its life and reducing power consumption, it is necessary to provide a peripheral circuit that emits light from the light source in synchronization with the operation of the field effect transistor, which requires a large field effect transistor drive circuit. There is a problem of scaling up.
本発明が解決しようとする課題は、電界効果型トランジスタとこのトランジスタに光を照射する光源及びその駆動回路の小型化を図ることができるIII族窒化物半導体装置を提供することにある。 The problem to be solved by the present invention is to provide a field effect transistor, a light source for irradiating the transistor with light, and a group III nitride semiconductor device capable of reducing the size of its drive circuit.
上記の課題を解決するための本発明の第１の態様は、基板と、前記基板上に設けられ且つIII族窒化物半導体から構成される電界効果型トランジスタと、前記基板上に設けられ且つ前記電界効果トランジスタに光を照射するための発光素子とを有することを特徴とするIII族窒化物半導体装置である。 A first aspect of the present invention for solving the above-mentioned problems is a substrate, a field effect transistor provided on the substrate and made of a group III nitride semiconductor, provided on the substrate and A group III nitride semiconductor device comprising: a light emitting element for irradiating a field effect transistor with light.
本発明の第２の態様は、前記第１の態様に係るIII族窒化物半導体装置において、前記電界効果トランジスタは、前記基板上に積層された第１のIII族窒化物半導体の電子走行層と、前記電子走行層上に積層された第２のIII族窒化物半導体からなる電子供給層と、前記電子供給層の上に形成されたゲート電極、ソース電極及びドレイン電極とを有することを特徴とする。 According to a second aspect of the present invention, in the group III nitride semiconductor device according to the first aspect, the field effect transistor includes an electron transit layer of the first group III nitride semiconductor stacked on the substrate, And an electron supply layer made of a second group III nitride semiconductor laminated on the electron transit layer, and a gate electrode, a source electrode, and a drain electrode formed on the electron supply layer. To do.
本発明の第３の態様は、前記第１の態様に係るIII族窒化物半導体装置において、前記電界効果トランジスタのゲート電極は、誘電体膜を介してIII族窒化物半導体層に接続することを特徴とする。 According to a third aspect of the present invention, in the group III nitride semiconductor device according to the first aspect, the gate electrode of the field effect transistor is connected to the group III nitride semiconductor layer through a dielectric film. Features.
本発明の第４の態様は、前記第１乃至第３の態様のいずれかに係るIII族窒化物半導体装置において、前記発光素子は、前記基板上に形成された第３のIII族窒化物半導体からなる一導電型層と、第４のIII族窒化物半導体からなる反対導電型層と、前記一導電型層に接続される第１の電極と、前記反対導電型層に接続される第２の電極とを有することを特徴とする。 A fourth aspect of the present invention is the group III nitride semiconductor device according to any one of the first to third aspects, wherein the light emitting element is a third group III nitride semiconductor formed on the substrate. A first conductivity type layer composed of a fourth group III nitride semiconductor, a first electrode connected to the one conductivity type layer, and a second electrode connected to the opposite conductivity type layer. Electrode.
本発明の第５の態様は、前記第１乃至第４の態様のいずれかに係るIII族窒化物半導体装置において、前記発光素子は発光ダイオードであることを特徴とする。 According to a fifth aspect of the present invention, in the group III nitride semiconductor device according to any one of the first to fourth aspects, the light emitting element is a light emitting diode.
本発明の第６の態様は、前記第１乃至第７の態様のいずれかに係るIII族窒化物半導体装置において、前記電界効果トランジスタはノーマリオン型であり、前記電界効果トランジスタのゲートと前記発光素子のカソードが直列に接続されていることを特徴とする。 According to a sixth aspect of the present invention, in the group III nitride semiconductor device according to any one of the first to seventh aspects, the field effect transistor is a normally-on type, and the gate of the field effect transistor and the light emission The cathodes of the elements are connected in series.
本発明の第７の態様は、前記第６の態様に係るIII族窒化物半導体装置において、前記前記基板上に成長されたIII族窒化物半導体層を含むダイオードをさらに有し、前記ダイオードのアノードは前記電界効果トランジスタの前記ゲートに接続され、前記ダイオードのカソードは前記電界効果型トランジスタのソースに接続されることを特徴とする。 A seventh aspect of the present invention is the group III nitride semiconductor device according to the sixth aspect, further comprising a diode including a group III nitride semiconductor layer grown on the substrate, the anode of the diode Is connected to the gate of the field effect transistor, and the cathode of the diode is connected to the source of the field effect transistor.
本発明の第８の態様は、前記第１乃至第５の態様のいずれかに係るIII族窒化物半導体装置において、前記電界効果型トランジスタはノーマリオフ型であり、前記発光素子のアノードは前記電界効果型トランジスタのゲートに接続され、前記発光素子のカソードは前記電界効果型トランジスタのソースに接続されることを特徴とする。 According to an eighth aspect of the present invention, in the group III nitride semiconductor device according to any one of the first to fifth aspects, the field effect transistor is a normally-off type, and the anode of the light emitting element is the field effect. The cathode of the light emitting element is connected to the source of the field effect transistor.
本発明の第９の態様は、前記第１乃至第８の態様のいずれかに係るIII族窒化物半導体装置において、前記電界効果トランジスタと前記発光素子の接続は、金属配線、金属ワイヤ、ドーパント導入半導体層の少なくとも１つを介して接続されることを特徴とする。 According to a ninth aspect of the present invention, in the group III nitride semiconductor device according to any one of the first to eighth aspects, the connection between the field effect transistor and the light emitting element is a metal wiring, a metal wire, or a dopant introduction. It is connected through at least one of the semiconductor layers.
本発明によれば、III族窒化物半導体の電界効果トランジスタと発光素子を同一基板上に設けるようにしたので、発光素子により発光された光は電界効果トランジスタのIII族窒化物半導体層に照射され、これにより電流コラプスによるソース・ドレイン間のオン抵抗の増加が抑制される。
しかも、電界効果トランジスタと発光素子が同一基板上で接近した状態となるので、光透過窓の無いパッケージに封入することが可能になり、発光素子と電界効果トランジスタの取り付け面積の縮小化が可能になる。
According to the present invention, the group III nitride semiconductor field effect transistor and the light emitting element are provided on the same substrate, so that the light emitted by the light emitting element is irradiated to the group III nitride semiconductor layer of the field effect transistor. This suppresses an increase in on-resistance between the source and drain due to current collapse.
Moreover, since the field effect transistor and the light emitting element are close to each other on the same substrate, it can be sealed in a package without a light transmission window, and the mounting area of the light emitting element and the field effect transistor can be reduced. Become.
以下に本発明の実施の形態を図面に基づいて詳細に説明する。
（第１の実施の形態）
図１〜図３は、本発明の実施形態に係るIII族窒化物半導体装置及びその製造工程を示す断面図である。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(First embodiment)
1 to 3 are sectional views showing a group III nitride semiconductor device and a manufacturing process thereof according to an embodiment of the present invention.
まず、図１（ａ）に示すように、ヒ素（Ａｓ）、リン（Ｐ）等がドープされたｎ型シリコン（Ｓｉ）基板１上に、厚さ約１００ｎｍのｎ型AlN系材料からなるバッファ層２と、厚さ２〜４μｍ程度のｎ型ＧａＮ層３を順に形成する。
First, as shown in FIG. 1A, a buffer made of an n-type AlN-based material having a thickness of about 100 nm on an n-type silicon (Si)
続いて、ｎ型ＧａＮ層３上に酸化シリコン（SiO2）からなる第１の誘電体膜１１をＣＶＤ法により約１μｍの厚さに形成した後に、第１の誘電体膜１１上にフォトレジストＲを塗布し、これを露光、現像してトランジスタ形成領域において第１の誘電体膜２２を露出させる。なお、第１の誘電体膜１１として窒化シリコン（Si3N4）等を用いてもよい。
Subsequently, after a first
そして、パターニングされたフォトレジストＲをマスクにして第１の誘電体膜１１をフッ酸等によりエッチングすることにより、第１の誘電体膜１１をパターニングして、トランジスタ形成領域でｎ型ＧａＮ層３を露出させる。
Then, by using the patterned photoresist R as a mask, the first
フォトレジストＲをアセトン等の溶剤により除去した後に、図１（ｂ）に示すように、第１の誘電体膜１１から露出したトランジスタ形成領域のｎ型ＧａＮ層３上に、ノンドープのＧａＮからなる電子走行層４とノンドープのＡｌＧａＮからなる電子供給層５をそれぞれ約１μｍ、約２０ｎｍの厚さに選択成長する。電子走行層４と電子供給層５の界面には、電子供給層５から供給された２次元電子ガスが生じる。
After removing the photoresist R with a solvent such as acetone, as shown in FIG. 1B, the n-
次に、第１の誘電体膜１１をフッ酸により除去した後に、電子供給層４及びｎ型ＧａＮ層３の上に第２の誘電体膜１２をＣＶＤ法により約１μｍの厚さに成長する。
Next, after removing the first
そして、第１の誘電体膜１１と同じようなフォトレジストを使用するパターニング方法によって、図１（ｃ）に示すように第２の誘電体膜１２をパターニングしてｎ型ＧａＮ層３を発光素子形成領域で露出させるとともに、電子走行層４及び電子供給層５を覆うパターンを形成する。
Then, by patterning using a photoresist similar to the first
第２の誘電体膜１２のパターニングに使用したフォトレジスト（不図示）を除去した後に、図１（ｄ）に示すように、第２の誘電体膜１２から露出した発光素子形成領域のｎ型ＧａＮ層３上に、ｎ型ＧａＮクラッド層６、多重量子井戸（ＭＱＷ）構造のアンドープＩｎＧａＮ／ＧａＮ発光層７、ｐ型ＧａＮクラッド層８、及びｐ型ＧａＮコンタクト層９を順に選択成長する。そして、コンタクト層９の成長後に、第２の誘電体膜１２をフッ酸等により除去する。
After removing the photoresist (not shown) used for patterning the second
なお、発光素子形成領域での化合物半導体の成長工程と、トランジスタ形成領域での化合物半導体の成長工程の順を逆にしてもよい。
以上のようなバッファ層２からｐ型ＧａＮコンタクト層９までの各層は、基板温度を１１００℃として有機金属気相成長（ＭＯＣＶＤ）法によって成長される。
Note that the order of the compound semiconductor growth step in the light emitting element formation region and the compound semiconductor growth step in the transistor formation region may be reversed.
Each layer from the
AlNは、トリメチルアルミニウム（ＴＭＡ）及びアンモニア（NH3）を反応ガスにして成長され、ＧａＮは、トリメチルガリウム（ＴＭＧ）及びNH3を反応ガスにして成長され、ＡｌＧａＮは、ＴＭＡ、ＴＭＧ及びNH3を反応ガスにして成長され、さらに、ＩｎＧａＮはトリメチルインジウム（ＴＭＩ）、ＴＭＧ及びNH3を反応ガスにして成長される。また、ｎ型ドーパントとして例えばシリコン（Ｓｉ）、ｐ型ドーパントとして例えばマグネシウム（Ｍｇ）が添加される。
なお、ＭＯＣＶＤ法に代えて、ハライド気相エピタキシー法（ＨＶＰＥ法）、分子線エピタキシー法（ＭＢＥ法）等を用いてもよい。
AlN is grown using trimethylaluminum (TMA) and ammonia (NH 3 ) as reactive gases, GaN is grown using trimethylgallium (TMG) and NH 3 as reactive gases, and AlGaN is grown using TMA, TMG and NH 3. And InGaN is grown using trimethylindium (TMI), TMG, and NH 3 as reaction gases. Further, for example, silicon (Si) is added as an n-type dopant, and magnesium (Mg) is added as a p-type dopant.
Instead of the MOCVD method, a halide vapor phase epitaxy method (HVPE method), a molecular beam epitaxy method (MBE method), or the like may be used.
次に、コンタクト層９、電子供給層４の間の素子分離領域１３にある成長層をエッチングしてｎ型ＧａＮ層３を露出させる。即ち、コンタクト層９、電子供給層４及びｎ型ＧａＮ層３の上にフォトレジスト（不図示）を塗布し、これを露光、現像して素子分離領域１３に開口（不図示）を形成し、その開口から露出したｎ型ＧａＮ層３上の層を例えばＩＣＰエッチングにより除去する。この場合、エッチングガスとして塩素又は塩素含有ガスを使用する。
Next, the growth layer in the
続いて、図２（ａ）に示すように、電子供給層５、コンタクト層９を含む露出面上にイオン防御用マスク層としてフォトレジスト１４を塗布し、これを露光、現像してソース用開口部１４ｓとドレイン用開口部１４ｄを形成する。
Subsequently, as shown in FIG. 2A, a
さらに、フォトレジスト１４のソース用開口部１４ｓとドレイン用開口部１４ｄをマスクに用いてｎ型ドーパントであるシリコンをイオン注入法によってドーズ量１×１０15ｃｍ-2、加速電圧１９０ｋｅＶの条件で電子供給層４内に注入する。
Further, using the
これにより、フォトレジスト１４に設けられたソース用開口部１４ｓとドレイン用開口部１４ｄの下にそれぞれｎ+型のソース領域５ｓとｎ+型のドレイン領域５ｄが形成される。
As a result, an n + -
フォトレジスト１４を除去した後、図２（ｂ）に示すように、電子供給層５、コンタクト層９を含む露出面の上に保護絶縁膜１５としてSiO2膜をＣＶＤ法により１μｍ程度の厚さに形成する。さらに、不活性ガス、例えば窒素（Ｎ）雰囲気中で電子供給層４及び電子走行層３を約６００℃の温度でアニールし、これによりソース領域５ｓとドレイン領域５ｄ内のドーパントを活性化する。
なお、ｎ+型のソース領域４ｓとn+型のドレイン領域４ｄの形成方法には、熱拡散法、或いは、ＭＯＣＶＤ法等による選択成長法を用いてもよい。
After removing the
Note that the n + -type source region 4s and the n + -type drain region 4d may be formed by a thermal diffusion method or a selective growth method such as an MOCVD method.
次に、図２（ｃ）に示すように、フォトレジストを用いて保護絶縁膜１５の一部をエッチングして、ｎ+型ソース領域５ｓとドレイン領域５ｄの上にそれぞれソース電極用開口部１５ｓとドレイン電極用開口部１５ｄを形成するとともに、コンタクト層９上に電極用開口部１５ａを形成する。
Next, as shown in FIG. 2C, a part of the protective insulating
次に、図２（ｄ）に示すように、ソース電極用開口部１５ｓ、ドレイン電極用開口部１５ｄ及び電極用開口部１５ａのそれぞれから露出するソース領域５ｓ、ドレイン領域５ｄ及びコンタクト層９の上に、リフトオフ法によりＴｉ／Ａｌからなるソース電極１０ｓ、ドレイン電極１０ｄ及びｐ側電極１０ａをそれぞれ形成する。ソース電極１０ｓ、ドレイン電極１０ｄ及びｐ側電極１０ａはそれぞれソース領域５ｓ、ドレイン領域４５及びコンタクト層９にオーミック接触する。
Next, as shown in FIG. 2D, on the
次に、図３（ａ）に示すように、フォトレジスト（不図示）を用いて保護絶縁膜１５のうちｎ+型ソース領域５ｓとn+型ドレイン領域５ｄの間にあるゲート形成領域をエッチングしてゲート用開口１５ｇを形成する。その後にフォトレジストを除去する。
Next, as shown in FIG. 3A, a gate forming region between the n +
さらに、図３（ｂ）に示すように、ゲート用開口１５ｇから露出した電子供給層５上に、Ｎｉ／Ａｕ、Ｐｔ／Ａｕ等からなるゲート電極１０ｇをリフトオフ法により形成する。ゲート電極１０ｇは電子供給層５にショットキー接触する。
Further, as shown in FIG. 3B, a
以上のような工程により、トランジスタ形成領域には高電子移動度電界効果トランジスタ（ＨＦＥＴ（High Electron Mobility Transistor））２１が形成され、また、発光素子形成領域には発光素子として例えば発光ダイオード（ＬＥＤ）２２が形成される。発光素子は、紫色３８０ｎｍから近赤外８００ｎｍのバンド端近傍や深い準位、不純物準位、欠陥準位、励起子等をかいしてキャリア再結合して発光する素子であれば、特にＬＥＤに限定されるものではない。 Through the above process, a high electron mobility field effect transistor (HFET) 21 is formed in the transistor formation region, and a light emitting element, for example, a light emitting diode (LED) is formed in the light emitting element formation region. 22 is formed. If the light emitting element is an element that emits light by recombination of carriers through the band edge from purple 380 nm to near infrared 800 nm, deep levels, impurity levels, defect levels, excitons, etc., in particular for LEDs. It is not limited.
この後に、図３（ｃ）に示すように、ソース電極１０ｓ、ドレイン電極１０ｄ及びｐ側電極１０ａが形成されている側の面の全体にポリイミドからなる光透過性被覆膜１７を塗布し、これを加熱乾燥させた後に、その光透過性被覆膜１７の上に金属、多層誘電体膜等よりなるミラー層１６を形成する。
Thereafter, as shown in FIG. 3C, a light-transmitting coating film 17 made of polyimide is applied to the entire surface on which the
上述したＨＦＥＴ２１、ＬＥＤ２２を有するIII族窒化物半導体装置において、ＬＥＤ２２の発光層７から発光される光は、光透過性被覆膜１７を透過して電子走行層５に照射される。しかも、ＨＦＥＴを構成する層はＧａＮ、ＡｌＧａＮ等から構成されているので、発光層７から発光された３６０ｎｍ以上の光を透過する透過領域となる。
In the group III nitride semiconductor device having the
従って、ＬＥＤ２２からの光照射により電子供給層５の表面準位が低減する等、電流コラプス現象である高電圧印可時のソース・ドレイン間のオン抵抗の増加が抑制される。
Therefore, an increase in on-resistance between the source and the drain during high voltage application, which is a current collapse phenomenon, such as a reduction in the surface level of the
しかも、ＨＦＥＴ２１とＬＥＤ２２が同一基板１上で接近した状態で形成することが可能になるので、光透過窓の無いパッケージにＨＦＥＴ２１とＬＥＤ２２を封入することが可能になり、ソース・ドレイン間のオン抵抗を低減するための装置の小型化が図れる。
In addition, since the
次に、ＨＦＥＴ２１としてノーマリオン型を使用し、これにＬＥＤ２２から光をＨＦＥＴ２１に照射することによるゲート・ソース間電圧Ｖgs、ソース・ドレイン間電圧Ｖdsへの影響について説明する。
Next, the influence on the gate-source voltage Vgs and the source-drain voltage Vds by irradiating the
ＨＦＥＴ２１のソース電極１０ｓとドレイン電極１０ｄの間には、図４の等価回路に示すように、抵抗Ｒ0を介して電圧源３１を接続する。電圧源３１から出力される電圧Ｖdssを例えば３３０Ｖとする。
また、ＨＦＥＴ２１のゲート電極１０ｇに電圧源３２と電圧調整回路３３を直列に接続してゲート・ソース間電圧Ｖgsを変化させる。また、電流源３５によってＬＥＤ２２のｐ型電極１０ａからｎ型シリコン基板１に供給する電流Ｉを電流調整回路３４により調整する。
A
A
そして、ＬＥＤ２２に流す電流Ｉを変えた場合に、ゲート・ソース間電圧Ｖgsをオフ電圧−１２Ｖからオン電圧０Ｖに変化させてＨＦＥＴ２１をオフ、オンすることによりソース・ドレイン間の電圧Ｖdsがどのように変化するかを調べたところ、図５〜図８に示す結果が得られた。
図５は、ＬＥＤ２２の発光色が紫外の場合の測定結果を示し、ＬＥＤ２２の電流Ｉが大きいほど、即ち光照射強度が高いほど、ＨＦＥＴ２１のオン状態のソース・ドレイン間電圧Ｖdsが減少して電流コラプスによるソース・ドレイン間のオン抵抗が減少することがわかる。
Then, when the current I flowing through the
FIG. 5 shows the measurement results when the emission color of the
ＬＥＤ２２の発光色が青色の場合には図６、緑色の場合には図７、赤色発光の場合には図８のような結果が得られた。
いずれの発光色についても、ＬＥＤ２２からＨＦＥＴ２１に光を照射することによりドレイン・ソース間電圧Ｖdsが低下し、しかも、ＬＥＤ２２に流す電流Ｉが大きいほど、即ち光の強度が高いほどその効果が大きい。特に、紫外〜緑色の光（波長２００ｎｍ〜６００ｎｍに相当する。）を照射した場合に、大きな効果が得られる。さらに好ましくは３６０ｎｍ〜５００ｎｍの光を照射することによってより大きな効果が得られる。これにより、広い発光波長範囲で電流コラプス現象である高電圧印可時のソース・ドレイン間のオン抵抗の増大を抑制できることもわかる。
When the light emission color of the
For any of the emission colors, the drain-source voltage Vds is reduced by irradiating light from the
なお、ＬＥＤ２２の発光波長は、発光層７の組成を変えることにより異ならせることが可能である。また、発光色は多波長光を含む白色発光であってもよく、白色発光は、例えば青色発光のＬＥＤをシリコーン製のホワイトキャップで被覆することにより得られる。
The light emission wavelength of the
（第２の実施の形態）
図９、図１０は、本発明の第２の実施形態に係るIII族窒化物半導体装置を示す断面図であり、図１〜図３と同じ符号は同じ要素を示している。
(Second Embodiment)
9 and 10 are cross-sectional views showing a group III nitride semiconductor device according to the second embodiment of the present invention. The same reference numerals as those in FIGS. 1 to 3 denote the same elements.
まず、図９（ａ）に示すように、サファイア（Ａｌ2Ｏ3）、炭化シリコン（ＳｉＣ）等の基板４１上に、ｐ型ＧａＮからなるｐ型クラッド層４２と、ＩｎＧａＮ／ＧａＮ量子井戸構造の発光層４３と、ｎ型ＧａＮからなるｎ型クラッド層４４の下層部を順に成長する。
First, as shown in FIG. 9A, a p-
続いて、ｎ型クラッド層４４上に第１の誘電体膜５１をＣＶＤ法により形成した後に、発光素子形成領域を露出させるフォトレジスト（不図示）のパターンを第１の誘電体膜５１上に形成する。さらに、フォトレジストをマスクにして第１の誘電体膜５１をエッチングすることにより、第１の誘電体膜５１をパターニングして、発光素子形成領域でｎ型クラッド層４４を露出させる。
Subsequently, after the
フォトレジストを除去した後に、図９（ｂ）に示すように、第１の誘電体膜５１から露出した発光素子形成領域のｎ型クラッド層４４上にその上層部を所定の厚さに選択成長する。
After removing the photoresist, as shown in FIG. 9B, the upper layer portion of the light emitting element formation region exposed from the
次に、第１の誘電体膜５１を除去し、さらに図９（ｃ）に示すように、段差のあるｎ型クラッド層４４表面上に第２の誘電体膜５２をＣＶＤ法により形成する。そして、トランジスタ形成領域を露出させるフォトレジスト（不図示）のパターンを第２の誘電体膜５２上に形成する。続いて、フォトレジストをマスクにして第２の誘電体膜５２をエッチングすることにより、第２の誘電体膜５２をパターニングして、トランジスタ形成領域にある薄いｎ型クラッド層４４を露出させる。
Next, the
さらに、フォトレジストを除去した後に、図９（ｄ）に示すように、第２の誘電体膜５２から露出したｎ型クラッド層４４上に、アンドープＧａＮよりなる電子走行層４５を所定の厚さに選択成長する。
Further, after removing the photoresist, an
次に、第２の誘電体膜５２を除去した後に、図１０（ａ）に示すように、電子走行層４５、ｎ型クラッド層４６の上にｎ型ＡｌＧａＮ層４６を成長する。
Next, after removing the
続いて、図１０（ｂ）に示すように、ｎ型クラッド層４４と電子走行層４５の境界とそれらの層４４，４５の外周部分に素子間分離溝４７を形成した後に、発光素子形成領域内の側部寄りにｐ型クラッド層４２の一部を露出するコンタクト用溝４８を形成する。
Subsequently, as shown in FIG. 10B, after forming an
素子間分離溝４７は、フォトレジスト（不図示）のパターンをｎ型ＡｌＧａＮ層４６上に形成し、これをマスクにしてｎ型クラッド層４４、電子走行層４５及びｎ型ＡｌＧａＮ層４６をエッチングすることにより形成される。また、コンタクト用溝４８は、別のフォトレジスト（不図示）のパターンをｎ型ＡｌＧａＮ層４６上に形成し、これをマスクにしてｎ型ＡｌＧａＮ層４６、ｎ型クラッド層４４、発光層４３をエッチングすることにより形成される。
The
パターニングされたｎ型ＡｌＧａＮ層４６は、トランジスタ形成領域では電子供給層４６Ａとなり、また、発光素子形成領域では、コンタクト層４６Ｂとして使用される。
The patterned n-
フォトレジストを除去した後に、図１０（ｃ）に示すように、電子供給層４６Ａ、コンタクト層４６Ｂを含む露出面の全体に保護絶縁膜４８をＣＶＤ法により形成し、さらに保護絶縁膜４８をパターニングして電子供給層４６Ａ上にソース開口部４８ｓ、ドレイン開口部４８ｄを形成するとともに、発光素子形成領域内で露出するコンタクト層４６Ｂとｎ型クラッド層４２の上にそれぞれ第１、第２の電極用開口部４８ａ，４８ｂを形成する。
After removing the photoresist, as shown in FIG. 10C, a protective insulating
その後に、ソース開口部４８ｓ、ドレイン開口部４８ｄ、第１、第２の電極用開口部４８ａ、４８ｂを介してそれぞれ電子供給層４６Ａコンタクト層４６Ｂ及びｐ型クラッド層４２にオーミック接触するソース電極１０ｓ、ドレイン電極１０ｄ、ｎ側電極１０ｎ、ｐ側電極１０ｐをリフトオフ法により形成する。さらに、保護絶縁膜４８をパターニングしてドレイン電極１０ｄとソース電極１０ｓの間の領域にゲート開口部４８ｇを形成し、ついでリフトオフ法によりゲート開口部４８ｇを介して電子供給層４６Ａにショットキー接触するゲート電極１０ｇを形成する。
Thereafter, the
以上のような工程により、トランジスタ形成領域にはＨＦＥＴ５３が形成され、また、発光素子形成領域には発光素子としてＬＥＤ５４が形成される。
Through the steps as described above, the
この後に、特に図示しないが、第１実施形態と同様にソース電極１０ｓ、ドレイン電極１０ｄ等が形成されている側の面の全体にポリイミドからなる光透過性被覆膜を形成し、さらに、その上に、金属、多層誘電体膜等よりなるミラー層を形成する。
Thereafter, although not particularly illustrated, a light-transmitting coating film made of polyimide is formed on the entire surface on which the
以上のように同一基板上にＨＦＥＴ５３、ＬＥＤ５４を形成することにより、パッケージされた状態でもＬＥＤ５４からＨＦＥＴ５３に光を照射することにより、電流コラプス現象である高電圧印可時のソース・ドレイン間のオン抵抗の増大を抑制できる。
As described above, by forming the
また、ＬＥＤ５４のｐ側電極１０ｐ、ｎ側電極１０ｎとＨＦＥＴ５３のソース電極１０ｓ、ドレイン電極１０ｄ及びゲート電極１０ｇが基板４１に対して同じ面側形成されているために、例えば、ゲート電極１０ｇとＬＥＤ５４のｎ側電極１０ｎのパッケージ内での接続が容易になる。
Further, since the p-
（第３の実施の態様）
図１１、図１２は、本発明の第３実施形態に係るIII族窒化物半導体装置の２つの例を示す断面図である。図１１において、図３（ｃ）と同一符号は同一要素を示し、また、図１２において、図１０（ｃ）と同一符号は同一要素を示している。
(Third embodiment)
11 and 12 are cross-sectional views showing two examples of the group III nitride semiconductor device according to the third embodiment of the present invention. 11, the same reference numerals as those in FIG. 3C indicate the same elements, and in FIG. 12, the same reference numerals as those in FIG. 10C indicate the same elements.
図１１に示したIII族窒化物半導体装置は、第１実施形態と同様にＨＦＥＴ２１とＬＥＤ２２を有し、さらに、ショットキーダイオード２３を有している。ショットキーダイオード２３は、基板１上のｎ型ＧａＮ層３の上に成長されたＧａＮ層４ａ、ＡｌＧａＮ層５ａを有し、ＡｌＧａＮ層５ａに対しショットキー接触するアノード電極１０ｊとオーミック接触するカソード電極１０ｋを有している。
The group III nitride semiconductor device shown in FIG. 11 includes an
カソード電極１０ｋは、ＨＦＥＴ２１のソース電極１０ｓ、ドレイン電極１０ｄと同じ材料から構成され、また、アノード電極１０ｊは、ＨＦＥＴ２１のゲート電極１０ｇと同じ材料から構成されている。さらに、ＧａＮａ層４ａ、ＡｌＧａＮ層５ａは、それぞれＨＦＥＴ２１の電子走行層４、電子供給層５をそれぞれ構成するＧａＮａ、ＡｌＧａＮと同時に成長され、フォトレジストを用いてエッチングして溝２０を形成することにより電子走行層４、電子供給層５から分離されている。
The
また、図１２に示したIII族窒化物半導体装置は、本実施形態のさらに別な例を示すものであり、第２実施形態と同様にＨＦＥＴ５３とＬＥＤ５４を有し、さらに、ショットキーダイオード５５を有している。ショットキーダイオード５５は、基板４１上のｐ型クラッド層４４の上に成長されたＧａＮ層４５ａ、ＡｌＧａＮ層４６Ｃを有し、ＡｌＧａＮ層４６Ｃに対しショットキー接触するアノード電極１０ｊとオーミック接触するカソード電極１０ｋを有している。
Further, the group III nitride semiconductor device shown in FIG. 12 shows still another example of the present embodiment, which has an
カソード電極１０ｋは、ＨＦＥＴ２１のソース電極１０ｓ、ドレイン電極１０ｄと同じ材料から構成され、また、アノード電極１０ｊは、ＨＦＥＴ２１のゲート電極と同じ材料から構成されている。さらに、ＧａＮａ層４５ａ、ＡｌＧａＮ層４６Ｃは、それぞれＨＦＥＴ２１の電子走行層４５、電子供給層４６Ａをそれぞれ構成するＧａＮａ、ＡｌＧａＮと同時に成長され、フォトレジストを用いてエッチングして溝４９を形成することにより電子走行層４５、電子供給層４６Ａから分離されている。
The
そのような半導体装置は、例えば図１３に示す等価回路のように接続される。
図１３において、ＬＥＤ２２（５４）のｐ側電極１０ｐには抵抗Ｒ1を介してゲート電圧制御回路３７が直列に接続され、ｎ側電極１０ｎにはＨＦＥＴ２１（５３）、ショットキーダイオード２３（５５）のゲート電極１０ｇ、アノード電極１０ｊが接続されている。ゲート電圧制御回路３７から出力される電圧Ｖccは、−１０Ｖ〜＋５Ｖの矩形波電圧となる。
Such a semiconductor device is connected as in an equivalent circuit shown in FIG. 13, for example.
13, the gate
また、ＨＦＥＴ２１（５３）のドレイン電極１０ｄは、抵抗Ｒ0を介して電圧源３１に接続されている。電圧源３１からは基準電圧Ｖoに対してＶdssの電圧が印可される。
Further, the
さらに、ショットキーダイオード２３（５５）のカソード電極１０ｋとＨＦＥＴ２１（５３）のソース電極１０ｓに接続される配線は基準電圧Ｖo、例えば０Ｖとなっている。
Further, the wiring connected to the
ＨＦＥＴ２１（５３）のソース・ドレイン間電圧をＶds、ゲート・ソース間電圧をＶgsとすれば、ゲート電圧制御回路３７による駆動により図１４に示す波形が得られる。 When the source-drain voltage of the HFET 21 (53) is Vds and the gate-source voltage is Vgs, the waveform shown in FIG.
図１４において、ゲート制御回路３７から供給される電圧Ｖccが−１０Ｖになると、ＬＥＤ２２（５４）には逆バイアスがかかってオフとなり等価的にキャパシタとして機能するので、ＨＦＥＴ５３のゲート電圧Ｖgsは例えば−５Ｖとなる。また、ショットキーダイオード２３（５５）にも逆バイアスがかかるので、ＨＦＥＴ２１（５３）のゲート電極１０ｇとソース電極１０ｓの電気的接続が開となる。
In FIG. 14, when the voltage Vcc supplied from the
従って、ＨＦＥＴ２１はオフ状態となるので電流コラプス現象を考慮する必要はなく、ＬＥＤ２２（５４）は非発光状態となっている。また、ソース・ドレイン間電圧Ｖdsは電圧源３１の印可電圧により約２００Ｖとなっている。
Accordingly, since the
また、ゲート電圧制御回路３７から供給される電圧Ｖccが＋５Ｖになると、ＬＥＤ２２（５４）及びショットキーダイオード２３（５５）には正バイアスがかかってオンとなり、ゲート電圧制御回路３７からＬＥＤ２２（５４）、ショットキーダイオード２３（５５）に電流が流れ、ＬＥＤ２２（５４）が発光する。これによりＨＦＥＴ２１（５３）のゲート電極１０ｇはショットキーダイオード２３（５５）を介して基準電圧Ｖ0に接続され、電圧Ｖgsは例えば＋１ＶとなってＨＦＥＴ２１はオンする。
この状態では、電流コラプス現象が生じる得る状況となっているが、ＬＥＤ２２（５４）からの光照射によりソース・ドレイン抵抗が低減し、ソース・ドレイン間電圧Ｖdsは０Ｖになる。
When the voltage Vcc supplied from the gate
In this state, a current collapse phenomenon can occur, but the source-drain resistance is reduced by light irradiation from the LED 22 (54), and the source-drain voltage Vds becomes 0V.
以上により、ノーマリオン型のＨＦＥＴ２１（５３）は、オン状態でＬＥＤ５４から光が照射される一方、オフ状態でＬＥＤ２２（５４）が消灯する構成となっているので、ＬＥＤ２２（５４）の寿命を延ばし、電力消費を低減することが可能になる。しかも、ＬＥＤ２２（５４）をオン、オフする回路が極めて簡素であり、さらにＨＦＥＴ、ＬＥＤ、ダイオード等の能動素子を同一基板に形成することが可能になるので、装置の小型化が図れる。
As described above, the normally-on type HFET 21 (53) is configured so that light is emitted from the
ところで、上記した例では、ノーマリオン型のＨＦＥＴを使用しているが、ノーマリオフ型のＨＦＥＴにおける電流コラプスによる影響を低減するとともに、ＬＥＤの長寿命化のために、図１５に示す構成を採用する。 Incidentally, in the above-described example, a normally-on type HFET is used. However, the configuration shown in FIG. 15 is adopted to reduce the influence of current collapse in the normally-off type HFET and to extend the life of the LED. .
図１５において、ＨＦＥＴ２１（５３）のゲート電極１０ｇとソース電極１０ｓの間に接続されるゲート電圧制御回路３７には並列にＬＥＤ２３（５５）が接続されている。この場合、ＬＥＤ２３（５５）には抵抗Ｒ2が接続される。
In FIG. 15, the LED 23 (55) is connected in parallel to the gate
図１５に示す回路において、ＨＦＥＴ２１（５３）のゲート電圧Ｖgsが高レベルとなってオンすると、ＬＥＤ２１（５３）には電流が流れてＬＥＤ２１（５３）が発光し、その光照射によりＨＦＥＴ２１（５３）の電流コラプスによるソース・ドレイン抵抗の増加が抑制される。
また、ＨＦＥＴ２１（５３）のゲート電圧Ｖgsが低レベルとなってオフすると、ＬＥＤ２１（５３）は消灯する。
In the circuit shown in FIG. 15, when the gate voltage Vgs of the HFET 21 (53) is turned on at a high level, a current flows through the LED 21 (53), and the LED 21 (53) emits light. Increase in source / drain resistance due to current collapse is suppressed.
Further, when the gate voltage Vgs of the HFET 21 (53) becomes low level and turns off, the LED 21 (53) is turned off.
（その他の実施の形態）
図１６、図１７は、本発明の第４実施形態に係るIII族窒化物半導体素子を示す断面図である。
(Other embodiments)
16 and 17 are cross-sectional views showing a group III nitride semiconductor device according to the fourth embodiment of the present invention.
図１６において、ＨＦＥＴ６１とＬＥＤ６２は同一基板６０上に貼り合わせて取り付けられ、少なくともＨＦＥＴ６１がオン状態でＬＥＤ６２が発光するように例えば図１３、図１５に示すような回路構成が採用される。なお、ＨＦＥＴ６１とＬＥＤ６２を直接貼り合わせてもよい。
そのような構成の半導体素子によっても、ＨＦＥＴ６１とＬＥＤ６２を同一パッケージに封入してもＨＦＥＴ６１には光を照射することが可能になり、電流コラプスによるオン抵抗の増加が抑制される。
In FIG. 16, the
Even with the semiconductor element having such a configuration, even if the
また、第１、第２及び第３の実施形態に示した電界効果トランジスタは、ゲート電極１０ｇを電子供給層５にショットキー接触させたが、図１７に示すように、ゲート電極１０ｇの下の半導体層５ｂ上にＳｉ2Ｏ3、Ａｌ2Ｏ3、ＳｉＮxのような絶縁膜５０を介したＭＩＳ構造としてもよい。
In the field effect transistors shown in the first, second, and third embodiments, the
１：シリコン基板
２：バッファ層
３：ｎ−ＧａＮ層
４：電子走行層
５：電子供給層
６：ｎ型クラッド層
７：発光層
８：ｐ型クラッド層
９：コンタクト層９
１０ｇ：ゲート電極
１０ｓ：ソース電極
１０ｄ：ドレイン電極
１０ａ：ｐ側電極
２１：ＨＦＥＴ（電界効果トランジスタ）
２２：ＬＥＤ（発光素子）
４１：シリコン基板
４２：ｐ型クラッド層
４３：発光層
４４：ｎ型クラッド層
４５：電子走行層
４６Ａ：電子供給層
４６Ｂ：コンタクト層
１０ｎ：ｎ側電極
１０ｐ：ｐ側電極
５３：ＦＥＴ
５４：ＬＥＤ
５５：ショットキーダイオード
1: silicon substrate 2: buffer layer 3: n-GaN layer 4: electron transit layer 5: electron supply layer 6: n-type cladding layer 7: light-emitting layer 8: p-type cladding layer 9:
10 g:
22: LED (light emitting element)
41: silicon substrate 42: p-type cladding layer 43: light-emitting layer 44: n-type cladding layer 45:
54: LED
55: Schottky diode
Claims (8)
前記電界効果トランジスタは、
前記基板上に積層された第１のIII族窒化物半導体の電子走行層と、
前記電子走行層上に積層された第２のIII族窒化物半導体からなる電子供給層と、
前記電子供給層の上に形成されたゲート電極、ソース電極及びドレイン電極と
を有することを特徴とするIII族窒化物半導体装置。 Group III having a substrate, a and III-nitride field-effect transistors including a semiconductor provided on the substrate, and a light emitting element for irradiating light to and the field effect transistor provided on the substrate A nitride semiconductor device comprising:
The field effect transistor is
An electron transit layer of a first group III nitride semiconductor laminated on the substrate;
An electron supply layer made of a second group III nitride semiconductor laminated on the electron transit layer;
A gate electrode, a source electrode and a drain electrode formed on the electron supply layer;
A group III nitride semiconductor device comprising:
前記基板上に形成された第３のIII族窒化物半導体からなる一導電型層と、
第４のIII族窒化物半導体からなる反対導電型層と、
前記一導電型層に接続される第１の電極と、
前記反対導電型層に接続される第２の電極と
を有することを特徴とする請求項１または２に記載のIII族窒化物半導体装置。 The light emitting element is
One conductivity type layer made of a third group III nitride semiconductor formed on the substrate;
An opposite conductivity type layer made of a fourth group III nitride semiconductor;
A first electrode connected to the one conductivity type layer;
A second electrode connected to the opposite conductivity type layer;
The group III nitride semiconductor device according to claim 1 , wherein the group III nitride semiconductor device is provided.
前記ダイオードのアノードは前記電界効果トランジスタの前記ゲートに接続され、
前記ダイオードのカソードは前記電界効果型トランジスタのソースに接続されることを特徴とする請求項５に記載のIII族窒化物半導体装置。 Further comprising a diode comprising a group III nitride semiconductor layer grown on the substrate;
The anode of the diode is connected to the gate of the field effect transistor;
6. The group III nitride semiconductor device according to claim 5 , wherein a cathode of the diode is connected to a source of the field effect transistor .
The connection between the field effect transistor and the light emitting element is made through at least one of a metal wiring, a metal wire, and a dopant-introduced semiconductor layer. The group III nitride semiconductor device described.
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