JP4884325B2 - 受信機 - Google Patents

Description

この発明は、通信システムで使用される受信機、特に送信波形に歪を与える符号間干渉を補償する適応等化技術に関するものである。

通常の適応等化技術として、受信信号をタップ付き遅延線に入力し、適切なタップ係数を係数推定回路が設定することにより、符号間干渉を軽減するものがある(例えば、非特許文献１)。

Qureshi, S.著「Adaptive Equalization」Communications Magazine, IEEE Volume 20, Issue 2, Mar. 1982 Pages 9-16

上記の従来の適応等化技術においては、送信信号として差動符号化を行った場合、差動符号化を逆処理する機能を追加する必要がある。例えば、高速動作が要求される場合、遅延検波回路をアナログ回路にて実現することが有効である。このようなシステムで適応等化を採用し、符号間干渉を有した信号を遅延検波すると、その結果に非線形な干渉成分が発生する。この非線形成分は、タップ付き遅延線のような線形な装置で補償することが困難となる。

このように、従来の遅延検波を利用した適応等化方式では、遅延検波により線形な符号間干渉が非線形な干渉成分となり、その補償をタップ付き遅延線のような線形な装置で補償することが困難であるという課題があった。

この発明は、上記のような課題を解決するためになされたもので、遅延検波出力とマルチタップ付き遅延線により、良好な符号間干渉成分の補償機能を実現させた受信機を提供することを目的とする。

この発明は、受信信号に対して予め設定されたそれぞれ異なる遅延量により遅延検波を行う複数の遅延検波回路と、前記複数の遅延検波回路の出力をそれぞれに受ける複数のマルチタップ付き遅延線と、前記複数のマルチタップ付き遅延線の出力を加算する加算回路と、前記加算回路の出力を入力し送信データを決定する判定回路と、を備えたことを特徴とする受信機にある。

この発明では、遅延検波出力とマルチタップ付き遅延線により、良好な符号間干渉成分の補償機能を実現させた受信機を提供できる。

この発明では、遅延検波における遅延量を異なった値に設定した複数の遅延検波回路を準備し、これら複数の遅延検波出力に対して、それぞれ、マルチタップ付き遅延線を準備する。そしてこれらの複数のマルチタップ付き遅延線に、異なった非線形干渉成分が入力されることで、お互いの干渉成分をキャンセルし合うようにさせることが可能となる。以下、この発明による各実施の形態を図に従って説明する。

実施の形態１．
図１はこの発明の一実施の形態による受信機の構成図である。図１において受信機は、受信信号が入力される受信信号入力端子１と、分配された受信信号を入力し、受信信号に対してそれぞれ予め決まった遅延量を有し該遅延量にて遅延検波を行う複数(Ｎ個：Ｎは正の整数、以下同様)の遅延検波回路(１〜Ｎ)３−１〜３−Ｎと、複数の遅延検波回路３−１〜３−Ｎの遅延検波出力それぞれに対応する複数のマルチタップ付き遅延線４−１〜４−Ｎを含むタップ付き遅延線部４と、複数のマルチタップ付き遅延線４−１〜４−Ｎの出力、さらには後述する係数推定回路７からのバイアス値を入力して加算する加算回路５と、加算回路５の出力を入力し送信データを決定する判定回路６と、複数の遅延検波回路３−１〜３−Ｎの遅延検波出力からタップ付き遅延線部４でのタップ係数とバイアス値を推定してタップ付き遅延線部４と加算回路５に供給する係数推定回路７と、判定回路６の結果を出力する判定値出力端子２と、を備える。

またマルチタップ付き遅延線部４の各マルチタップ付き遅延線４−１〜４−Ｎは、信号に遅延を与える”Ｄ”で示される遅延素子４１、入力された信号の総和を求める”＋”で示される加算器４３、そして設定されたタップ係数を入力される受信信号に乗算する乗算器４２からなる。

次に動作について説明する。まず、各遅延検波回路３−１〜３−Ｎは、予め設定された遅延時間に従って、遅延検波を行う。ここで、遅延検波回路３−１、遅延検波回路３−２、・・・遅延検波回路３−Ｎは、それぞれ異なった遅延時間(遅延量)が設定されるものとする。ここで、一般的な遅延時間は、１シンボル周期、２シンボル周期、３シンボル周期、・・・という整数値を設定する。特に１シンボル周期、あるいは１／２シンボル周期に設定されることが多い。

係数推定回路７は、各遅延検波回路３−１〜３−Ｎからの受信信号と予め既知な送信信号または受信側で推定した送信信号に基づき、各マルチタップ付き遅延線４−１〜４−Ｎ４のためのタップ係数及び加算回路５のためのバイアス値を推定する。例えばタップ係数は一般的に、加算回路出力信号と送信情報の２乗誤差が最小となるように設定する(最小２乗誤差基準と呼ばれる)。また、判定値を活用する場合は、例えば、ＬＭＳアルゴリズム等のシンボル毎にタップ係数を更新するアルゴリズムを使用する。

タップ付き遅延線部４は、異なった遅延検波出力に対して、それぞれマルチタップ付き遅延線４−１〜４−Ｎを準備し、係数推定回路７の出力に従ってタップ係数を設定する。加算回路５は、マルチタップ付き遅延線４−１〜４−Ｎの各出力と、係数推定回路７が出力するバイアス値を入力し、これらの値を加算する。ここで、バイアス値は、遅延検波による非線形処理にて生じるもので、受信側でその値を除去することにより、特性改善が可能である。判定回路６は加算回路５出力から予め決定しておいたスレッショルド値との比較結果に基づきデータ判定を実施する。

符号間干渉は線形歪であり、マルチタップ付き遅延線４−１〜４−Ｎにて補償が可能である。しかし、符号間干渉の存在する受信信号を遅延検波した時点で、非線形な歪が発生し、マルチタップ付き遅延線４−１〜４−Ｎにて補償が不可能となる。遅延時間の異なった遅延検波結果は、非線形な歪の発生量が異なり、異なった歪を係数推定回路７の設定値に従って適切に重み付け加算することにより、非線形干渉を相互にキャンセルすることができる。

実施の形態２．
図２はこの発明の別の実施の形態による受信機の構成図である。図１と同一もしくは相当部分は同一符号で示し、説明を省略する。この実施の形態では、係数推定回路７は、判定回路出力６の出力をシンボル毎に入力する。係数推定回路７はこれに基づきタップ係数を更新してタップ付き遅延線部４に供給する。これにより、伝送路の歪が時間的に変動した場合でも、その変動に対して追随可能となる。

なお上記説明では、係数推定回路７が各マルチタップ付き遅延線４−１〜４−Ｎ４のためのタップ係数と共に加算回路５のためのバイアス値を推定し、加算回路５は、マルチタップ付き遅延線４−１〜４−Ｎの各出力と、係数推定回路７が出力するバイアス値を入力し、これらの値を加算しているが、この発明はバイアス値の加算がない場合も含む。これは実施の形態２についても同様である。

この発明の実施の形態１による受信機の構成図である。 この発明の実施の形態２による受信機の構成図である。

符号の説明

１ 受信信号入力端子、２ 判定値出力端子、３−１〜３−Ｎ 遅延検波回路、４ タップ付き遅延線部、４−１〜４−Ｎ マルチタップ付き遅延線、５ 加算回路、６ 判定回路、７ 係数推定回路、４１ 遅延素子、４２ 乗算器、４３ 加算器。

Claims (4)

1. 受信信号に対して予め設定されたそれぞれ異なる遅延量により遅延検波を行う複数の遅延検波回路と、
   前記複数の遅延検波回路の出力をそれぞれに受ける複数のマルチタップ付き遅延線と、
   前記複数のマルチタップ付き遅延線の出力を加算する加算回路と、
   前記加算回路の出力を入力し送信データを決定する判定回路と、
   を備えたことを特徴とする受信機。
2. 前記複数の遅延検波回路の遅延検波出力を入力し、前記複数のマルチタップ付き遅延線のタップ係数を推定する係数推定回路をさらに備え、前記複数のマルチタップ付き遅延線が前記係数推定回路で推定されたタップ係数に従ってタップ係数が設定されることを特徴とする請求項１に記載の受信機。
3. 前記係数推定回路が、遅延検波による非線形処理にて生じるバイアス値をさらに推定し、前記加算回路が前記係数推定回路で推定されたバイアス値を入力してその値を加算することを特徴とする請求項２に記載の受信機。
4. 前記係数推定回路が前記判定回路の出力値を入力し、出力値に従ってタップ係数を更新することを特徴とする請求項２又は３に記載の受信機。

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