JP4879467B2 - Method for manufacturing semiconductor device - Google Patents
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Description
本発明は、ＬＤＤ領域を有するトランジスタ、特に薄膜トランジスタの作製方法に係り、さらには該作製方法を用いた半導体装置に関する。 The present invention relates to a method for manufacturing a transistor having an LDD region, in particular, a thin film transistor, and further relates to a semiconductor device using the manufacturing method.
安価なガラス基板を用いて形成される半導体表示装置は、解像度が高くなるにつれて、実装に用いる画素部周辺の領域（額縁領域）の基板に占める割合が増大し、小型化が妨げられる傾向がある。そのため、単結晶のシリコンウェハを用いて形成されたＩＣをガラス基板に実装する方式には限界があると考えられており、駆動回路を含む集積回路を画素部と同じガラス基板上に一体形成する技術、所謂システムオンパネル化が重要視されている。 In a semiconductor display device formed using an inexpensive glass substrate, as the resolution becomes higher, the ratio of the area around the pixel portion used for mounting (frame area) to the substrate tends to increase, and miniaturization tends to be hindered. . Therefore, it is considered that there is a limit to a method for mounting an IC formed using a single crystal silicon wafer on a glass substrate, and an integrated circuit including a driver circuit is integrally formed on the same glass substrate as a pixel portion. Technology, so-called system-on-panel construction, is regarded as important.
ところが、ガラス基板上に形成される集積回路は、単結晶のシリコンウェハに形成された集積回路に比べて集積度が低いため、実用化に際し、半導体素子を微細化させることが重要な課題である。半導体素子の微細化によって、ガラス基板上に形成される集積回路を高集積化させることができ、よって、半導体表示装置の小型化、軽量化、さらには低消費電力化、高速化を推し進めることができる。また集積回路だけではなく、半導体素子の微細化により、画素部においても高精細化を実現することができる。 However, since an integrated circuit formed on a glass substrate has a lower degree of integration than an integrated circuit formed on a single crystal silicon wafer, miniaturization of a semiconductor element is an important issue for practical use. . With the miniaturization of semiconductor elements, integrated circuits formed on a glass substrate can be highly integrated. Therefore, the semiconductor display device can be reduced in size, weight, power consumption, and speed. it can. In addition to the integrated circuit, high definition can be realized in the pixel portion by miniaturization of a semiconductor element.
また非晶質半導体膜を用いた薄膜トランジスタ（ＴＦＴ）を画素部に設けた半導体表示装置は、生産性が高く、コストが低いという利点を有するが、該非晶質半導体膜を用いたＴＦＴは移動度が低いという難点を有している。そのため、画素を選択するための走査線駆動回路や、該選択された画素にビデオ信号を供給するための信号線駆動回路など、高速動作が要求される駆動回路には、非晶質半導体膜を用いた薄膜トランジスタは不向きであると考えられている。そこで、単結晶のシリコンウェハを用いて、駆動回路が搭載されたＩＣチップを作製し、該ＩＣチップを画素部の周辺にＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ ｂｏｎｄｉｎｇ）方式やＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式等で実装する形態が、一般的に採用されている。 A semiconductor display device in which a thin film transistor (TFT) using an amorphous semiconductor film is provided in a pixel portion has advantages of high productivity and low cost. However, a TFT using the amorphous semiconductor film has mobility. Has the disadvantage of being low. Therefore, an amorphous semiconductor film is used for a driver circuit that requires high-speed operation, such as a scanning line driver circuit for selecting a pixel or a signal line driver circuit for supplying a video signal to the selected pixel. The thin film transistor used is considered unsuitable. Therefore, an IC chip on which a driving circuit is mounted is manufactured using a single crystal silicon wafer, and the IC chip is mounted around the pixel portion by a TAB (Tape Automated Bonding) method, a COG (Chip on Glass) method, or the like. The form to be used is generally adopted.
しかし、シリコンウェハはガラス基板などに比べて単価が高く、安価なＩＣチップを提供するのに適しておらず、非晶質半導体膜を用いた半導体表示装置の特徴である低コストという利点を、いまいち生かしきれない。また市場に比較的多く流通しているシリコンウェハのサイズはせいぜい直径１２インチ程度である。１２インチよりも大きいサイズのシリコンウェハも市場に出回ってはいるが、サイズが大きくなるほど単位面積あたりの価格はさらに上昇する。よって、１枚の基板から得られるＩＣチップの数を増やしてスループットを高めるためには、コストを犠牲にせざるを得ない。 However, the silicon wafer has a higher unit price than a glass substrate and is not suitable for providing an inexpensive IC chip, and has the advantage of low cost, which is a feature of a semiconductor display device using an amorphous semiconductor film. I ca n’t do it right now. In addition, the size of silicon wafers that are relatively large in the market is at most about 12 inches in diameter. Although silicon wafers with a size larger than 12 inches are on the market, the price per unit area further increases as the size increases. Therefore, in order to increase the number of IC chips obtained from one substrate and increase the throughput, the cost must be sacrificed.
そこで下記の特許文献１、特許文献２には、ガラス基板上に駆動回路を形成し、短冊状に分割して、画素部が形成された基板上に実装する技術が開示されている。
特許文献１、特許文献２に記載されているように、画素部が形成されている基板（以下、素子基板）と同じ材料の基板用い、駆動回路を形成して素子基板に実装することで、熱膨張率の違いによって引き起こされる、端子のコンタクト部分における不良の発生率が抑えられ、歩留まりを高めることができる。また駆動回路をガラス基板上に形成することで、半導体表示装置全体のコストを抑えることができる。
As described in
ところで、画素部の高精細化が進むにつれて、実装に用いる画素部周辺の領域（額縁領域）の基板に占める割合が増大し、小型化が妨げられる傾向がある。よって、画素部が形成された基板上に実装するＩＣチップは、より小型のものが望ましい。しかし、ガラス基板上に形成される集積回路は、単結晶のシリコンウェハに形成された集積回路に比べて集積度が低い。そのため、半導体表示装置の小型化、及び集積回路の高集積化を推し進める上では、ガラス基板上に形成する半導体素子の微細化が重要な課題である。半導体素子の微細化によって、ガラス基板上に形成される集積回路を高集積化させることができれば、半導体表示装置の小型化、軽量化、さらには低消費電力化、高速化を進めることができる。 By the way, as the definition of the pixel portion increases, the ratio of the region around the pixel portion (frame region) used for mounting to the substrate increases, which tends to hinder downsizing. Therefore, it is desirable that the IC chip mounted on the substrate on which the pixel portion is formed be smaller. However, an integrated circuit formed over a glass substrate has a lower degree of integration than an integrated circuit formed over a single crystal silicon wafer. Therefore, miniaturization of a semiconductor element formed over a glass substrate is an important issue in promoting downsizing of a semiconductor display device and high integration of an integrated circuit. If an integrated circuit formed over a glass substrate can be highly integrated by miniaturization of a semiconductor element, the semiconductor display device can be reduced in size, weight, power consumption, and speed.
しかし、半導体素子の１つであるＴＦＴの微細化には、ホットキャリア効果による信頼性の低下という問題が伴う。そこで従来から、ホットキャリア効果を抑えるための手段として、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造（ＬＤＤ構造）が採用されている。ＬＤＤ構造とは、ソース／ドレイン領域とチャネル形成領域との間に、ソース／ドレイン領域よりも不純物濃度の低いＬＤＤ領域を設ける構造である。特にＬＤＤ領域がゲート絶縁膜を介してゲート電極と重なる（Ｇａｔｅ Ｏｖｅｒｌａｐｐｅｄ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造（ＧＯＬＤ構造）を有している場合、ドレイン近傍の高電界を緩和してホットキャリア効果をより効果的に防ぎ、信頼性の向上が図れることが知られている。なお本明細書において、ＬＤＤ領域がゲート絶縁膜を介してゲート電極と重なる領域をＬｏｖ領域と呼び、重ならない領域をＬｏｆｆ領域と呼ぶ。 However, the miniaturization of a TFT, which is one of the semiconductor elements, is accompanied by a problem of a decrease in reliability due to the hot carrier effect. Therefore, an LDD (Lightly Doped Drain) structure (LDD structure) has been conventionally employed as a means for suppressing the hot carrier effect. The LDD structure is a structure in which an LDD region having an impurity concentration lower than that of the source / drain region is provided between the source / drain region and the channel formation region. In particular, when the LDD region has a (Gate Overlapped Lightly Doped Drain) structure (GOLD structure) that overlaps the gate electrode via the gate insulating film, the high electric field in the vicinity of the drain is relaxed and the hot carrier effect is more effectively achieved. It is known that it can prevent and improve reliability. In this specification, a region where the LDD region overlaps with the gate electrode through the gate insulating film is referred to as a Lov region, and a region where the LDD region does not overlap is referred to as a Loff region.
下記特許文献３には、ＧＯＬＤ構造とすることでトランジスタの劣化が抑えられることが記載されている。
Ｌｏｆｆ領域を有するＴＦＴは、Ｌｏｖ領域を有するＴＦＴに比べてオフ電流を低減できる傾向にある。そのため、高速駆動よりもオフ電流の低減が重要視される画素のスイッチング素子には、Ｌｏｆｆ領域を有するＴＦＴを用いるのが適している。一方、Ｌｏｖ領域を有するＴＦＴは、Ｌｏｆｆ領域を有するＴＦＴに比べて高速駆動が可能である。具体的には、スイッチングをより高速に行なうことができる。駆動回路は、画素部よりも動作周波数が高く、オフ電流の低減よりも高速駆動の方が重要視されるため、Ｌｏｖ領域を有するＴＦＴが適している。回路素子に望まれる特性に合わせて、Ｌｏｆｆ領域を有するＴＦＴ、Ｌｏｖ領域を有するＴＦＴを使い分けるのが望ましい。 A TFT having a Loff region tends to reduce off-state current as compared with a TFT having a Lov region. Therefore, it is suitable to use a TFT having a Loff region for a switching element of a pixel in which reduction of off current is more important than high-speed driving. On the other hand, a TFT having a Lov region can be driven at a higher speed than a TFT having a Loff region. Specifically, switching can be performed at higher speed. The driving circuit has a higher operating frequency than the pixel portion, and high-speed driving is more important than reduction of off-state current. Therefore, a TFT having a Lov region is suitable. It is desirable to use a TFT having a Loff region and a TFT having a Lov region in accordance with characteristics desired for a circuit element.
Ｌｏｖ領域を有するＴＦＴの作製方法は幾つか提案されているが、その一つに、ゲート電極をマスクにして斜めにイオン注入を行なう方法がある。上記方法を用いることで、レジストマスクを用いず、なおかつ工程数を抑えつつ、ゲート電極とゲート絶縁膜を介して重なる領域に、イオン注入法を用いてドーパント（不純物）を添加することができる。 Several methods for manufacturing a TFT having a Lov region have been proposed. One of them is a method of performing ion implantation obliquely using a gate electrode as a mask. By using the above method, a dopant (impurity) can be added using an ion implantation method to a region overlapping with the gate electrode and the gate insulating film without using a resist mask and suppressing the number of steps.
しかし、ソース領域側とドレイン領域側の両方にＬｏｖ領域を形成するためには、異なる注入方向からイオン注入を少なくとも２回行なう必要があり、イオン注入の工程におけるスループットの向上を妨げる要因となり得る。また、基板を回転させて均一に斜めのイオン注入を行なう方法（チルト回転）もあるが、この方法だと、基板の回転を精密に制御する必要があり、イオン注入を行なうための装置が大掛かりになる。特に基板の大型化には向いておらず、スループットの向上を妨げる要因となっている。 However, in order to form the Lov region on both the source region side and the drain region side, it is necessary to perform ion implantation at least twice from different implantation directions, which may hinder improvement in throughput in the ion implantation step. In addition, there is a method (tilt rotation) in which the substrate is rotated and uniformly inclined ion implantation (tilt rotation). However, this method requires precise control of the rotation of the substrate, and requires a large apparatus for performing ion implantation. become. In particular, it is not suitable for increasing the size of the substrate, and this is a factor that hinders improvement in throughput.
また上記方法では、同一基板上においてＬｏｖ領域を有するＴＦＴとＬｏｆｆ領域を有するＴＦＴとを作り分けることができないという問題がある。よって上記方法では、システムオンパネル化により画素部と駆動回路を一体化する場合、Ｌｏｖ領域を有するＴＦＴとＬｏｆｆ領域を有するＴＦＴとを同一基板上に作り分けることができない。また、ソース領域及びドレイン領域がチャネル形成領域と接するような、ＬＤＤ領域そのものを有さないＴＦＴと、Ｌｏｖ領域を有するＴＦＴとを同一基板上に作り分けることもできない。 Further, the above method has a problem that TFTs having a Lov region and TFTs having a Loff region cannot be made separately on the same substrate. Therefore, in the above method, when the pixel portion and the driving circuit are integrated by system-on-panel, a TFT having a Lov region and a TFT having a Loff region cannot be separately formed on the same substrate. In addition, a TFT having no LDD region itself and a TFT having a Lov region in which the source region and the drain region are in contact with the channel formation region cannot be separately formed on the same substrate.
レジストマスクを用いてドーパントの打ち分けを行なうことで、Ｌｏｖ領域を有するＴＦＴとＬｏｆｆ領域を有するＴＦＴとを同一基板上に作り分けることはできる。しかし、レジストマスクの枚数や工程数を抑えることができず、製造コストを高める要因となる。またＬｏｆｆ領域を有するＴＦＴのみならず、オフセットゲート構造を有するトランジスタや、ソース領域とドレイン領域がチャネル形成領域と接しているトランジスタなども、Ｌｏｖ領域を有するＴＦＴと同一の基板上に作り分けようとすると、レジストマスクの枚数や工程数を抑えることができず、製造コストを高める要因となる。 A TFT having a Lov region and a TFT having a Loff region can be separately formed on the same substrate by performing dopant separation using a resist mask. However, the number of resist masks and the number of processes cannot be suppressed, which increases the manufacturing cost. In addition, not only TFTs having Loff regions but also transistors having offset gate structures and transistors whose source and drain regions are in contact with the channel formation region are formed on the same substrate as TFTs having Lov regions. As a result, the number of resist masks and the number of processes cannot be suppressed, which increases the manufacturing cost.
本発明は上記問題に鑑み、Ｌｏｖ領域を形成するためのレジストマスクを設けることなく、Ｌｏｖ領域を有するトランジスタを、Ｌｏｆｆ領域を有するトランジスタ、オフセットゲート構造を有するトランジスタ、ソース領域とドレイン領域がチャネル形成領域と接しているトランジスタなどと共に、同一基板上に作り分けることができ、なおかつイオン注入の工程におけるスループットの向上を実現することができる半導体装置の作製方法、及びパネル１枚あたりのコストを抑えることができる半導体装置に関する。さらに本発明は、１枚あたりのコストを抑えることができる、薄膜の半導体膜で集積回路が形成されたチップ（以下、薄膜チップと呼ぶ）を用いた、半導体装置に関する。 In view of the above problems, the present invention provides a transistor having a Lov region without forming a resist mask for forming a Lov region, a transistor having a Loff region, a transistor having an offset gate structure, and a source region and a drain region forming a channel. A method for manufacturing a semiconductor device that can be manufactured on the same substrate together with a transistor in contact with a region and the like and can improve throughput in an ion implantation process, and a cost per panel is suppressed. The present invention relates to a semiconductor device that can Furthermore, the present invention relates to a semiconductor device using a chip in which an integrated circuit is formed with a thin semiconductor film (hereinafter referred to as a thin film chip) that can reduce the cost per sheet.
本発明者らは、Ｌｏｖ領域の位置に合わせてドーパントの注入方向を変えるのではなく、該注入方向に合わせてトランジスタの活性層に設けるＬｏｖ領域の位置を変えれば良いのではないかと考えた。すなわち、イオン注入は、注入方向が１つに定められた固定注入とし、該注入方向に合わせてＬｏｖ領域と、チャネル形成領域と、イオン注入の際にマスクとして機能するゲート電極の位置関係を定める。なお本明細書において注入方向とは、イオン源からドーパントが注入されてくる方向を意味する。 The present inventors considered that the position of the Lov region provided in the active layer of the transistor may be changed in accordance with the implantation direction instead of changing the dopant implantation direction in accordance with the position of the Lov region. In other words, the ion implantation is fixed implantation with a single implantation direction, and the positional relationship of the Lov region, the channel formation region, and the gate electrode functioning as a mask during ion implantation is determined in accordance with the implantation direction. . In this specification, the implantation direction means a direction in which a dopant is implanted from an ion source.
具体的には、ドーパントが活性層の表面と斜めに交わるような向きに、注入方向を１つ定め、活性層と重なっているゲート電極の端部を注入源に近い側に向ける。つまり、ゲート電極と重なっている領域よりも、該領域以外の活性層の露出している領域が、注入源に近い側に位置するよう、ゲート電極と活性層を配置する。上記構成により、１つの注入方向からのイオン注入で、ソース領域側とドレイン領域側の両方に、Ｌｏｖ領域を形成することができる。よって、同一の極性を有し、なおかつＬｏｖ領域する全てのトランジスタは、Ｌｏｖ領域が、チャネル形成領域よりもドーパントの注入源に近い側に設けられることになる。 Specifically, one injection direction is determined in such a direction that the dopant intersects the surface of the active layer obliquely, and the end portion of the gate electrode overlapping the active layer is directed to the side close to the injection source . That is, the gate electrode and the active layer are arranged so that the region where the active layer other than the region is exposed is located closer to the implantation source than the region overlapping the gate electrode. With the above structure, the Lov region can be formed on both the source region side and the drain region side by ion implantation from one implantation direction. Therefore, in all transistors having the same polarity and in the Lov region, the Lov region is provided closer to the dopant implantation source than the channel formation region.
そしてＬｏｖ領域を形成するためのイオン注入の際には、Ｌｏｆｆ領域を有するトランジスタにおいて、ソース領域及びドレイン領域となる領域にのみ不純物が添加されるように、注入方向に合わせて、活性層とゲート電極とＬｏｆｆ領域との位置関係を定める。具体的には、Ｌｏｆｆ領域及びチャネル形成領域となる領域をレジストマスクで覆い、該レジストマスクと重なっている領域と、該領域以外の活性層の露出している領域とが、注入方向に沿って接するように配置する。言い換えると、活性層と重なっているレジストマスクの端部が、注入方向に沿うように配置する。上記構成により、同一基板上にＬｏｖ領域を有するトランジスタと、Ｌｏｆｆ領域を有するトランジスタとを作り分けることができる。 In the ion implantation for forming the Lov region, in the transistor having the Loff region, the active layer and the gate are aligned in accordance with the implantation direction so that the impurity is added only to the regions to be the source region and the drain region. The positional relationship between the electrode and the Loff region is determined. Specifically, a region serving as a Loff region and a channel formation region is covered with a resist mask, and a region overlapping with the resist mask and a region where an active layer other than the region is exposed are along the implantation direction. Arrange to touch. In other words, the end portion of the resist mask that overlaps the active layer is arranged along the implantation direction. With the above structure, a transistor having a Lov region and a transistor having a Loff region can be separately formed over the same substrate.
またＬｏｖ領域を形成するためのイオン注入の際には、ＬＤＤ領域を有さず、ソース領域とドレイン領域がチャネル形成領域と接しているトランジスタにおいて、ソース領域及びドレイン領域となる領域にのみ不純物が添加されるように、注入方向に合わせて、活性層とゲート電極とＬＤＤ領域との位置関係を定める。具体的には、ゲート電極と重なっている領域と、該領域以外の活性層の露出している領域とが、注入方向に沿って接するように配置する。言い換えると、活性層と重なっているゲート電極の端部が、注入方向に沿うように配置する。上記構成により、同一基板上にＬｏｖ領域を有するトランジスタと、ソース領域とドレイン領域がチャネル形成領域と接しているトランジスタとを作り分けることができる。 In addition, in the ion implantation for forming the Lov region, in a transistor that does not have the LDD region and the source region and the drain region are in contact with the channel formation region, impurities are present only in the region that becomes the source region and the drain region. In order to be added, the positional relationship among the active layer, the gate electrode, and the LDD region is determined in accordance with the implantation direction. Specifically, the region overlapping the gate electrode and the region where the active layer other than the region is exposed are arranged so as to be in contact with each other along the implantation direction. In other words, the end portion of the gate electrode overlapping the active layer is arranged along the implantation direction. With the above structure, a transistor having a Lov region on the same substrate and a transistor in which a source region and a drain region are in contact with a channel formation region can be separately formed.
またＬｏｖ領域を形成するためのイオン注入の際には、オフセット領域を有するトランジスタにおいて、ソース領域及びドレイン領域となる領域にのみ不純物が添加され、なおかつオフセット領域が形成されるように、注入方向に合わせて、活性層とゲート電極とオフセット領域との位置関係を定める。具体的には、活性層の露出している領域が、該領域以外のゲート電極と重なっている領域よりも、注入方向とは反対側に位置するよう、ゲート電極と活性層を配置する。言い換えると、活性層と重なっているゲート電極の端部が、注入方向とは反対側に位置するように配置する。上記構成により、同一基板上にＬｏｖ領域を有するトランジスタと、オフセット領域を有するトランジスタとを作り分けることができる。 Further, in the ion implantation for forming the Lov region, in a transistor having an offset region, an impurity is added only to a region to be a source region and a drain region, and an offset region is formed in the implantation direction. In addition, the positional relationship among the active layer, the gate electrode, and the offset region is determined. Specifically, the gate electrode and the active layer are arranged so that the exposed region of the active layer is positioned on the opposite side of the implantation direction from the region overlapping with the gate electrode other than the region. In other words, the gate electrode is overlapped with the active layer so that the end of the gate electrode is located on the side opposite to the implantation direction. With the above structure, a transistor having a Lov region and a transistor having an offset region can be formed separately on the same substrate.
なお上記構成に加えて、半導体膜の結晶化に連続発振のレーザを用いても良い。パルス発振のレーザ光のみを用いて結晶化された半導体膜は、複数の結晶粒が集合して形成されており、その結晶粒の位置と大きさはランダムなものである。結晶粒内と比較して、結晶粒の界面（結晶粒界）は非晶質構造や結晶欠陥などに起因する再結合中心や捕獲中心が無数に存在している。この捕獲中心にキャリアがトラップされると、結晶粒界のポテンシャルが上昇し、キャリアに対して障壁となるため、キャリアの電流輸送特性が低下するという問題がある。一方、連続発振のレーザ光の場合、レーザ光の照射領域（ビームスポット）を一方向に走査させながら半導体膜に照射することで、走査方向に向かって結晶を連続的に成長させ、該走査方向に沿って長く延びた単結晶からなる結晶粒の集まりを形成することができる。よって、連続発振のレーザを用いて半導体膜を結晶化することで、薄膜チップに用いられるＴＦＴの移動度を高めることができる。 In addition to the above structure, a continuous wave laser may be used for crystallization of the semiconductor film. A semiconductor film crystallized using only pulsed laser light is formed by aggregating a plurality of crystal grains, and the positions and sizes of the crystal grains are random. Compared with the inside of a crystal grain, the interface (crystal grain boundary) of a crystal grain has innumerable recombination centers and trap centers due to an amorphous structure or crystal defects. When carriers are trapped in this trapping center, the potential of the crystal grain boundaries is increased, which becomes a barrier against the carriers, so that there is a problem that the current transport characteristics of the carriers are deteriorated. On the other hand, in the case of a continuous wave laser beam, a crystal is continuously grown in the scanning direction by irradiating the semiconductor film while scanning the irradiation region (beam spot) of the laser beam in one direction. A collection of crystal grains made of a single crystal extending along the length can be formed. Therefore, the mobility of a TFT used for a thin film chip can be increased by crystallizing the semiconductor film using a continuous wave laser.
なお本発明の範疇に含まれる半導体装置には、マイクロプロセッサ、画像処理回路、半導体表示装置等、トランジスタを用いたありとあらゆる半導体装置が含まれる。また、薄膜チップ自体も、本発明の半導体装置の範疇に含まれる。半導体表示装置は、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体膜を用いた回路素子を駆動回路に有しているその他の表示装置がその範疇に含まれる。 Note that semiconductor devices included in the category of the present invention include all kinds of semiconductor devices using transistors, such as a microprocessor, an image processing circuit, and a semiconductor display device. The thin film chip itself is also included in the category of the semiconductor device of the present invention. The semiconductor display device includes a liquid crystal display device, a light emitting device including a light emitting element typified by an organic light emitting device (OLED) in each pixel, DMD (Digital Micromirror Device), PDP (Plasma Display Panel), FED (Field Emission Display). Other display devices having a circuit element using a semiconductor film in a driver circuit are included in the category.
また本発明の作製方法を用いてＬｏｖ領域を形成することができるトランジスタは、多結晶シリコンや微結晶シリコン（セミアモルファスシリコン（ＳＡＳ））、アモルファスシリコンを用いたＴＦＴに限定されない。単結晶シリコンを用いて形成されたトランジスタであっても良いし、ＳＯＩを用いたトランジスタであっても良い。また、有機半導体を用いたトランジスタであっても良いし、カーボンナノチューブを用いたトランジスタであってもよい。また本発明の半導体装置に用いられるトランジスタは、シングルゲート構造を有していても良いし、ダブルゲート構造やそれ以上のゲート電極を有するマルチゲート構造であっても良い。 A transistor that can form the Lov region by using the manufacturing method of the present invention is not limited to a TFT using polycrystalline silicon, microcrystalline silicon (semi-amorphous silicon (SAS)), or amorphous silicon. A transistor formed using single crystal silicon or a transistor using SOI may be used. Further, a transistor using an organic semiconductor or a transistor using carbon nanotubes may be used. In addition, the transistor used in the semiconductor device of the present invention may have a single gate structure, a double gate structure, or a multi-gate structure having a gate electrode higher than that.
本発明は上記構成により、Ｌｏｖ領域を形成するためのレジストマスクを設けることなく、Ｌｏｖ領域を有するトランジスタを、Ｌｏｆｆ領域を有するトランジスタ、ソース領域とドレイン領域がチャネル形成領域と接しているトランジスタ、オフセット領域を有するトランジスタなどと、同一の基板上に作り分けることができる。よって、レジストマスクの枚数や工程数を抑え、製造コストを抑えることができる。また、イオン注入の工程におけるスループットの向上を実現することができる。 According to the present invention, a transistor having a Lov region is replaced with a transistor having a Loff region, a transistor in which a source region and a drain region are in contact with a channel formation region, and an offset without providing a resist mask for forming the Lov region. A transistor having a region and the like can be separately formed over the same substrate. Therefore, the number of resist masks and the number of processes can be reduced, and the manufacturing cost can be reduced. In addition, an improvement in throughput in the ion implantation process can be realized.
そして本発明では、上記作製方法が用いられた集積回路を、薄膜チップとして、画素部または他の集積回路が設けられた基板に実装し、半導体装置を形成しても良い。本発明は、上記作製方法に加えて、上記作製方法が用いられた上記薄膜チップと、上記薄膜チップが実装された半導体装置とをその範疇に含む。本発明の薄膜チップは、一枚あたりのコストが抑えられるため、該薄膜チップを有する半導体装置自体のコストも抑えることができる。 In the present invention, an integrated circuit using the above manufacturing method may be mounted as a thin film chip on a substrate provided with a pixel portion or another integrated circuit to form a semiconductor device. In addition to the above manufacturing method, the present invention includes, in its category, the thin film chip using the manufacturing method and a semiconductor device on which the thin film chip is mounted. Since the cost per sheet of the thin film chip of the present invention can be suppressed, the cost of the semiconductor device itself having the thin film chip can also be suppressed.
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention is not construed as being limited to the description of this embodiment mode.
本発明の半導体装置の作製方法について説明する。図１（Ａ）に、Ｌｏｖ領域を形成するためにイオン注入をする際の、活性層１０１と、マスクとして機能するゲート電極１０２の上面図を示す。また図１（Ａ）のＡ−Ａ’における断面図を、図１（Ｂ）に示す。
A method for manufacturing a semiconductor device of the present invention will be described. FIG. 1A shows a top view of an
矢印はイオン注入の際の、注入方向を示しており、活性層１０１の表面と斜めに交差している。また活性層１０１とゲート電極１０２は、ゲート絶縁膜１０３を間に挟んで重なっている。そして本発明では、ゲート電極１０２とは重ならずに露出している領域１０４が、活性層１０１のゲート電極１０２が重なっている領域１０５よりも、不純物の注入源に近い側に設けられている。つまり、破線で囲んだ、活性層１０１と重なっているゲート電極１０２の端部１０６を、注入源に近い側に向ける。
Arrows indicate the implantation direction during ion implantation, and obliquely intersect the surface of the
上記構成により、イオン注入の際に、活性層１０１のゲート電極１０２が重なっている領域１０５の一部にドーパントを注入し、Ｌｏｖ領域１０７を形成することができる。また上記イオン注入により、ソース領域、ドレイン領域１０８と、チャネル形成領域１０９とを作り分けることができる。図１では、トランジスタのチャネル長方向において、チャネル形成領域１０９を挟むように２つのＬｏｖ領域１０７が形成されており、またチャネル形成領域１０９及び２つのＬｏｖ領域１０７を挟むように、ソース領域、ドレイン領域１０８が形成されている。
With the above structure, a dopant can be implanted into part of the
なお、ソース領域側とドレイン領域側のいずれか一方にのみＬｏｖ領域を形成する場合は、活性層と重なっているゲート電極の端部の一つのみを、注入源に近い側に向ければ良い。或いは、いずれか一方の側においてのみ、活性層と重なっているゲート電極の端部を、注入源に近い側に向け、他方の側においては、ゲート電極と重なっている領域と、活性層の露出している領域とが、注入方向に沿って接するようにする。 Note that in the case where the Lov region is formed only on one of the source region side and the drain region side, only one end portion of the gate electrode overlapping with the active layer may be directed to the side closer to the implantation source . Alternatively, on either side only, the end of the gate electrode that overlaps the active layer is directed toward the side closer to the implantation source, and on the other side, the region that overlaps the gate electrode and the exposure of the active layer The region being in contact with is in contact with the injection direction.
次に、斜めにイオン注入を行ない、Ｌｏｖ領域を有していないＴＦＴを作製する場合について説明する。図２（Ａ）に、斜めにイオン注入をする際の、活性層２０１と、マスクとして機能するゲート電極２０２の上面図を示す。図２（Ａ）のＡ−Ａ’における断面図を、図２（Ｂ）に示す。図２（Ａ）のＢ−Ｂ’における断面図を、図２（Ｃ）に示す。図２（Ａ）のＣ−Ｃ’における断面図を、図２（Ｄ）に示す。
Next, the case where ion implantation is performed obliquely to manufacture a TFT having no Lov region will be described. FIG. 2A is a top view of the
矢印はイオン注入の際の、注入方向を示しており、活性層２０１の表面と斜めに交差している。また活性層２０１とゲート電極２０２は、ゲート絶縁膜２０３を間に挟んで重なっている。そして図２では、ゲート電極２０２とは重ならずに露出している領域２０４と、活性層２０１のゲート電極２０２が重なっている領域２０５とが、ドーパントの注入方向に沿って接するように配置している。
Arrows indicate the implantation direction during ion implantation, and obliquely intersect the surface of the
上記構成により、イオン注入の際に、ゲート電極２０２とは重ならずに露出している領域２０４にのみドーパントを注入し、該領域２０４にソース領域またはドレイン領域を形成することができる。また上記イオン注入により、活性層２０１のゲート電極２０２が重なっている領域２０５に、チャネル形成領域を形成することができる。
With the above structure, at the time of ion implantation, a dopant can be implanted only into a
次に、Ｌｏｆｆ領域を有するＴＦＴと、Ｌｏｖ領域を有するＴＦＴとを、同一の基板上において形成する場合の、各トランジスタのレイアウトについて説明する。図６（Ａ）に、同一の基板１３００上に形成された画素部１３０１と、駆動回路に含まれる信号線駆動回路１３０２、走査線駆動回路１３０３の上面図を示す。図６（Ａ）において、矢印はドーパントの注入方向を示している。そして、図６（Ａ）に示した信号線駆動回路１３０２の一部を拡大して、図６（Ｂ）に示す。また、図６（Ａ）に示した画素部１３０１の一部を拡大して、図６（Ｃ）に示す。 Next, a layout of each transistor when a TFT having a Loff region and a TFT having a Lov region are formed over the same substrate will be described. FIG. 6A is a top view of the pixel portion 1301 formed over the same substrate 1300 and the signal line driver circuit 1302 and the scan line driver circuit 1303 included in the driver circuit. In FIG. 6A, the arrow indicates the direction of dopant implantation. Then, a part of the signal line driver circuit 1302 illustrated in FIG. 6A is enlarged and illustrated in FIG. Further, a part of the pixel portion 1301 illustrated in FIG. 6A is enlarged and illustrated in FIG.
図６（Ｂ）に示すように、信号線駆動回路１３０２に用いられている、Ｌｏｖ領域を有するＴＦＴは、活性層１３１１と重なっているゲート電極１３１２の端部１３１３が、注入源に近い側に向いている。なおＬｏｖ領域をソース領域側とドレイン領域側のいずれか一方にのみ形成する場合は、活性層１３２１と重なっているゲート電極１３２２の端部１３２３の一つのみを注入源に近い側に向ければ良い。或いは、ソース領域側とドレイン領域側のいずれか一方の側においてのみ、活性層と重なっているゲート電極の端部を、注入源に近い側に向け、他方の側においては、ゲート電極と重なっている領域と、活性層の露出している領域とが、注入方向に沿って接するように配置しても良い。
As shown in FIG. 6B, in the TFT having the Lov region used in the signal line driver circuit 1302, the
図６（Ｄ）に、イオン注入後の、図６（Ｂ）のＡ−Ａ’における断面図を示す。図６（Ｄ）に示すように、斜めの注入方向からのイオン注入により、活性層１３１１にＬｏｖ領域１３１４を、活性層１３２１にＬｏｖ領域１３２４をそれぞれ形成することができる。
FIG. 6D is a cross-sectional view taken along A-A ′ in FIG. 6B after ion implantation. As shown in FIG. 6D, the
また図６（Ｃ）に示すように、画素部１３０１に用いられている、Ｌｏｖ領域を有さないＴＦＴ１３４０は、活性層１３３１のうち、ゲート電極１３３３と重なっている領域と、活性層１３３１の露出している領域とが、注入方向に沿って接するように配置する。言い換えると、活性層１３３１と重なるゲート電極１３３３の端部１３３６が、注入方向に沿っている。また同様に、Ｌｏｖ領域を有さないＴＦＴ１３４１は、活性層１３３２のうち、ゲート電極１３３４と重なっている領域と、活性層１３３２の露出している領域とが、注入方向に沿って接するように配置する。言い換えると、活性層１３３２と重なるゲート電極１３３４の端部１３３７が、注入方向に沿っている。
As shown in FIG. 6C, the
図６（Ｅ）に、イオン注入後の、図６（Ｃ）のＢ−Ｂ’における断面図を示す。図６（Ｅ）に示すように、斜めの注入方向からイオン注入しても、活性層１３３１にチャネル形成領域１３４３、ソース領域及びドレイン領域１３４２のみを形成することができる。また図示していないが、活性層１３３２においても、チャネル形成領域、ソース領域及びドレイン領域のみを形成することができる。
FIG. 6E shows a cross-sectional view along B-B ′ in FIG. 6C after ion implantation. As shown in FIG. 6E, only the
このように、本発明の作製方法を用いて作製された半導体装置では、基板上に形成されたＬｏｖ領域を有するＴＦＴは、極性が同じである限り、チャネル形成領域に対するＬｏｖ領域の位置が全て注入方向に揃っていることになる。すなわち、Ｌｏｖ領域からチャネル形成領域への向きが揃っていることになる。またソース領域とドレイン領域がチャネル形成領域と接しているＴＦＴは、極性が同じである限り、注入方向に沿うようにチャネル形成領域とソース領域またはドレイン領域が接していることになる。またＬｏｆｆ領域を有するＴＦＴは、極性が同じである限り、チャネル形成領域とＬｏｆｆ領域が、注入方向に沿うように接していることになる。またオフセット領域を有するＴＦＴは、極性が同じである限り、チャネル形成領域に対するオフセット領域の位置が、注入方向とは逆の方向に揃っていることになる。 As described above, in the semiconductor device manufactured using the manufacturing method of the present invention, the TFT having the Lov region formed on the substrate has all the positions of the Lov region implanted with respect to the channel formation region as long as the polarity is the same. It will be aligned in the direction. That is, the direction from the Lov region to the channel formation region is aligned. In the TFT in which the source region and the drain region are in contact with the channel formation region, the channel formation region and the source region or the drain region are in contact with each other as long as the polarity is the same. In addition, as long as the TFT having the Loff region has the same polarity, the channel formation region and the Loff region are in contact with each other along the implantation direction. In addition, as long as the TFTs having the offset region have the same polarity, the position of the offset region with respect to the channel formation region is aligned in the direction opposite to the implantation direction.
なお図６では、ソース領域とドレイン領域がチャネル形成領域と接しているＴＦＴを、Ｌｏｖ領域を有するＴＦＴと同一基板上に形成する例について説明したが、本発明はこの構成に限定されない。Ｌｏｆｆ領域を有するＴＦＴとＬｏｖ領域を有するＴＦＴとを同一基板上に形成する場合は、Ｌｏｆｆ領域を形成するＴＦＴにおいて、活性層と重なるレジストマスクの端部を、注入方向に沿わせるようにすれば良い。 Note that although FIG. 6 illustrates an example in which the TFT in which the source region and the drain region are in contact with the channel formation region is formed over the same substrate as the TFT having the Lov region, the present invention is not limited to this structure. When the TFT having the Loff region and the TFT having the Lov region are formed on the same substrate, the edge of the resist mask that overlaps the active layer in the TFT forming the Loff region may be along the implantation direction. good.
本発明は上記構成により、Ｌｏｖ領域を形成するためのレジストマスクを設けることなく、Ｌｏｖ領域を有するＴＦＴを、Ｌｏｆｆ領域を有するＴＦＴ、ソース領域とドレイン領域がチャネル形成領域と接しているＴＦＴなどと、同一基板上に作り分けることができる。よって、レジストマスクの枚数や工程数を抑え、製造コストを抑えることができる。また、イオン注入の工程におけるスループットの向上を実現することができる。 According to the present invention, the TFT having the Lov region is replaced with the TFT having the Loff region, the TFT in which the source region and the drain region are in contact with the channel formation region, without providing a resist mask for forming the Lov region. Can be made on the same substrate. Therefore, the number of resist masks and the number of processes can be reduced, and the manufacturing cost can be reduced. In addition, an improvement in throughput in the ion implantation process can be realized.
次に、本発明の半導体装置における、Ｌｏｖ領域を有するＴＦＴのレイアウトについて説明する。 Next, the layout of the TFT having the Lov region in the semiconductor device of the present invention will be described.
図８（Ａ）に、Ｌｏｖ領域を有するＴＦＴの上面図を示す。４０１は活性層、４０２はゲート電極、４０３はＬｏｖ領域に相当する。矢印はＬｏｖ領域４０３を形成する際の、ドーパントの注入方向に相当する。また、Ｌｏｖ領域４０３はソース領域またはドレイン領域のいずれか一方にのみ設けられており、該Ｌｏｖ領域４０３はドーパントの注入源に近い側に向いている。
FIG. 8A shows a top view of a TFT having a Lov region. 401 corresponds to an active layer, 402 corresponds to a gate electrode, and 403 corresponds to a Lov region. The arrow corresponds to the dopant implantation direction when the
図８（Ｂ）に、Ｌｏｖ領域を有するＴＦＴの、別の上面図を示す。４１１は活性層、４１２はゲート電極、４１３ａ、４１３ｂはＬｏｖ領域に相当する。矢印はＬｏｖ領域４１３ａ、４１３ｂを形成する際の、ドーパントの注入方向に相当する。図８（Ｂ）では、Ｌｏｖ領域４１３ａ、４１３ｂがドーパントの注入源に近い側に向いている。
FIG. 8B shows another top view of a TFT having a Lov region.
図８（Ｃ）に、Ｌｏｖ領域を有するＴＦＴの、別の上面図を示す。４２１は活性層、４２２はゲート電極、４２３ａ、４２３ｂ、４２４ａ、４２４ｂはＬｏｖ領域に相当する。矢印はＬｏｖ領域４２３ａ、４２３ｂ、４２４ａ、４２４ｂを形成する際の、ドーパントの注入方向に相当する。図８（Ｃ）では、Ｌｏｖ領域４２３ａ、４２３ｂ、４２４ａ、４２４ｂがドーパントの注入源に近い側に向いている。
FIG. 8C shows another top view of a TFT having a Lov region. 421 is an active layer, 422 is a gate electrode, 423a, 423b, 424a, 424b corresponds to a Lov region. The arrow corresponds to the dopant implantation direction when the
図８（Ｄ）に、Ｌｏｖ領域を有するＴＦＴの、別の上面図を示す。４３１は活性層、４３２ａ、４３２ｂはゲート電極、４３３ａ、４３３ｂはＬｏｖ領域に相当する。矢印はＬｏｖ領域４３３ａ、４３３ｂを形成する際の、ドーパントの注入方向に相当する。図８（Ｄ）では、Ｌｏｖ領域４３３ａ、４３３ｂがドーパントの注入源に近い側に向いている。またＬｏｖ領域４３３ａはゲート電極４３２ａと、Ｌｏｖ領域４３３ｂはゲート電極４３２ｂと重なっている。そして、活性層４３１と重なるゲート電極４３２ａの端部４３５ａが、注入方向に沿っている。また、活性層４３１と重なるゲート電極４３２ｂの端部４３５ｂが、注入方向に沿っている。
FIG. 8D shows another top view of a TFT having a Lov region.
図８で示すように、本発明では、様々な構成を有するＴＦＴを作製することができる。なお図で示すＴＦＴのレイアウトは、ほんの一形態に過ぎず、本発明は図８に示す構成に限定されない。 As shown in FIG. 8, in the present invention, TFTs having various structures can be manufactured. Note that the layout of the TFT shown in the figure is only one embodiment, and the present invention is not limited to the structure shown in FIG.
次に、オフセットゲート構造を有するトランジスタの作製方法について説明する。 Next, a method for manufacturing a transistor having an offset gate structure is described.
本発明の半導体装置の作製方法では、ゲート電極がソース領域またはドレイン領域と重なりを持たないオフセットゲート構造を有するトランジスタも、Ｌｏｖ領域を有するトランジスタ、Ｌｏｆｆ領域を有するトランジスタまたはソース領域またはドレイン領域がチャネル形成領域と接しているトランジスタと共に、同一基板上に形成することができる。オフセットゲート構造を有するトランジスタにおいて、ソース領域またはドレイン領域と、活性層のうちゲート電極と重なる領域との間の領域を、オフセット領域と呼ぶ。ドレイン領域側にオフセット領域を設けることで、ドレイン領域近傍の電界を緩和し、トランジスタの高耐圧化が可能にすることができる。 In the method for manufacturing a semiconductor device of the present invention, a transistor having an offset gate structure in which a gate electrode does not overlap with a source region or a drain region is a channel having a transistor having a Lov region, a transistor having a Loff region, or a source region or drain region. A transistor in contact with a formation region can be formed over the same substrate. In a transistor having an offset gate structure, a region between a source region or a drain region and a region of the active layer that overlaps with a gate electrode is referred to as an offset region. By providing the offset region on the drain region side, the electric field in the vicinity of the drain region can be relaxed and the transistor can have a high breakdown voltage.
図５（Ａ）に、斜めにイオン注入する際の、活性層８０１と、マスクとして機能するゲート電極８０２の上面図を示す。また図５（Ａ）のＡ−Ａ’における断面図を、図５（Ｂ）に示す。
FIG. 5A shows a top view of an
矢印はイオン注入の際の、注入方向を示しており、活性層８０１の表面と斜めに交差している。また活性層８０１とゲート電極８０２は、ゲート絶縁膜８０３を間に挟んで重なっている。そして本発明では、活性層８０１のゲート電極８０２と重なっている領域８０５が、ゲート電極８０２とは重ならずに露出している領域８０４よりも、不純物の注入源に近い側に設けられている。つまり、破線で囲んだ、活性層８０１と重なっているゲート電極８０２の端部８０６を、注入源に近い側とは反対の側に向ける。
Arrows indicate the implantation direction during ion implantation, and obliquely intersect the surface of the
上記構成により、イオン注入の際に、活性層８０１のゲート電極８０２とは重ならずに露出している領域８０４の一部に、ゲート電極８０２に遮られて、ドーパントが注入されない、もしくは他の露出している領域に比べてドーパントが注入されにくい、オフセット領域８０７を形成することができる。また上記イオン注入により、露出している領域８０４にソース領域、ドレイン領域８０８を、またゲート電極８０２と重なっている領域８０５にチャネル形成領域８０９を、作り分けることができる。図５では、トランジスタのチャネル長方向において、チャネル形成領域８０９を挟むように２つのオフセット領域８０７が形成されており、またチャネル形成領域８０９及びオフセット領域８０７を挟むように、ソース領域、ドレイン領域８０８が形成されている。
With the above structure, during ion implantation, a part of the
オフセット領域の注入方向における長さ（オフセット長）は、イオン注入の際の、活性層に対するドーパントの入射角によって、調整することができる。 The length of the offset region in the implantation direction (offset length) can be adjusted by the incident angle of the dopant with respect to the active layer at the time of ion implantation.
なお、ソース領域側とドレイン領域側のいずれか一方にのみオフセット領域を形成する場合は、活性層と重なっているゲート電極の端部の一方のみを、注入源に近い側とは反対の側に向ければ良い。他方の端部においては、ゲート電極と重なっている領域と、活性層の露出している領域とが、注入方向に沿って接するように配置する。 In the case where the offset region is formed only on one of the source region side and the drain region side, only one end of the gate electrode overlapping the active layer is on the side opposite to the side close to the implantation source. Just turn. At the other end, the region overlapping the gate electrode and the region where the active layer is exposed are arranged so as to be in contact with each other along the implantation direction.
本発明は上記構成により、Ｌｏｖ領域を形成するためのレジストマスクを設けることなく、Ｌｏｖ領域を有するＴＦＴを、オフセットゲート構造を有するＴＦＴと、同一基板上に作り分けることができる。よって、レジストマスクの枚数や工程数を抑え、製造コストを抑えることができる。また、イオン注入の工程におけるスループットの向上を実現することができる。 According to the present invention, a TFT having a Lov region can be formed separately from a TFT having an offset gate structure on the same substrate without providing a resist mask for forming the Lov region. Therefore, the number of resist masks and the number of processes can be reduced, and the manufacturing cost can be reduced. In addition, an improvement in throughput in the ion implantation process can be realized.
なお、活性層として用いる半導体膜の結晶化に、連続発振のレーザを用いることで、走査方向に沿って長く延びた単結晶からなる結晶粒の集まりを形成することができる。よって、連続発振のレーザを用いて半導体膜を結晶化することで、薄膜チップに用いられるＴＦＴの移動度を高めることができる。 Note that by using a continuous wave laser for crystallization of the semiconductor film used as the active layer, a collection of crystal grains including a single crystal extending in the scanning direction can be formed. Therefore, the mobility of a TFT used for a thin film chip can be increased by crystallizing the semiconductor film using a continuous wave laser.
図３（Ａ）に、基板１６００上に形成された薄膜の半導体膜１６０１を、連続発振のレーザ光を用いて結晶化している様子を示す。図３（Ａ）に示すように半導体膜１６０１を結晶化した後、半導体膜１６０１をパターニングしたり、ゲート電極やマスク等を形成したりした後、図３（Ｂ）に示すようにドーピングを行なう。なお半導体膜１６０１はレーザ光による結晶化の前にパターニングしておいても良いし、結晶化後にパターニングしても良い。
FIG. 3A illustrates a state in which a
ドーピングの際の注入方向は、実線の矢印で示すように、半導体膜（図３（Ｂ）ではパターニング後の半導体膜１６０４）に対して斜めの方向に定める。そして、その後ドーパントの活性化、各種絶縁膜、配線などの形成を行なうことで、基板１６００上に複数の集積回路が形成される。集積回路が形成されたら、図３（Ｃ）に示すように、基板１６００を分断することで、集積回路どうしが分離した薄膜チップ１６０３が形成される。
The direction of implantation at the time of doping is determined in an oblique direction with respect to the semiconductor film (the
次に、ソース領域とドレイン領域がチャネル形成領域と接しているＴＦＴと、Ｌｏｖ領域を有するＴＦＴとが形成された薄膜チップにおける、各トランジスタのレイアウトについて説明する。図４（Ａ）に、薄膜チップの外観図を示す。図４（Ａ）に示す薄膜チップは、基板３００上に薄膜の半導体膜を用いて形成された集積回路３０１と、接続端子３０２とが形成されている。図４（Ａ）において、矢印はドーパントの注入方向を示している。そして集積回路３０１には、例えばソース領域とドレイン領域がチャネル形成領域と接しているＴＦＴと、Ｌｏｖ領域を有するＴＦＴとが形成されているものとする。
Next, a layout of each transistor in a thin film chip in which a TFT in which a source region and a drain region are in contact with a channel formation region and a TFT having a Lov region is formed will be described. FIG. 4A shows an external view of a thin film chip. In the thin film chip illustrated in FIG. 4A, an
図４（Ｂ）に、集積回路３０１に含まれている、Ｌｏｖ領域を有するＴＦＴの上面図を、図４（Ｃ）に、集積回路３０１に含まれている、ソース領域とドレイン領域がチャネル形成領域と接しているＴＦＴの上面図を示す。
FIG. 4B shows a top view of a TFT having a Lov region included in the
図４（Ｂ）に示すように、Ｌｏｖ領域を有するＴＦＴは、活性層３１１と重なっているゲート電極３１２の端部３１３が、注入源に近い側に向いている。なおＬｏｖ領域をソース領域側とドレイン領域側のいずれか一方にのみ形成する場合は、活性層３２１と重なっているゲート電極３２２の端部３２３の一つのみを注入源に近い側に向ければ良い。或いは、ソース領域側とドレイン領域側のいずれか一方の側においてのみ、活性層と重なっているゲート電極の端部を、注入源に近い側に向け、他方の側においては、ゲート電極と重なっている領域と、活性層の露出している領域とが、注入方向に沿って接するように配置しても良い。
As shown in FIG. 4B, in the TFT having the Lov region, the end 313 of the
図４（Ｄ）に、イオン注入後の、図４（Ｂ）のＡ−Ａ’における断面図を示す。図４（Ｄ）に示すように、斜めの注入方向からのイオン注入により、活性層３１１にＬｏｖ領域３１４を、活性層３２１にＬｏｖ領域３２４をそれぞれ形成することができる。
FIG. 4D is a cross-sectional view taken along A-A ′ in FIG. 4B after ion implantation. As shown in FIG. 4D, the
また図４（Ｃ）に示すように、ソース領域とドレイン領域がチャネル形成領域と接しているＴＦＴ３４０は、活性層３３１のうち、ゲート電極３３３と重なっている領域と、活性層３３１の露出している領域とが、注入方向に沿って接するように配置する。言い換えると、活性層３３１と重なるゲート電極３３３の端部３３６が、注入方向に沿っている。
As shown in FIG. 4C, in the
図４（Ｅ）に、イオン注入後の、図４（Ｃ）のＢ−Ｂ’における断面図を示す。図４（Ｅ）に示すように、斜めの注入方向からイオン注入しても、活性層３３１にチャネル形成領域３４３、ソース領域及びドレイン領域３４２のみを形成することができる。
FIG. 4E shows a cross-sectional view taken along B-B ′ of FIG. 4C after ion implantation. As shown in FIG. 4E, only the
なお図４では、ソース領域とドレイン領域がチャネル形成領域と接しているＴＦＴを、Ｌｏｖ領域を有するＴＦＴと同一基板上に形成する例について説明したが、本発明はこの構成に限定されない。Ｌｏｆｆ領域を有するＴＦＴとＬｏｖ領域を有するＴＦＴとを同一基板上に形成する場合は、Ｌｏｆｆ領域を形成するＴＦＴにおいて、活性層と重なるレジストマスクの端部を、注入方向に沿わせるようにすれば良い。またオフセット領域を有するＴＦＴを、Ｌｏｖ領域を有するＴＦＴと同一基板上に形成する場合は、オフセット領域を有するＴＦＴにおいて、活性層と重なっているゲート電極の端部を、注入源に近い側とは反対の側に向ければ良い。 Note that although FIG. 4 illustrates an example in which the TFT in which the source region and the drain region are in contact with the channel formation region is formed over the same substrate as the TFT having the Lov region, the present invention is not limited to this structure. When the TFT having the Loff region and the TFT having the Lov region are formed on the same substrate, the edge of the resist mask that overlaps the active layer in the TFT forming the Loff region may be along the implantation direction. good. In the case where the TFT having the offset region is formed on the same substrate as the TFT having the Lov region, the end of the gate electrode overlapping the active layer in the TFT having the offset region is the side closer to the implantation source. Just turn to the other side.
このように、本発明の作製方法を用いて作製された半導体装置では、基板上に形成されたＬｏｖ領域を有するＴＦＴは、極性が同じである限り、チャネル形成領域に対するＬｏｖ領域の位置が全て注入方向に揃っていることになる。またソース領域とドレイン領域がチャネル形成領域と接しているＴＦＴは、極性が同じである限り、注入方向に沿うようにチャネル形成領域とソース領域またはドレイン領域が接していることになる。またＬｏｆｆ領域を有するＴＦＴは、極性が同じである限り、チャネル形成領域とＬｏｆｆ領域が、注入方向に沿うように接していることになる。またオフセット領域を有するＴＦＴは、極性が同じである限り、チャネル形成領域に対するオフセット領域の位置が、注入方向とは逆の方向に揃っていることになる。 As described above, in the semiconductor device manufactured using the manufacturing method of the present invention, the TFT having the Lov region formed on the substrate has all the positions of the Lov region implanted with respect to the channel formation region as long as the polarity is the same. It will be aligned in the direction. In the TFT in which the source region and the drain region are in contact with the channel formation region, the channel formation region and the source region or the drain region are in contact with each other as long as the polarity is the same. In addition, as long as the TFT having the Loff region has the same polarity, the channel formation region and the Loff region are in contact with each other along the implantation direction. In addition, as long as the TFTs having the offset region have the same polarity, the position of the offset region with respect to the channel formation region is aligned in the direction opposite to the implantation direction.
本発明は上記構成により、Ｌｏｖ領域を形成するためのレジストマスクを設けることなく、Ｌｏｖ領域を有するＴＦＴを、Ｌｏｆｆ領域を有するＴＦＴ、ソース領域とドレイン領域がチャネル形成領域と接しているＴＦＴなどと、同一基板上に作り分けることができる。よって、レジストマスクの枚数や工程数を抑え、製造コストを抑えることができる。また、イオン注入の工程におけるスループットの向上を実現することができる。 According to the present invention, the TFT having the Lov region is replaced with the TFT having the Loff region, the TFT in which the source region and the drain region are in contact with the channel formation region, without providing a resist mask for forming the Lov region. Can be made on the same substrate. Therefore, the number of resist masks and the number of processes can be reduced, and the manufacturing cost can be reduced. In addition, an improvement in throughput in the ion implantation process can be realized.
次に、上記作製方法を用いて形成された薄膜チップを、画素部が形成された基板に実装する様子を、図７（Ａ）、図７（Ｂ）に示す。図７（Ａ）では、基板６００１上に画素部６００２と、走査線駆動回路６００３とが形成されている。そして、薄膜チップ６００４に形成された信号線駆動回路が、基板６００１に実装されている。具体的には、薄膜チップ６００４に形成された信号線駆動回路が、基板６００１に貼り合わされ、画素部６００２と電気的に接続されされている。また６００５はＦＰＣであり、画素部６００２と、走査線駆動回路６００３と、薄膜チップ６００４に形成された信号線駆動回路とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６００５を介して供給される。
Next, a state in which the thin film chip formed using the above manufacturing method is mounted on the substrate over which the pixel portion is formed is illustrated in FIGS. In FIG. 7A, a
図７（Ｂ）では、基板６１０１上に画素部６１０２と、走査線駆動回路６１０３とが形成されている。そして、薄膜チップ６１０４に形成された信号線駆動回路が、基板６１０１に実装されたＦＰＣ６１０５に更に実装されている。画素部６１０２と、走査線駆動回路６１０３と、薄膜チップ６１０４に形成された信号線駆動回路とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６１０５を介して供給される。
In FIG. 7B, a
薄膜チップの実装方法は、特に限定されるものではなく、公知のＣＯＧ方法やワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また薄膜チップを実装する位置は、電気的な接続が可能であるならば、図７に示した位置に限定されない。また、図７では信号線駆動回路のみを薄膜チップで形成した例について示したが、走査線駆動回路を薄膜チップで形成しても良いし、またコントローラ、ＣＰＵ、メモリ等を薄膜チップで形成し、実装するようにしても良い。また、信号線駆動回路や走査線駆動回路全体を薄膜チップで形成するのではなく、各駆動回路を構成している回路の一部だけを、薄膜チップで形成するようにしても良い。 The mounting method of the thin film chip is not particularly limited, and a known COG method, wire bonding method, TAB method, or the like can be used. Further, the position where the thin film chip is mounted is not limited to the position shown in FIG. 7 as long as electrical connection is possible. Although FIG. 7 shows an example in which only the signal line driver circuit is formed by a thin film chip, the scanning line driver circuit may be formed by a thin film chip, and the controller, CPU, memory, etc. are formed by a thin film chip. You may make it implement. Further, instead of forming the entire signal line driving circuit and the scanning line driving circuit with a thin film chip, only a part of the circuits constituting each driving circuit may be formed with a thin film chip.
なお、駆動回路が薄膜チップとして実装された半導体表示装置において、画素部に用いるトランジスタは、アモルファスシリコンのような非晶質半導体膜で形成されたＴＦＴに限定されない。微結晶半導体膜や多結晶半導体膜を用いたＴＦＴであっても良い。単結晶シリコンを用いて形成されたトランジスタであっても良いし、ＳＯＩを用いたトランジスタであっても良い。また、有機半導体を用いたトランジスタであっても良いし、カーボンナノチューブを用いたトランジスタであってもよい。駆動回路などの集積回路を別途薄膜チップで形成して実装することで、全ての回路を画素部と同じ基板上に形成する場合に比べて、歩留まりを高めることができ、また各回路の特性に合わせたプロセスの最適化を容易に行なうことができる。 Note that in a semiconductor display device in which a driver circuit is mounted as a thin film chip, a transistor used for a pixel portion is not limited to a TFT formed using an amorphous semiconductor film such as amorphous silicon. A TFT using a microcrystalline semiconductor film or a polycrystalline semiconductor film may be used. A transistor formed using single crystal silicon or a transistor using SOI may be used. Further, a transistor using an organic semiconductor or a transistor using carbon nanotubes may be used. By separately forming and mounting an integrated circuit such as a driver circuit with a thin film chip, the yield can be increased and the characteristics of each circuit can be improved compared to the case where all the circuits are formed on the same substrate as the pixel portion. The combined process can be easily optimized.
次に、本発明の半導体表示装置の具体的な作製方法について説明する。なおここでは、駆動回路に用いられるＬｏｖ領域を有するｎチャネル型ＴＦＴと、駆動回路に用いられるソース領域とドレイン領域がチャネル形成領域と接しているｐチャネル型ＴＦＴと、画素部に用いられるＬｏｆｆ領域を有するｎチャネル型ＴＦＴを例示して説明する。 Next, a specific method for manufacturing the semiconductor display device of the present invention will be described. Note that here, an n-channel TFT having a Lov region used for a driver circuit, a p-channel TFT in which a source region and a drain region are in contact with a channel formation region, and a Loff region used for a pixel portion. An n-channel TFT having n will be described as an example.
まず図１０（Ａ）に示すように、基板５００の絶縁表面上に、下地膜５０１を成膜する。
First, as illustrated in FIG. 10A, a
基板５００には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ＳＵＳ基板を含む金属基板またはシリコン基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
As the
下地膜５０１は基板５００中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。よってアルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができる酸化珪素や、窒化珪素、窒化酸化珪素などの絶縁膜を用いて形成する。本実施の形態では、プラズマＣＶＤ法を用いて窒化酸化珪素膜を１０〜４００ｎｍ（好ましくは５０〜３００ｎｍ）の膜厚になるように成膜した。
The
なお下地膜５０１は単層であっても複数の絶縁膜を積層したものであっても良い。またガラス基板、ＳＵＳ基板またはプラスチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基板を用いる場合、不純物の拡散を防ぐという観点から下地膜を設けることは有効であるが、石英基板など不純物の拡散がさして問題とならない場合は、必ずしも設ける必要はない。
Note that the
次に、ＰＣＶＤ法を用いて下地膜５０１を形成し、大気に曝さずに半導体膜５０２を形成する。半導体膜５０２の膜厚は２５〜１００ｎｍ（好ましくは３０〜６０ｎｍ）とする。なお半導体膜５０２は、非晶質半導体であっても良いし、多結晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５ａｔｏｍｉｃ％程度であることが好ましい。
Next, a
次に、図１０（Ａ）に示すように、半導体膜５０２をレーザ結晶化法により結晶化させる。半導体膜５０２として多結晶半導体を用いる場合、まず非晶質半導体を成膜して、該非晶質半導体を公知の結晶化方法を用いて結晶化すれば良い。公知の結晶化方法としては、ＲＴＡやファーネスアニール炉を用いた加熱により結晶化を行なう方法、レーザ光の照射で結晶化を行なう方法、触媒金属を用いて結晶化を行なう方法、赤外光を用いて結晶化を行なう方法等が挙げられる。またこれらの結晶化方法を組み合わせて行なっても良い。
Next, as illustrated in FIG. 10A, the
レーザを用いる場合、エキシマレーザ、ＹＡＧレーザ、ＹＶＯ4レーザ等に代表されるパルス発振型のレーザを用いて結晶化することができる。例えばＹＡＧレーザを用いる場合、半導体膜に吸収されやすい第２高調波の波長を用いる。そして発振周波数３０〜３００ｋＨｚ、エネルギー密度を３００〜６００ｍＪ／ｃｍ2（代表的には３５０〜５００ｍＪ／ｃｍ2）とし、任意のポイントに数ショットずつ照射できるように走査速度を設定すると良い。
In the case of using a laser, crystallization can be performed using a pulsed laser represented by an excimer laser, a YAG laser, a YVO 4 laser, or the like. For example, when a YAG laser is used, a second harmonic wavelength that is easily absorbed by the semiconductor film is used. The
また非晶質半導体膜の結晶化に際し、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を用いることで、大粒径の結晶を得ることができる。代表的には、Ｎｄ：ＹＶＯ4レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが望ましい。具体的には、連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により高調波に変換し、出力１０Ｗのレーザ光を得る。また、共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、１０〜２０００ｃｍ／ｓｅｃ程度の速度でレーザ光に対して相対的に半導体膜５０２を移動させて照射する。
Further, when the amorphous semiconductor film is crystallized, a crystal having a large grain size can be obtained by using a solid-state laser capable of continuous oscillation and using the second to fourth harmonics of the fundamental wave. Typically, it is desirable to use the second harmonic (532 nm) or the third harmonic (355 nm) of an Nd: YVO 4 laser (fundamental wave 1064 nm). Specifically, laser light emitted from a continuous wave YVO 4 laser is converted into a harmonic by a non-linear optical element to obtain laser light with an output of 10 W. There is also a method of emitting harmonics by putting a YVO 4 crystal and a nonlinear optical element in a resonator. Then, it is preferably formed into a rectangular or elliptical laser beam on the irradiation surface by an optical system, and irradiated to the object to be processed. At this time, the energy density of approximately 0.01 to 100 MW / cm 2 (preferably 0.1 to 10 MW / cm 2) is required. Then, irradiation is performed by moving the
連続発振のレーザとして、公知の連続発振の気体レーザもしくは固体レーザを用いることができる。気体レーザとして、Ａｒレーザ、Ｋｒレーザなどがあり、固体レーザとして、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、Ｙ2Ｏ3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：サファイアレーザなどが挙げられる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。 As the continuous wave laser, a known continuous wave gas laser or solid state laser can be used. Examples of gas lasers include Ar laser and Kr laser, and solid-state lasers include YAG laser, YVO 4 laser, YLF laser, YAlO 3 laser, Y 2 O 3 laser, glass laser, ruby laser, alexandride laser, and Ti: sapphire. A laser etc. are mentioned. The harmonic with respect to the fundamental wave can be obtained by using a nonlinear optical element.
なおレーザ光の走査方向と、チャネル形成領域においてキャリアが移動する方向とを極力揃える事で、ＴＦＴの移動度をより高めることができる。 Note that the mobility of the TFT can be further increased by aligning the scanning direction of the laser light and the direction in which carriers move in the channel formation region as much as possible.
半導体膜５０２を結晶化した後、パターニングすることで、図１０（Ｂ）に示すように、活性層として用いる島状の半導体膜５０３〜５０５を形成する。島状の半導体膜５０３〜５０５の膜厚は２５〜１００ｎｍ（好ましくは３０〜６０ｎｍ）とする。
After the
なお、破線６００で囲んだ領域に、図１０（Ｂ）に対応する上面図を示す。破線６００のＡ−Ａ’における断面図、及びＢ−Ｂ’における断面図が、図１０（Ｂ）に相当する。
Note that a top view corresponding to FIG. 10B is shown in a region surrounded by a
次に、図１０（Ｃ）に示すように、島状の半導体膜５０３〜５０５を覆うようにゲート絶縁膜５０６を成膜する。ゲート絶縁膜５０６は、後のゲート電極を形成するために行なうドライエッチングにおいて、その膜厚が１０〜２０ｎｍ程度減少するので、その減少分を考慮に入れて膜厚を設定するのが望ましい。具体的には４０〜１５０ｎｍ（より好ましくは６０〜１２０ｎｍ）程度の厚さにゲート絶縁膜を成膜する。
Next, as illustrated in FIG. 10C, a
ゲート絶縁膜には、例えば酸化珪素、窒化珪素または窒化酸化珪素等を用いることができる。また成膜方法は、プラズマＣＶＤ法、スパッタ法などを用いることができる。例えば、酸化珪素を用いたゲート絶縁膜をプラズマＣＶＤ法で成膜する場合、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏｓｉｌｉｃａｔｅ）とＯ2を混合したガスを用い、反応圧力４０Ｐａ、基板温度３００〜４００℃、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ2とし、成膜する。 For the gate insulating film, for example, silicon oxide, silicon nitride, silicon nitride oxide, or the like can be used. As a film formation method, a plasma CVD method, a sputtering method, or the like can be used. For example, when a gate insulating film using silicon oxide is formed by a plasma CVD method, a gas in which TEOS (Tetraethyl Orthosilicate) and O 2 are mixed is used, a reaction pressure is 40 Pa, a substrate temperature is 300 to 400 ° C., and a high frequency (13. 56 MHz) The power density is 0.5 to 0.8 W / cm 2 and the film is formed.
また窒化アルミニウムをゲート絶縁膜として用いることができる。窒化アルミニウムは熱伝導率が比較的高く、ＴＦＴで発生した熱を効率的に発散させることができる。またアルミニウムの含まれない酸化珪素や酸化窒化珪素等を形成した後、窒化アルミニウムを積層したものをゲート絶縁膜として用いても良い。 Aluminum nitride can be used as the gate insulating film. Aluminum nitride has a relatively high thermal conductivity and can efficiently dissipate heat generated in the TFT. In addition, after forming silicon oxide or silicon oxynitride which does not contain aluminum, a laminate of aluminum nitride may be used as the gate insulating film.
次に図１０（Ｄ）に示すように、ゲート絶縁膜５０６上に導電膜５０７を成膜する。導電膜５０７は、単層で形成しても良いし、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。本実施の形態では、Ｗを用い、膜厚３００ｎｍとなるように、導電膜５０７を形成する。
Next, as illustrated in FIG. 10D, a
具体的に各導電膜には、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金もしくは化合物で形成することができる。例えば１層目がＴａで２層目がＷ、または１層目がＴａＮで２層目がＡｌ、１層目がＴａＮで２層目がＣｕといった組み合わせも考えられる。また１層目と２層目のいずれか一方にＡｇＰｄＣｕ合金を用いても良い。Ｗ、ＡｌとＳｉの合金（Ａｌ−Ｓｉ）、ＴｉＮを順次積層した３層構造としてもよい。Ｗの代わりに窒化タングステンを用いてもよいし、ＡｌとＳｉの合金（Ａｌ−Ｓｉ）に代えてＡｌとＴｉの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、ＴｉＮに代えてＴｉを用いてもよい。ただし、複数の導電膜を成膜する場合、エッチング後に各層の導電膜の、チャネル長方向における幅に差を持たせたいならば、エッチングの選択比を確保できる材料を用いる。 Specifically, each conductive film can be formed of an element selected from Ta, W, Ti, Mo, Al, and Cu, or an alloy or compound containing the element as a main component. For example, a combination in which the first layer is Ta and the second layer is W, or the first layer is TaN, the second layer is Al, the first layer is TaN, and the second layer is Cu can be considered. Further, an AgPdCu alloy may be used for either the first layer or the second layer. A three-layer structure in which W, an alloy of Al and Si (Al-Si), and TiN are sequentially stacked may be employed. Tungsten nitride may be used instead of W, an alloy film of Al and Ti (Al—Ti) may be used instead of an alloy of Al and Si (Al—Si), and Ti may be used instead of TiN. It may be used. However, in the case where a plurality of conductive films are formed, a material that can secure an etching selectivity is used if it is desired to have a difference in the width in the channel length direction of the conductive films of each layer after etching.
例えば、２０〜１００ｎｍの厚さのＴａＮからなる導電膜と、１００〜４００ｎｍの厚さのＷからなる導電膜とを積層することで、導電膜５０７を形成しても良い。この場合、ＴａＮは、ターゲットに純度９９．９９％のＴａを用い、チャンバー内の温度を室温、Ａｒの流量を５０ｍｌ／ｍｉｎ、Ｎ2の流量を１０ｍｌ／ｍｉｎ、チャンバー内の圧力０．６Ｐａ、成膜電力１ｋＷとし、成膜速度約４０ｎｍ／ｍｉｎで成膜することができる。またＷは、ターゲットに純度９９．９９％のＷを用い、チャンバー内の温度を２３０℃、Ａｒの流量を１００ｍｌ／ｍｉｎ、チャンバー内の圧力１．５Ｐａ、成膜電力６ｋＷとし、成膜速度約３９０ｎｍ／ｍｉｎで成膜することができる。
For example, the
なお、導電膜の材料によって、適宜最適なエッチングガスを選択することが重要である。また各導電層の材料は本実施の形態に示したものに限定されない。 Note that it is important to select an optimal etching gas as appropriate depending on the material of the conductive film. Further, the material of each conductive layer is not limited to that shown in this embodiment mode.
次に図１１（Ａ）に示すように、導電膜５０７をパターニングし、ゲート電極５０８〜５１０を形成する。本実施の形態ではＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いて行なった。エッチングガスとしてＣｌ2とＣＦ4を混合したガスを用い、１Ｐａの圧力で３．２Ｗ／ｃｍ2のＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを形成して行なう。基板側（試料ステージ）にも２２４ｍＷ／ｃｍ2のＲＦ（１３．５６ＭＨｚ）電力を投入し、これにより実質的に負の自己バイアス電圧が印加される。この条件でＷ膜のエッチング速度は約１００ｎｍ／ｍｉｎである。上記エッチングにより、ゲート電極５０８〜５１０の側面がややテーパー状になる。また導電膜の残渣を残さないようにエッチングすると、ゲート電極５０８〜５１０で覆われていないゲート絶縁膜５０６の表面が、５〜１０ｎｍ程度またはそれ以上エッチングされることがある。
Next, as shown in FIG. 11A, the
なお、破線６０１で囲んだ領域に、図１１（Ａ）に対応する上面図を示す。破線６０１のＡ−Ａ’における断面図、及びＢ−Ｂ’における断面図が、図１１（Ａ）に相当する。
Note that a top view corresponding to FIG. 11A is shown in a region surrounded by a
次に図１１（Ｂ）に示すように、ゲート電極５０８〜５１０をマスクとして用い、島状の半導体膜５０３〜５０５にｎ型の導電性を付与する不純物（ドーパント）を添加する（第１のドーピング処理）。ドーピングはイオン注入法で行なう。ドーピングは、ドーズ量を１×１０13〜１×１０15ａｔｏｍｓ／ｃｍ2、加速電圧を３０〜９０ｋＶとして行なう。ｎ型を付与する不純物元素は、ドナーとして機能するＰ、Ａｓ、Ｓｂ等の５族元素やＳ、Ｔｅ、Ｓｅ等の６族元素を用いるが、本実施の形態ではＰを用いる。第１のドーピング処理により、自己整合的に第１の不純物領域５１１〜５１５が形成される。第１の不純物領域５１１〜５１５には１×１０18〜１×１０20ａｔｏｍｓ／ｃｍ3の濃度範囲でｎ型を付与する不純物元素が添加されている。
Next, as illustrated in FIG. 11B, using the
なお、破線６０２で囲んだ領域に、図１１（Ｂ）に対応する上面図を示す。破線６０２のＡ−Ａ’における断面図、及びＢ−Ｂ’における断面図が、図１１（Ｂ）に相当する。また５１６は、ドーピングの際の注入方向を示しておいる。図１１（Ｂ）に示すイオン注入では、注入方向が基板５００の上面から基板５００に対して、ほぼ垂直に向かっている。
Note that a top view corresponding to FIG. 11B is shown in a region surrounded by a
次に図１１（Ｃ）に示すように、島状の半導体膜５０４全体と、島状の半導体膜５０５の一部とを覆うようにレジストマスク５２０を形成し、第２のドーピング処理を行なう。第２のドーピング処理は、加速電圧を５０〜１５０ｋＶとし、ドーズ量を１×１０15〜１×１０17ａｔｏｍｓ／ｃｍ2とする。
Next, as illustrated in FIG. 11C, a resist
なお、破線６０３で囲んだ領域に、図１１（Ｃ）に対応する上面図を示す。破線６０３のＡ−Ａ’における断面図、及びＢ−Ｂ’における断面図が、図１１（Ｃ）に相当する。また矢印は、ドーピングの際の注入方向を示している。第２のドーピング処理では、ゲート電極５０８と島状の半導体膜５０３とが重なる領域の一部に、不純物が添加されるように、イオンの注入方向を、島状の半導体膜５０３の表面に対して斜めに保つ。なお、島状の半導体膜５０３と重なるゲート電極５０８の端部５２１は、注入源に近い側に向いている。また、島状の半導体膜５０５のレジストマスク５２０と重なる領域と、重ならずに露出している領域とは、該注入方向に沿って接するように配置されている。
Note that a top view corresponding to FIG. 11C is shown in a region surrounded by a
第２のドーピング処理により、島状の半導体膜５０５には、レジストマスク５２０と重なる領域に第２の不純物領域５２６と、第１の不純物領域５１４、５１５に不純物がさらに添加されることで形成される第３の不純物領域５２７とが形成される。また、島状の半導体膜５０３には、ゲート電極５０８と重なる領域に第４の不純物領域５２４と、第１の不純物領域５１１に不純物がさらに添加されることで形成される第３の不純物領域５２５とが形成される。第２の不純物領域５２６には５×１０17〜５×１０19ａｔｏｍｓ／ｃｍ3の濃度範囲でｎ型を付与する不純物元素を添加され、第３の不純物領域５２５には１×１０19〜５×１０21ａｔｏｍｓ／ｃｍ3の濃度範囲でｎ型を付与する不純物元素が添加される。なお、第４の不純物領域５２４における不純物元素の濃度は、ドーパントの入射角度によっても異なり、また、またチャネル長方向においてある程度の濃度勾配を有するが、第３の不純物領域５２５よりもその濃度は低い。
By the second doping treatment, the island-shaped
第２の不純物領域５２６はＬｏｆｆ領域、第３の不純物領域５２７はソース領域またはドレイン領域に相当する。また、第３の不純物領域５２５はソース領域またはドレイン領域、第４の不純物領域５２４はＬｏｖ領域に相当する。
The
なお、ｐチャネル型のＴＦＴが形成される島状の半導体膜５０４には、図１１（Ｂ）に示した第１のドーピング処理によりｎ型の不純物をドーピングする必要はないため、第１のドーピングの際に、レジストマスクで覆っておいても良い。また、レジストマスク数削減のために敢えてレジストマスクを設けず、ｐ型の導電型を付与する不純物の濃度を高くして、島状の半導体膜の極性をｐ型に反転させても良い。本実施の形態では、島状の半導体膜の極性をｐ型に反転させる場合について説明する。
Note that the island-shaped
図１２（Ａ）に示すように、レジストからなるレジストマスク５３０でｎチャネル型の島状の半導体膜５０３、５０５を覆い、島状の半導体膜５０４にｐ型の導電型を付与する不純物をドーピングする（第３のドーピング処理）。この第３のドーピング処理において、ゲート電極５０９がマスクとして機能し、ｐチャネル型ＴＦＴに用いる島状の半導体膜５０４にｐ型を付与する不純物元素が添加された第５の不純物領域５３１が形成される。本実施の形態ではジボラン（Ｂ2Ｈ6）を用いたイオン注入法で形成する。第５の不純物領域５３１では、ｐ型を付与する不純物元素の濃度が２×１０20〜２×１０21ａｔｏｍｓ／ｃｍ3となるようにドーピング処理することで、ｐ型が優勢となるため、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能する。
As shown in FIG. 12A, a resist
なお、破線６０４で囲んだ領域に、図１２（Ａ）に対応する上面図を示す。破線６０４のＡ−Ａ’における断面図、及びＢ−Ｂ’における断面図が、図１２（Ａ）に相当する。また５３６は、ドーピングの際の注入方向を示している。図１２（Ａ）に示すイオン注入では、注入方向が基板５００の上面から基板５００に対して、ほぼ垂直に向かっている。ｐチャネル型ＴＦＴにおいてもＬｏｖ領域を形成する場合には、島状の半導体膜５０３のゲート電極５０９と重なる領域に、不純物が添加されるように、イオンの注入方向を斜めに定めれば良い。
Note that a top view corresponding to FIG. 12A is shown in a region surrounded by a
以上までの工程で島状の半導体膜５０３〜５０５に不純物領域が形成される。
Through the above steps, impurity regions are formed in the island-shaped
次に図１２（Ｂ）に示すように、島状の半導体膜５０３〜５０５と、ゲート絶縁膜５０６と、ゲート電極５０８〜５１０と覆って、第１の層間絶縁膜５３２を成膜する。第１の層間絶縁膜５３２は、珪素を含む酸化珪素、窒化珪素、酸化窒化珪素などの絶縁膜を用いることができ、その厚さは１００〜２００ｎｍ程度とする。
Next, as illustrated in FIG. 12B, a first
次に、島状の半導体膜５０３〜５０５に添加された不純物元素を活性化するために、熱処理を行なう。この工程はファーネスアニール炉を用いる熱アニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を用いることができる。例えば熱アニール法で活性化を行なう場合、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で、４００〜７００℃（好ましくは５００〜６００℃）で行なう。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行ない、島状の半導体膜を水素化する工程を行なう。この工程は、熱的に励起された水素によりダングリングボンドを終端する目的で行なわれる。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。また活性化処理は第１の層間絶縁膜５３２を成膜する前に行っても良い。
Next, heat treatment is performed to activate the impurity element added to the island-shaped
上記一連の工程によって、Ｌｏｖ領域を有するｎチャネル型ＴＦＴ５３３と、ソース領域とドレイン領域がチャネル形成領域と接しているｐチャネル型ＴＦＴ５３４と、Ｌｏｆｆ領域を有するｎチャネル型ＴＦＴ５３５とを、同一基板上に形成することができる。
Through the above series of steps, an n-
なお、破線６０５で囲んだ領域に、図１２（Ｂ）に対応する上面図を示す。破線６０５のＡ−Ａ’における断面図、及びＢ−Ｂ’における断面図が、図１２（Ｂ）に相当する。
Note that a top view corresponding to FIG. 12B is shown in a region surrounded by a
次に図１２（Ｃ）に示すように、第１の層間絶縁膜５３２を覆うように、第２の層間絶縁膜５３７と第３の層間絶縁膜５３８を成膜する。第２の層間絶縁膜５３７として、有機樹脂膜、無機絶縁膜、有機ポリシロキサン等を用いることができる。本実施の形態では、第２の層間絶縁膜５３７を有機樹脂膜の一つである、非感光性のアクリルを用いて形成する。
Next, as shown in FIG. 12C, a second
次いで、ゲート絶縁膜５０６、第１の層間絶縁膜５３２、第２の層間絶縁膜５３７及び第３の層間絶縁膜５３８をエッチングし、コンタクトホールを形成する。そして、島状の半導体膜５０３〜５０５とコンタクトを形成する配線５３９を形成する。
Next, the
図１２（Ｃ）に示した工程の後、半導体表示装置に用いられる液晶セル、発光素子など、電気信号に従って階調を表示することができる素子（表示素子）を作製する工程が行なわれる。 After the step shown in FIG. 12C, a step of manufacturing an element (display element) capable of displaying gradation in accordance with an electric signal such as a liquid crystal cell or a light emitting element used in a semiconductor display device is performed.
なお本発明は、必ずしも本実施の形態に示す作製方法に限定されない。上述した作製方法は本発明の一実施形態について具体的に説明しただけであり、本発明は、上述した実施の形態に限定されるものではなく、発明の技術的思想に基づく各種の変形が可能である。 Note that the present invention is not necessarily limited to the manufacturing method described in this embodiment mode. The manufacturing method described above is only described in detail for one embodiment of the present invention, and the present invention is not limited to the above-described embodiment, and various modifications based on the technical idea of the invention are possible. It is.
次に、基板上に設けられた配線または端子と、薄膜チップとの電気的な接続の仕方について説明する。 Next, how to electrically connect the wiring or terminal provided on the substrate and the thin film chip will be described.
図９（Ａ）に、ワイヤボンディング法で、引き回しのための配線または端子に接続されている、薄膜チップの断面構造を示す。９０１は基板、９０２は薄膜チップに相当する。薄膜チップ９０２は基板９０１上に、接着剤９０３により貼り付けられている。薄膜チップ９０２には半導体素子９０６が設けられており、また薄膜チップ９０２の表面に露出するように形成された、端子として機能するパッド９０７と電気的に接続されている。そして図９（Ａ）に示す基板９０１上には配線または端子９０４が形成されており、ワイヤ９０５によってパッド９０７と配線または端子９０４とが、接続されている。
FIG. 9A shows a cross-sectional structure of a thin film chip connected to a wiring or terminal for routing by a wire bonding method.
次に図９（Ｂ）に、フリップチップ法を用いて、薄膜チップが基板に接続されている様子を示す。図９（Ｂ）では、薄膜チップ９１１の表面に露出するよう形成されたパッド９１２に、ソルダーボール９１３が接続されている。よって、薄膜チップ９１１に形成された半導体素子９１４は、パッド９１２を介してソルダーボール９１３と電気的に接続されている。そして、ソルダーボール９１３は、基板９１５上に形成された配線または端子９１６と接続されている。
Next, FIG. 9B shows a state in which a thin film chip is connected to a substrate using a flip chip method. In FIG. 9B, a
なおソルダーボール９１３と、配線または端子９１６との接続は、熱圧着や、超音波による振動を加えた熱圧着等様々な方法を用いることができる。なお、薄膜チップ９１１と基板９１５との間にアンダーフィルを設け、圧着後のソルダーボール間の隙間を埋めるようにし、接続部分の機械的強度や、薄膜チップで発生した熱の拡散などの効率を高めるようにしても良い。アンダーフィルは必ずしも用いる必要はないが、基板と薄膜チップの熱膨張係数のミスマッチから生ずる応力により、接続不良が起こるのを防ぐことができる。超音波を加えて圧着する場合、単に熱圧着する場合に比べて接続不良を抑えることができる。特に、接続するバンプが３００程度よりも多い場合に有効である。
Note that various methods such as thermocompression bonding, thermocompression bonding with ultrasonic vibration, and the like can be used for the connection between the
フリップチップ法の場合、接続するべきパッドの数が増加しても、ワイヤボンディング法に比べて、比較的パッド間のピッチを広く確保することができるので、端子数の多い薄膜チップの接続に向いている。 In the case of the flip chip method, even if the number of pads to be connected is increased, the pitch between the pads can be relatively wide compared to the wire bonding method, which is suitable for connection of a thin film chip having a large number of terminals. ing.
なおソルダーボールの形成に、金属のナノ粒子が分散された分散液を吐出する液滴吐出法を用いていても良い。 In forming the solder ball, a droplet discharge method of discharging a dispersion liquid in which metal nanoparticles are dispersed may be used.
次に図９（Ｃ）に、異方性の導電性樹脂を用いて、薄膜チップが基板に接続されている様子を示す。図９（Ｃ）では、薄膜チップ９２１の表面に露出するよう形成されたパッド９２２が、薄膜チップ９２１に形成された半導体素子９２４と電気的に接続されている。そして、パッド９２２は、基板９２５上に形成された配線または端子９２６と、異方性の導電性樹脂９２７を介して接続されている。
Next, FIG. 9C illustrates a state in which the thin film chip is connected to the substrate using an anisotropic conductive resin. In FIG. 9C, the
なお実装方法は図９に示した方法に限定されない。ワイヤボンディング法とフリップチップ法を組み合わせて薄膜チップを実装するようにしても良い。 The mounting method is not limited to the method shown in FIG. A thin film chip may be mounted by combining the wire bonding method and the flip chip method.
本実施例では、イオン注入法におけるドーパント（不純物）の入射角と、Ｌｏｖ領域の濃度との関係について説明する。 In this embodiment, the relationship between the incident angle of the dopant (impurity) and the concentration of the Lov region in the ion implantation method will be described.
図１３（Ａ）に、島状の半導体膜に対するドーパントの入射角（Ｔｉｌｔ Ａｎｇｌｅ）と、ドーパントの注入方向におけるＬｏｖ領域の幅との関係を、シミュレーションで求めた結果を示す。なお、図１３（Ａ）ではドーパントとしてＰを用いた場合の、シミュレーションの結果を示している。具体的には、Ｐのドーズ量を３×１０15ａｔｏｍｓ／ｃｍ2、加速電圧を８０ｋＶと仮定した。Ｌｏｖ領域における不純物濃度は、ゲート電極に覆われずに露出している領域の１／４以上であると仮定する。また同じく図１３（Ａ）に、ドーパントの入射角と、ゲート電極に覆われずに露出している領域に対して、１／４の濃度に相当する不純物濃度（Ｌｏｖ領域のうち、最もチャネル形成領域に近い部分における不純物濃度に相当する）との関係を示す。 FIG. 13A shows a result of a relationship between the incident angle (Tilt Angle) of the dopant with respect to the island-shaped semiconductor film and the width of the Lov region in the dopant implantation direction obtained by simulation. Note that FIG. 13A shows a simulation result when P is used as a dopant. Specifically, the dose amount of P was assumed to be 3 × 10 15 atoms / cm 2 and the acceleration voltage was assumed to be 80 kV. It is assumed that the impurity concentration in the Lov region is ¼ or more of the region exposed without being covered by the gate electrode. Similarly, in FIG. 13A, the dopant incident angle and the impurity concentration corresponding to ¼ of the region exposed without being covered by the gate electrode (the channel formation is the most in the Lov region). (Corresponding to the impurity concentration in a portion close to the region).
図１３（Ａ）に示すように、入射角が大きくなるにつれ、Ｌｏｖ領域の幅も大きくなり、逆に、Ｌｏｖ領域のうち、最もチャネル形成領域に近い部分における不純物濃度は低くなっている。なお図１３（Ａ）において入射角が０度、つまり半導体膜に対して垂直の方向からドーパントを添加した場合でも、幅２４ｎｍ程度のＬｏｖ領域が形成されているが、これはドーパントの熱拡散に起因するものである。図１３（Ａ）から、Ｌｏｖ領域の幅が小さすぎても、Ｌｏｖ領域における不純物濃度が低すぎても、ホットキャリア効果が抑えにくくなることを考慮すると、入射角は１５度以上８０度以下程度とするのが望ましいことがわかる。 As shown in FIG. 13A, as the incident angle increases, the width of the Lov region increases, and conversely, the impurity concentration in the portion of the Lov region closest to the channel formation region decreases. In FIG. 13A, even when the incident angle is 0 degree, that is, when a dopant is added from a direction perpendicular to the semiconductor film, a Lov region having a width of about 24 nm is formed. This is due to thermal diffusion of the dopant. It is due. From FIG. 13A, considering that the hot carrier effect is difficult to suppress even if the width of the Lov region is too small or the impurity concentration in the Lov region is too low, the incident angle is about 15 degrees or more and 80 degrees or less. It can be seen that it is desirable.
図１３（Ｂ）に、ドーパントがＢの場合の、ドーパントの入射角と、ドーパントの注入方向におけるＬｏｖ領域の幅との関係を、シミュレーションで求めた結果を示す。具体的には、Ｂのドーズ量を２×１０16ａｔｏｍｓ／ｃｍ2、加速電圧を８０ｋＶと仮定した。Ｌｏｖ領域における不純物濃度は、ゲート電極に覆われずに露出している領域の１／４以上であると仮定する。また同じく図１３（Ｂ）に、ドーパントの入射角と、ゲート電極に覆われずに露出している領域に対して、１／４の濃度に相当する不純物濃度（Ｌｏｖ領域のうち、最もチャネル形成領域に近い部分における不純物濃度に相当する）との関係を示す。 FIG. 13B shows the result of a simulation for the relationship between the incident angle of the dopant and the width of the Lov region in the dopant implantation direction when the dopant is B. Specifically, the dose amount of B was assumed to be 2 × 10 16 atoms / cm 2 and the acceleration voltage was assumed to be 80 kV. It is assumed that the impurity concentration in the Lov region is ¼ or more of the region exposed without being covered by the gate electrode. Similarly, FIG. 13B shows the incident angle of the dopant and the impurity concentration corresponding to ¼ of the region exposed without being covered by the gate electrode (the channel formation is the most in the Lov region). (Corresponding to the impurity concentration in a portion close to the region).
図１３（Ｂ）に示すように、入射角が大きくなるにつれ、Ｌｏｖ領域の幅も大きくなり、逆に、Ｌｏｖ領域のうち、最もチャネル形成領域に近い部分における不純物濃度は低くなっている。なお図１３（Ｂ）において入射角が０度、つまり半導体膜に対して垂直の方向からドーパントを添加した場合でも、幅７６ｎｍ程度のＬｏｖ領域が形成されているが、これはドーパントの熱拡散に起因するものである。図１３（Ｂ）から、Ｌｏｖ領域の幅が小さすぎても、Ｌｏｖ領域における不純物濃度が低すぎても、ホットキャリア効果が抑えにくくなることを考慮すると、入射角は１５度以上８０度以下程度とするのが望ましいことがわかる。 As shown in FIG. 13B, as the incident angle increases, the width of the Lov region increases, and conversely, the impurity concentration in the portion of the Lov region closest to the channel formation region decreases. In FIG. 13B, even when the incident angle is 0 degree, that is, when a dopant is added from a direction perpendicular to the semiconductor film, a Lov region having a width of about 76 nm is formed. This is due to thermal diffusion of the dopant. It is due. From FIG. 13B, considering that it is difficult to suppress the hot carrier effect even if the width of the Lov region is too small or the impurity concentration in the Lov region is too low, the incident angle is about 15 degrees to 80 degrees. It can be seen that it is desirable.
また図１３（Ａ）と図１３（Ｂ）を比較すると、ドーパントの種類によっても、入射角と、Ｌｏｖ領域の幅及びＬｏｖ領域の不純物濃度との関係が変わることがわかる。よって、入射角と、Ｌｏｖ領域の幅及びＬｏｖ領域の不純物濃度との関係を把握し、所望のＬｏｖ領域の幅及びＬｏｖ領域の不純物濃度に合わせて、イオン注入の際の、ドーパントの入射角を決めるのが望ましい。 13A and 13B, it can be seen that the relationship between the incident angle, the width of the Lov region, and the impurity concentration of the Lov region varies depending on the type of dopant. Therefore, the relationship between the incident angle and the width of the Lov region and the impurity concentration of the Lov region is grasped, and the incident angle of the dopant at the time of ion implantation is adjusted according to the desired width of the Lov region and the impurity concentration of the Lov region. It is desirable to decide.
本実施例では、本発明の半導体表示装置の一形態について説明する。図１４（Ａ）に本実施例の半導体表示装置のブロック図を示す。図１４（Ａ）に示す半導体表示装置は、表示素子を備えた画素を複数有する画素部７０１と、各画素を選択する走査線駆動回路７０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路７０３とを有する。
In this embodiment, one mode of a semiconductor display device of the present invention will be described. FIG. 14A shows a block diagram of the semiconductor display device of this embodiment. A semiconductor display device illustrated in FIG. 14A controls a pixel portion 701 including a plurality of pixels each including a display element, a scan
図１４（Ａ）において信号線駆動回路７０３は、シフトレジスタ７０４、アナログスイッチ７０５を有している。シフトレジスタ７０４には、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されると、シフトレジスタ７０４においてタイミング信号が生成され、アナログスイッチ７０５に入力される。 In FIG. 14A, the signal line driver circuit 703 includes a shift register 704 and an analog switch 705. A clock signal (CLK) and a start pulse signal (SP) are input to the shift register 704. When the clock signal (CLK) and the start pulse signal (SP) are input, a timing signal is generated in the shift register 704 and input to the analog switch 705.
またアナログスイッチ７０５には、ビデオ信号（ｖｉｄｅｏ ｓｉｇｎａｌ）が与えられている。アナログスイッチ７０５は入力されるタイミング信号に従ってビデオ信号をサンプリングし、後段の信号線に供給する。 A video signal (video signal) is supplied to the analog switch 705. The analog switch 705 samples the video signal in accordance with the input timing signal and supplies it to the subsequent signal line.
次に、走査線駆動回路７０２の構成について説明する。走査線駆動回路７０２は、シフトレジスタ７０６、バッファ７０７を有している。また場合によってはレベルシフタを有していても良い。走査線駆動回路７０２において、シフトレジスタ７０６にクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファ７０７において緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のトランジスタのゲートが接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファ７０７は大きな電流を流すことが可能なものが用いられる。
Next, the configuration of the scan
図１４（Ａ）に示す半導体表示装置では、破線で囲んだ信号線駆動回路７０３と、走査線駆動回路７０２とを、薄膜チップで形成することができる。なお本発明はこれに限定されず、走査線駆動回路または信号線駆動回路のいずれか一方を、画素部７０１と同じ基板上に形成し、他方のみを薄膜チップで形成するようにしても良い。或いは、信号線駆動回路７０３の一部、走査線駆動回路７０２の一部のみを、薄膜チップで形成するようにしても良い。
In the semiconductor display device illustrated in FIG. 14A, the signal line driver circuit 703 and the scan
図１４（Ｂ）に、走査線駆動回路７０２と、信号線駆動回路７０３のアナログスイッチ７０５とを画素部７０１と同じ基板上に形成し、信号線駆動回路７０３のシフトレジスタ７０４を薄膜チップで形成する例を示す。なお信号線駆動回路や走査線駆動回路に代表される、表示素子の動作を制御するための駆動回路のみならず、コントローラ、ＣＰＵ、メモリ等を薄膜チップで形成し、該薄膜チップを画素部が形成されている基板に実装する形態も取り得る。
14B, the scan
なお、図１４（Ａ）、図１４（Ｂ）に示す構成は、本発明の半導体表示装置の一形態を示したに過ぎず、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。例えば、シフトレジスタ７０４、７０６の代わりに、例えばデコーダ回路のような信号線の選択ができる別の回路を用いても良い。 Note that the structures illustrated in FIGS. 14A and 14B merely illustrate one embodiment of the semiconductor display device of the present invention, and the structures of the signal line driver circuit and the scan line driver circuit are not limited thereto. . For example, instead of the shift registers 704 and 706, another circuit capable of selecting a signal line such as a decoder circuit may be used.
本実施例では、本発明の半導体装置の一形態に相当する、発光装置の構成について説明する。発光装置は、発光素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。図１５（Ａ）は、第１の基板上に形成されたトランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの上面図であり、図１５（Ｂ）は、図１５（Ａ）のＡ−Ａ’における断面図に相当する。 In this example, a structure of a light-emitting device that corresponds to one embodiment of a semiconductor device of the present invention will be described. The light emitting device includes a panel in which the light emitting element is sealed, and a module in which an IC including a controller is mounted on the panel. FIG. 15A is a top view of a panel in which a transistor and a light-emitting element formed over a first substrate are sealed with a sealant between the second substrate and FIG. 15B. FIG. 15A corresponds to a cross-sectional view taken along line AA ′ of FIG.
第１の基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、充填材４００７と共に密封されている。
A sealant 4005 is provided so as to surround the pixel portion 4002, the signal line driver circuit 4003, and the scan line driver circuit 4004 which are provided over the
また第１の基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４は、トランジスタを複数有しており、図１５（Ｂ）では、信号線駆動回路４００３に含まれるトランジスタ４００８、４００９と、画素部４００２に含まれるトランジスタ４０１０とを例示している。なお図１５（Ｂ）は、矢印で示すドーパントの注入方向に沿ったパネルの断面図に相当するので、チャネル長方向に沿った各トランジスタの全体像を図示するのは困難であり、それぞれ部分的な断面図のみを示しているが、信号線駆動回路４００３に含まれるトランジスタ４００８、４００９はＬｏｖ領域を有しており、画素部４００２に含まれるトランジスタ４０１０はＬｏｆｆ領域を有している。
The pixel portion 4002, the signal line driver circuit 4003, and the scan line driver circuit 4004 provided over the
また４０１１は発光素子に相当し、発光素子４０１１が有する画素電極は、トランジスタ４０１０のドレインと、配線４０１７を介して電気的に接続されている。そして本実施例では、発光素子４０１１の対向電極と透明導電膜４０１２が電気的に接続されている。なお発光素子４０１１の構成は、本実施例に示した構成に限定されない。発光素子４０１１から取り出す光の方向や、トランジスタ４０１０の極性などに合わせて、発光素子４０１１の構成は適宜変えることができる。
4011 corresponds to a light-emitting element, and a pixel electrode included in the light-emitting
また信号線駆動回路４００３、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、図１５（Ｂ）に示す断面図では図示されていないが、引き回し配線４０１４及び４０１５を介して、接続端子４０１６から供給されている。
Further, various signals and potentials applied to the signal line driver circuit 4003, the scan line driver circuit 4004, or the pixel portion 4002 are not shown in the cross-sectional view in FIG. 15B, but are routed through
本実施例では、接続端子４０１６が、発光素子４０１１が有する画素電極と同じ導電膜から形成されている。また、引き回し配線４０１４は、配線４０１７と同じ導電膜から形成されている。また引き回し配線４０１５は、トランジスタ４０１０、トランジスタ４００８、４００９がそれぞれ有するゲート電極と、同じ導電膜から形成されている。
In this embodiment, the
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
The
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
Note that as the
但し、発光素子４０１１からの光の取り出し方向に位置する基板には、第２の基板は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
However, the second substrate must be transparent to the substrate positioned in the light extraction direction from the
また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。 Further, as the filler 4007, an ultraviolet curable resin or a thermosetting resin can be used in addition to an inert gas such as nitrogen or argon. PVC (polyvinyl chloride), acrylic, polyimide, epoxy resin, silicon resin, PVB (Polyvinyl butyral) or EVA (ethylene vinyl acetate) can be used. In this example, nitrogen was used as the filler.
本発明は、本実施例に示した発光装置のみならず、その他の半導体装置に適応させることができる。 The present invention can be applied not only to the light emitting device shown in this embodiment but also to other semiconductor devices.
本実施例では、本発明の半導体表示装置の一形態に相当する、発光装置の構成について説明する。発光装置は、発光素子が封止された状態にあるパネルと、該パネルに単結晶のシリコンウェハで形成されたＩＣ等を実装した状態にあるモジュールとを含む。図１６は、第１の基板上に形成されたトランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの上面図であり、図１６（Ｂ）は、図１６（Ａ）のＡ−Ａ’における断面図に相当する。 In this example, a structure of a light-emitting device that corresponds to one embodiment of a semiconductor display device of the present invention will be described. The light emitting device includes a panel in which the light emitting element is sealed, and a module in which an IC or the like formed of a single crystal silicon wafer is mounted on the panel. FIG. 16 is a top view of a panel in which a transistor and a light-emitting element formed over the first substrate are sealed with a sealant between the second substrate and FIG. 16B. This corresponds to a cross-sectional view taken along line AA ′ in FIG.
第１の基板４１０１上に設けられた画素部４１０２と、走査線駆動回路４１０４とを囲むようにして、シール材４１０５が設けられている。また画素部４１０２と、走査線駆動回路４１０４の上に第２の基板４１０６が設けられている。よって画素部４１０２と、走査線駆動回路４１０４とは、第１の基板４１０１とシール材４１０５と第２の基板４１０６とによって、充填材４１０７と共に密封されている。また第１の基板４１０１上のシール材４１０５によって囲まれている領域とは異なる領域に、薄膜チップで形成された信号線駆動回路４１０３が実装されている。
A sealant 4105 is provided so as to surround the pixel portion 4102 provided over the
また第１の基板４１０１上に設けられた画素部４１０２と走査線駆動回路４１０４は、トランジスタを複数有しているが、図１６（Ｂ）では、画素部４１０２に含まれるトランジスタ４１１０のみを例示している。
The pixel portion 4102 and the scan line driver circuit 4104 provided over the
また４１１１は発光素子に相当し、発光素子４１１１が有する画素電極は、トランジスタ４１１０のドレインと、配線４１１７を介して電気的に接続されている。そして本実施例では、発光素子４１１１の対向電極と透明導電膜４１１２が電気的に接続されている。なお発光素子４１１１の構成は、本実施例に示した構成に限定されない。発光素子４１１１から取り出す光の方向や、トランジスタ４１１０の極性などに合わせて、発光素子４１１１の構成は適宜変えることができる。 4111 corresponds to a light-emitting element, and a pixel electrode included in the light-emitting element 4111 is electrically connected to the drain of the transistor 4110 through a wiring 4117. In this embodiment, the counter electrode of the light emitting element 4111 and the transparent conductive film 4112 are electrically connected. Note that the structure of the light-emitting element 4111 is not limited to the structure shown in this embodiment. The structure of the light-emitting element 4111 can be changed as appropriate depending on the direction in which light is extracted from the light-emitting element 4111, the polarity of the transistor 4110, or the like.
また薄膜チップで形成された信号線駆動回路４１０３と、走査線駆動回路４１０４、画素部４１０２とに与えられる各種信号及び電位は、図１６（Ｂ）に示す断面図では図示されていないが、引き回し配線４１１４及び４１１５を介して、接続端子４１１６から供給されている。
Further, various signals and potentials applied to the signal line driver circuit 4103, the scan line driver circuit 4104, and the pixel portion 4102 which are formed using thin film chips are not illustrated in the cross-sectional view in FIG. It is supplied from a connection terminal 4116 through
本実施例では、接続端子４１１６が、発光素子４１１１が有する画素電極と同じ導電膜から形成されている。また、引き回し配線４１１４は、配線４１１７と同じ導電膜から形成されている。また引き回し配線４１１５は、トランジスタ４１１０が有するゲート電極と、同じ導電膜から形成されている。
In this embodiment, the connection terminal 4116 is formed using the same conductive film as the pixel electrode included in the light-emitting element 4111. The
接続端子４１１６は、ＦＰＣ４１１８が有する端子と、異方性導電膜４１１９を介して電気的に接続されている。
The connection terminal 4116 is electrically connected to a terminal included in the
なお、第１の基板４１０１、第２の基板４１０６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
Note that as the
但し、発光素子４１１１からの光の取り出し方向に位置する基板には、第２の基板は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。 However, the second substrate must be transparent to the substrate located in the light extraction direction from the light emitting element 4111. In that case, a light-transmitting material such as a glass plate, a plastic plate, a polyester film, or an acrylic film is used.
また、充填材４１０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。 As the filler 4107, in addition to an inert gas such as nitrogen or argon, an ultraviolet curable resin or a thermosetting resin can be used. PVC (polyvinyl chloride), acrylic, polyimide, epoxy resin, silicon resin, PVB (Polyvinyl butyral) or EVA (ethylene vinyl acetate) can be used. In this example, nitrogen was used as the filler.
なお図１６では、信号線駆動回路４１０３を薄膜チップで形成し、第１の基板４１０１に実装している例を示しているが、薄膜チップで形成することができる回路は信号線駆動回路４１０３に限定されない。走査線駆動回路を薄膜チップで形成しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを薄膜チップで形成しても良い。
Note that FIG. 16 illustrates an example in which the signal line driver circuit 4103 is formed using a thin film chip and mounted on the
また本発明は、本実施例に示した発光装置のみならず、その他の半導体装置に適応させることができる。 Further, the present invention can be applied not only to the light emitting device shown in this embodiment but also to other semiconductor devices.
本実施例では、連続発振のレーザ光の照射に用いられる光学系について説明する。 In this embodiment, an optical system used for irradiation with continuous wave laser light will be described.
図１８に本実施例の光学系を図示する。図１８（Ａ）に示す光学系は、２つのシリンドリカルレンズ７００１、７００２を有している。そして、矢印の方向から入射したレーザ光は、２つのシリンドリカルレンズ７００１、７００２によってそのビームスポットの形状が成形され、被処理物７００３に照射される。なお、被処理物７００３により近いシリンドリカルレンズ７００２は、シリンドリカルレンズ７００１に比べて、その焦点距離が小さい。なお、戻り光を防ぎ、また均一な照射を行なうために、レーザ光の被処理物７００３への入射角度を０°より大きく、望ましくは５〜３０°に保つのが望ましい。
FIG. 18 illustrates the optical system of the present embodiment. The optical system shown in FIG. 18A has two
図１８（Ｂ）に示す光学系は、ミラー７００５と、平凸球面レンズ７００６とを有している。そして、矢印の方向から入射したレーザ光は、ミラー７００５において反射され、平凸球面レンズ７００６においてそのビームスポットの形状が成形され、被処理物７００７に照射される。なお平凸球面レンズの曲率半径は、設計者が適宜設定することが可能である。なお、戻り光を防ぎ、また均一な照射を行なうために、レーザ光の基板への入射角度を０°より大きく、望ましくは５〜３０°に保つのが望ましい。
The optical system illustrated in FIG. 18B includes a
図１８（Ｃ）に示す光学系は、ミラー７０１０、７０１１と、レンズ７０１２、７０１３、７０１４とを有している。そして、矢印の方向から入射したレーザ光は、ミラー７０１０、７０１１において反射され、レンズ７０１２、７０１３、７０１４においてそのビームスポットの形状が成形され、被処理物７０１５に照射される。なお、戻り光を防ぎ、また均一な照射を行なうために、レーザ光の基板への入射角度を０°より大きく、望ましくは５〜３０°に保つのが望ましい。
The optical system illustrated in FIG. 18C includes
図１８（Ｄ）は、ビームスポットを４つ合成して１つのビームスポットにする場合の光学系を示している。図１８（Ｄ）に示す光学系は、６つのシリンドリカルレンズ７０１７〜７０２２を有している。矢印の方向から入射した４つのレーザ光は、４つのシリンドリカルレンズ７０１９〜７０２２のそれぞれに入射する。そしてシリンドリカルレンズ７０１９、７０２１において成形された２つのレーザ光は、シリンドリカルレンズ７０１７において再びそのビームスポットの形状が成形されて被処理物７０２３に照射される。一方シリンドリカルレンズ７０２０、７０２２において成形された２つのレーザ光は、シリンドリカルレンズ７０１８において再びそのビームスポットの形状が成形されて被処理物７０２３に照射される。
FIG. 18D shows an optical system in the case where four beam spots are combined into one beam spot. The optical system illustrated in FIG. 18D includes six
被処理物７０２３における各レーザ光のビームスポットは、互いに一部重なることで合成されて１つのビームスポットを形成している。
The beam spots of the respective laser beams on the
各レンズの焦点距離及び入射角は設計者が適宜設定することが可能であるが、被処理物７０２３に最も近いシリンドリカルレンズ７０１７、７０１８の焦点距離は、シリンドリカルレンズ７０１９〜７０２２の焦点距離よりも小さくする。例えば、被処理物７０２３に最も近いシリンドリカルレンズ７０１７、７０１８の焦点距離を２０ｍｍとし、シリンドリカルレンズ７０１９〜７０２２の焦点距離を１５０ｍｍとする。そしてシリンドリカルレンズ７０１７、７０１８から被処理物７０２３へのレーザ光の入射角は、本実施例では２５°とし、シリンドリカルレンズ７０１９〜７０２２からシリンドリカルレンズ７０１７、７０１８へのレーザ光の入射角を１０°とするように各レンズを設置する。なお、戻り光を防ぎ、また均一な照射を行なうために、レーザ光の基板への入射角度を０°より大きく、望ましくは５〜３０°に保つのが望ましい。
The focal length and incident angle of each lens can be appropriately set by the designer. However, the focal lengths of the
図１８（Ｄ）では、４つのビームスポットを合成する例について示しており、この場合４つのレーザ発振装置にそれぞれ対応するシリンドリカルレンズを４つと、該４つのシリンドリカルレンズに対応する２つのシリンドリカルレンズとを有している。合成するビームスポットの数はこれに限定されず、合成するビームスポットの数は２以上８以下であれば良い。ｎ（ｎ＝２、４、６、８）のビームスポットを合成する場合、ｎのレーザ発振装置にそれぞれ対応するｎのシリンドリカルレンズと、該ｎのシリンドリカルレンズに対応するｎ／２のシリンドリカルレンズとを有している。ｎ（ｎ＝３、５、７）のビームスポットを合成する場合、ｎのレーザ発振装置にそれぞれ対応するｎのシリンドリカルレンズと、該ｎのシリンドリカルレンズに対応する（ｎ＋１）／２のシリンドリカルレンズとを有している。 FIG. 18D shows an example of synthesizing four beam spots. In this case, four cylindrical lenses respectively corresponding to the four laser oscillation devices, two cylindrical lenses corresponding to the four cylindrical lenses, and have. The number of beam spots to be combined is not limited to this, and the number of beam spots to be combined may be 2 or more and 8 or less. When combining n (n = 2, 4, 6, 8) beam spots, n cylindrical lenses respectively corresponding to the n laser oscillation devices, and n / 2 cylindrical lenses corresponding to the n cylindrical lenses, have. When combining n (n = 3, 5, 7) beam spots, n cylindrical lenses respectively corresponding to the n laser oscillation devices, and (n + 1) / 2 cylindrical lenses corresponding to the n cylindrical lenses, have.
そして、ビームスポットを５つ以上重ね合わせるとき、光学系を配置する場所及び干渉等を考慮すると、５つ目以降のレーザ光は基板の反対側から照射するのが望ましく、基板は透過性を有していることが必要である。 When superposing five or more beam spots, considering the location of the optical system and interference, it is desirable to irradiate the fifth and subsequent laser beams from the opposite side of the substrate, and the substrate has transparency. It is necessary to do.
なお、照射面に垂直な平面であって、かつ各ビームスポットの形状を長方形と見立てたときの短辺を含む面または長辺を含む面のいずれか一方を入射面と定義すると、前記レーザ光の入射角度θは、入射面に含まれる前記短辺または前記長辺の長さがＷ、前記照射面に設置され、かつ、前記レーザ光に対して透光性を有する基板の厚さがｄであるとき、θ≧ａｒｃｔａｎ（Ｗ／２ｄ）を満たすのが望ましい。なお、レーザ光の軌跡が、前記入射面上にないときは、該軌跡を該入射面に射影したものの入射角度をθとする。この入射角度θでレーザ光が入射されれば、基板の表面での反射光と、前記基板の裏面からの反射光とが干渉せず、一様なレーザ光の照射を行なうことができる。以上の議論は、基板の屈折率を１として考えた。実際は、基板の屈折率が１．５前後のものが多く、この数値を考慮に入れると上記議論で算出した角度よりも大きな計算値が得られる。しかしながら、ビームスポットの長手方向の両端のエネルギーは減衰があるため、この部分での干渉の影響は少なく、上記の算出値で十分に干渉減衰の効果が得られる。 In addition, if one of a surface including a short side or a surface including a long side when the shape of each beam spot is assumed to be a rectangle is defined as an incident surface, the laser beam is defined as a plane perpendicular to the irradiation surface. The incident angle θ is such that the length of the short side or the long side included in the incident surface is W, the thickness of the substrate that is installed on the irradiation surface and has translucency with respect to the laser light is d. In this case, it is desirable that θ ≧ arctan (W / 2d) is satisfied. When the locus of the laser beam is not on the incident surface, the incident angle of the projection of the locus onto the incident surface is defined as θ. If the laser light is incident at this incident angle θ, the reflected light from the surface of the substrate and the reflected light from the back surface of the substrate do not interfere with each other, and uniform laser light irradiation can be performed. In the above discussion, the refractive index of the substrate was considered as 1. Actually, in many cases, the refractive index of the substrate is around 1.5, and if this value is taken into consideration, a calculated value larger than the angle calculated in the above discussion can be obtained. However, since the energy at both ends in the longitudinal direction of the beam spot is attenuated, the influence of interference in this portion is small, and the effect of interference attenuation can be sufficiently obtained with the above calculated value.
なお本発明のレーザ照射装置における、光学系は、本実施例で示した構成に限定されない。 Note that the optical system in the laser irradiation apparatus of the present invention is not limited to the configuration shown in this embodiment.
本実施例では、複数のレーザ光を合成することで得られる、ビームスポットの形状について説明する。 In the present embodiment, the shape of a beam spot obtained by combining a plurality of laser beams will be described.
図１７（Ａ）に、複数のレーザ発振装置からそれぞれ発振されるレーザ光の、被処理物におけるビームスポットの形状の一例を示す。図１７（Ａ）に示したビームスポットは楕円形状を有している。なお本実施例において、レーザ発振装置から発振されるレーザ光のビームスポットの形状は、楕円に限定されない。ビームスポットの形状はレーザの種類によって異なり、また光学系により成形することもできる。例えば、ラムダ社製のＸｅＣｌエキシマレーザ（波長３０８ｎｍ、パルス幅３０ｎｓ）Ｌ３３０８を用いた場合、レーザー発振装置から射出されたレーザ光の形状は、１０ｍｍ×３０ｍｍ（共にビームプロファイルにおける半値幅）の矩形状である。また、ＹＡＧレーザから射出されたレーザ光の形状は、ロッド形状が円筒形であれば円状となり、スラブ型であれば矩形状となる。このようなレーザ光を光学系により、さらに成形することにより、所望の大きさのレーザ光をつくることもできる。
FIG. 17A shows an example of the shape of the beam spot on the object to be processed of the laser light emitted from each of the plurality of laser oscillation devices. The beam spot shown in FIG. 17A has an elliptical shape. In this embodiment, the shape of the beam spot of the laser beam oscillated from the laser oscillation device is not limited to an ellipse. The shape of the beam spot varies depending on the type of laser and can also be shaped by an optical system. For example, when an XeCl excimer laser (wavelength 308 nm,
図１７（Ｂ）に図１７（Ａ）に示したビームスポットの長軸Ｙ方向におけるレーザ光のエネルギー密度の分布を示す。図１７（Ａ）に示すビームスポットは、図１７（Ｂ）におけるエネルギー密度のピーク値の１／ｅ2のエネルギー密度を満たしている領域に相当する。ビームスポットが楕円形状であるレーザ光のエネルギー密度の分布は、楕円の中心Ｏに向かうほど高くなっている。 FIG. 17B shows the energy density distribution of the laser light in the major axis Y direction of the beam spot shown in FIG. The beam spot shown in FIG. 17A corresponds to a region satisfying an energy density of 1 / e 2 of the peak value of the energy density in FIG. The energy density distribution of the laser beam having a beam spot having an elliptical shape becomes higher toward the center O of the ellipse.
次に、図１７（Ａ）に示したビームスポットを有するレーザ光を合成したときの、ビームスポットの形状を、図１７（Ｃ）に示す。なお図１７（Ｃ）では４つのレーザ光のビームスポットを重ね合わせることで１つの線状のビームスポットを形成した場合について示しているが、重ね合わせるビームスポットの数はこれに限定されない。 Next, FIG. 17C shows the shape of the beam spot when the laser light having the beam spot shown in FIG. Note that although FIG. 17C illustrates the case where one linear beam spot is formed by superimposing the beam spots of four laser beams, the number of beam spots to be superimposed is not limited thereto.
図１７（Ｃ）に示すように、各レーザ光のビームスポットは、各楕円の長軸が一致し、なおかつ互いにビームスポットの一部が重なることで合成され、１つのビームスポットが形成されている。なお以下、各楕円の中心Ｏを結ぶことで得られる直線をビームスポットの中心軸とする。 As shown in FIG. 17C, the beam spots of the respective laser beams are synthesized by matching the major axes of the respective ellipses and overlapping a part of the beam spots to form one beam spot. . Hereinafter, a straight line obtained by connecting the centers O of the ellipses will be referred to as a central axis of the beam spot.
図１７（Ｄ）に、図１７（Ｃ）に示した合成後のビームスポットの、中心軸ｙ方向におけるレーザ光のエネルギー密度の分布を示す。なお、図１７（Ｃ）に示すビームスポットは、図１７（Ｂ）におけるエネルギー密度のピーク値の１／ｅ2のエネルギー密度を満たしている領域に相当する。合成前の各ビームスポットが重なり合っている部分において、エネルギー密度が加算される。例えば図示したように重なり合ったビームのエネルギー密度Ｅ１とＥ２を加算すると、ビームのエネルギー密度のピーク値Ｅ３とほぼ等しくなり、各楕円の中心Ｏの間においてエネルギー密度が平坦化される。 FIG. 17D shows the energy density distribution of the laser beam in the direction of the central axis y of the combined beam spot shown in FIG. Note that the beam spot shown in FIG. 17C corresponds to a region satisfying an energy density of 1 / e 2 of the peak value of the energy density in FIG. The energy density is added at the portion where the beam spots before synthesis are overlapped. For example, when the energy densities E1 and E2 of the overlapping beams are added as shown in the figure, the energy density peak value E3 is approximately equal, and the energy density is flattened between the centers O of the ellipses.
なお、Ｅ１とＥ２を加算するとＥ３と等しくなるのが理想的だが、現実的には必ずしも等しい値にはならない。Ｅ１とＥ２を加算した値とＥ３との値のずれの許容範囲は、設計者が適宜設定することが可能である。 Note that when E1 and E2 are added, it is ideally equal to E3, but in reality, it is not necessarily equal. The allowable range of deviation between the value obtained by adding E1 and E2 and the value of E3 can be appropriately set by the designer.
図１７（Ａ）に示すように、ビームスポットを単独で用いると、エネルギー密度の分布がガウス分布に従っているので、半導体膜のうち活性層が形成される領域全体に、均一なエネルギー密度のレーザ光を照射することが難しい。しかし、図１７（Ｄ）からわかるように、複数のレーザ光を重ね合わせてエネルギー密度の低い部分を互いに補い合うようにすることで、複数のレーザ光を重ね合わせないで単独で用いるよりも、エネルギー密度が均一な領域が拡大され、活性層のレイアウトにおける制約を小さくすることができる、半導体膜の結晶性を効率良く高めることができる。 As shown in FIG. 17A, when a beam spot is used alone, the energy density distribution follows a Gaussian distribution. Therefore, a laser beam with a uniform energy density is applied to the entire region of the semiconductor film where the active layer is formed. It is difficult to irradiate. However, as can be seen from FIG. 17D, by overlapping a plurality of laser beams and complementing each other with a portion having a low energy density, energy can be obtained rather than using a plurality of laser beams without overlapping. The region having a uniform density can be enlarged, and the restrictions on the layout of the active layer can be reduced. The crystallinity of the semiconductor film can be increased efficiently.
本発明の半導体装置の具体的な構成について、半導体装置を用いた電子機器の一つである携帯電話を例に挙げ、図１９を用いて説明する。 A specific structure of the semiconductor device of the present invention will be described with reference to FIGS. 19A to 19C using a mobile phone which is one of electronic devices using the semiconductor device as an example.
図１９に示す携帯電話は、信号線駆動回路１８０７、走査線駆動回路１８０６、コントローラ１８０１、ＣＰＵ１８０２、メモリ１８１１が、単数または複数の薄膜チップとして画素部１８０５が形成された基板１８００に実装されている。またその他に、プリント配線基板に設けられた電源回路１８０３、音声処理回路１８２９及び送受信回路１８３１や、その他、抵抗、バッファ、容量素子等の素子が、ＦＰＣ等のコネクターを介して実装されている。
In a cellular phone shown in FIG. 19, a signal line driver circuit 1807, a scanning line driver circuit 1806, a
本実施例では、メモリ１８１１としてＶＲＡＭ１８３２、ＤＲＡＭ１８２５、フラッシュメモリ１８２６などが含まれている。ＶＲＡＭ１８３２にはパネルに表示する画像のデータが、ＤＲＡＭ１８２５には画像データまたは音声データが、フラッシュメモリには各種プログラムが記憶されている。
In this embodiment, the memory 1811 includes a
電源回路１８０３では、信号線駆動回路１８０７、走査線駆動回路１８０６、コントローラ１８０１、ＣＰＵ１８０２、音声処理回路１８２９、メモリ１８１１、送受信回路１８３１電源電圧が生成される。またパネルの仕様によっては、電源回路１８０３に電流源が備えられている場合もある。
In the power supply circuit 1803, a signal line driver circuit 1807, a scanning line driver circuit 1806, a
ＣＰＵ１８０２は、制御信号生成回路１８２０、デコーダ１８２１、レジスタ１８２２、演算回路１８２３、ＲＡＭ１８２４、ＣＰＵ用のインターフェース１８３５などを有している。インターフェース１８３５を介してＣＰＵ１８０２に入力された各種信号は、一旦レジスタ１８２２に保持された後、演算回路１８２３、デコーダ１８２１などに入力される。演算回路１８２３では、入力された信号に基づき演算を行ない、各種命令を送る場所を指定する。一方デコーダ１８２１に入力された信号はデコードされ、制御信号生成回路１８２０に入力される。制御信号生成回路１８２０は入力された信号に基づき、各種命令を含む信号を生成し、演算回路１８２３において指定された場所、具体的にはメモリ１８１１、送受信回路１８３１、音声処理回路１８２９、コントローラ１８０１などに送る。
The
メモリ１８１１、送受信回路１８３１、音声処理回路１８２９、コントローラ１８０１は、それぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。
The memory 1811, the transmission /
キーボード１８４０から入力された信号は、インターフェース１８０９を介してＣＰＵ１８０２に送られる。制御信号生成回路１８２０は、キーボード１８４０から送られてきた信号に従い、ＶＲＡＭ１８３２に格納してある画像データを所定のフォーマットに変換し、コントローラ１８０１に送付する。
A signal input from the
コントローラ１８０１は、パネルの仕様に合わせてＣＰＵ１８０２から送られてきた画像データを含む信号にデータ処理を施し、信号線駆動回路１８０７、走査線駆動回路１８０６に供給する。またコントローラ１８０１は、電源回路１８０３から入力された電源電圧やＣＰＵから入力された各種信号をもとに、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（ＡＣ Ｃｏｎｔ）を生成し、信号線駆動回路１８０７、走査線駆動回路１８０６に供給する。
The
送受信回路１８３１では、アンテナ１８３３において電波として送受信される信号が処理されており、具体的にはアイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）、カプラ、バランなどの高周波回路を含んでいる。送受信回路１８３１において送受信される信号のうち音声情報を含む信号が、ＣＰＵ１８０２からの命令に従って、音声処理回路１８２９に送られる。
In the transmission /
ＣＰＵ１８０２の命令に従って送られてきた音声情報を含む信号は、音声処理回路１８２９において音声信号に復調され、スピーカー１８２８に送られる。またマイク１８２７から送られてきた音声信号は、音声処理回路１８２９において変調され、ＣＰＵ１８０２からの命令に従って、送受信回路１８３１に送られる。
A signal including audio information sent in accordance with a command from the
なお、本実施例では、コントローラ１８０１、ＣＰＵ１８０２、メモリ１８１１を薄膜チップで形成しているが、本発明はこれに限定されない。電源回路１８０３、音声処理回路１８２９を薄膜チップで形成しても良い。本発明は、アイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）、カプラ、バランなどの高周波回路以外であれば、薄膜チップで形成し、画素部が形成された基板に実装することができる。
In this embodiment, the
本発明の半導体装置、様々な電子機器の表示部またはその他信号処理用の回路に用いることができる。本発明の半導体装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図２０に示す。 The present invention can be used for a semiconductor device of the present invention, a display portion of various electronic devices, or other signal processing circuits. As an electronic device using the semiconductor device of the present invention, a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, a sound reproducing device (car audio, audio component, etc.), a notebook type personal computer, a game device, Play back a recording medium such as a portable information terminal (mobile computer, mobile phone, portable game machine or electronic book), an image playback device (specifically a DVD: Digital Versatile Disc) equipped with a recording medium, and display the image. A device having a display capable of displaying). Specific examples of these electronic devices are shown in FIGS.
図２０（Ａ）は携帯情報端末であり、本体２００１、表示部２００２、操作キー２００３、モデム２００４等を含む。図２０（Ａ）ではモデム２００４が取り外し可能な形態の携帯情報端末を示しているが、モデムが本体２００１に内蔵されていても良い。本発明の半導体装置は、表示部２００２またはその他信号処理用の回路に用いることができる。
FIG. 20A illustrates a portable information terminal, which includes a
図２０（Ｂ）は携帯電話であり、本体２１０１、表示部２１０２、音声入力部２１０３、音声出力部２１０４、操作キー２１０５、外部接続ポート２１０６、アンテナ２１０７等を含む。なお、表示部２１０２は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。本発明の半導体装置は、表示部２１０２またはその他信号処理用の回路に用いることができる。
FIG. 20B illustrates a mobile phone, which includes a
図２０（Ｃ）は電子カードであり、本体２２０１、表示部２２０２、接続端子２２０３等を含む。本発明の半導体装置は、表示部２２０２またはその他信号処理用の回路に用いることができる。なお図２０（Ｃ）では接触型の電子カードを示しているが、非接触型の電子カードや、接触型と非接触型の機能を持ち合わせた電子カードにも、本発明の半導体装置を用いることができる。
FIG. 20C illustrates an electronic card, which includes a
図２０（Ｄ）は電子ブックであり、本体２３０１、表示部２３０２、操作キー２３０３等を含む。またモデムが本体２３０１に内蔵されていても良い。本発明の半導体装置は、表示部２３０２またはその他信号処理用の回路に用いることができる。
FIG. 20D illustrates an electronic book, which includes a
図２０（Ｅ）はシート型のパーソナルコンピュータであり、本体２４０１、表示部２４０２、キーボード２４０３、タッチパッド２４０４、外部接続ポート２４０５、電源プラグ２４０６等を含む。本発明の半導体装置は、表示部２４０２またはその他信号処理用の回路に用いることができる。
FIG. 20E shows a sheet-type personal computer, which includes a
図２０（Ｆ）は表示装置であり、筐体２５０１、支持台２５０２、表示部２５０３、スピーカー部２５０４、ビデオ入力端子２５０５等を含む。本発明の半導体装置は、表示部２５０３またはその他信号処理用の回路に用いることができる。なお、表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
FIG. 20F illustrates a display device, which includes a
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器またはその他信号処理用の回路に用いることが可能である。 As described above, the applicable range of the present invention is so wide that the present invention can be used for electronic devices in various fields or other signal processing circuits.
１０１ 活性層
１０２ ゲート電極
１０３ ゲート絶縁膜
１０４ 領域
１０５ 領域
１０６ 端部
１０７ Ｌｏｖ領域
１０８ ドレイン領域
１０９ チャネル形成領域
２０１ 活性層
２０２ ゲート電極
２０３ ゲート絶縁膜
２０４ 領域
２０５ 領域
２０４ 該領域
101
Claims (3)
第２のチャネル形成領域及び第３の領域を有する第２の活性層と、第２のゲート絶縁膜を間に挟んで前記第２のチャネル形成領域と重なっている第２のゲート電極と、を有する第２のトランジスタと、
を有する半導体装置の作製方法であって、
一方向から不純物を注入することで、前記一対の第１の領域、前記一対の第２の領域、及び前記第３の領域に、前記不純物を添加し、
前記一対の第１の領域は、前記第１のチャネル形成領域よりも、平面的にみて前記不純物の注入源に近い位置に、前記第１のチャネル形成領域と接するように設けられており、
前記一対の第２の領域は、前記一対の第１の領域よりも、平面的にみて前記不純物の注入源に近い位置に、前記一対の第１の領域と接するように設けられており、
前記第２のチャネル形成領域と前記第３の領域が接する面は、前記一方向に対して平行であり、
前記一方向は、前記第１の活性層の表面及び前記第２の活性層の表面に対して斜めに交差し、且つ、前記一対の第１の領域の一方と前記一対の第２の領域の一方とが接する面に対して斜めに交差する方向であることを特徴とする半導体装置の作製方法。 A first active layer having a first channel formation region, a pair of first regions, and a pair of second regions; a first channel formation region; and a first gate insulating film A first transistor having a first gate electrode overlapping a pair of first regions;
A second active layer having a second channel formation region and a third region, and a second gate electrode overlapping the second channel formation region with a second gate insulating film interposed therebetween, A second transistor comprising:
A method for manufacturing a semiconductor device having
By implanting impurities from one direction, the impurities are added to the pair of first regions, the pair of second regions, and the third region,
The pair of first regions are provided in contact with the first channel formation region at a position closer to the impurity implantation source in plan view than the first channel formation region,
The pair of second regions are provided in contact with the pair of first regions at a position closer to the impurity implantation source in plan view than the pair of first regions ,
The surface where the second channel formation region and the third region are in contact is parallel to the one direction,
The one direction obliquely intersects the surface of the first active layer and the surface of the second active layer, and one of the pair of first regions and the pair of second regions A method for manufacturing a semiconductor device, characterized in that the direction intersects obliquely with a surface in contact with one side.
第２のチャネル形成領域、一対の第３の領域、及び一対の第４の領域を有する第２の活性層と、第２のゲート絶縁膜を間に挟んで前記第２のチャネル形成領域と重なっている第２のゲート電極と、を有する第２のトランジスタと、
を有する半導体装置の作製方法であって、
一方向から不純物を注入することで、前記一対の第１の領域、前記一対の第２の領域、及び前記一対の第４の領域に、前記不純物を添加し、
前記一対の第１の領域は、前記第１のチャネル形成領域よりも、平面的にみて前記不純物の注入源に近い位置に、前記第１のチャネル形成領域と接するように設けられており、
前記一対の第３の領域は、前記第２のチャネル形成領域よりも、平面的にみて前記不純物の注入源から遠い位置に、前記第２のチャネル形成領域と接するように設けられており、
前記一対の第２の領域は、前記一対の第１の領域よりも、平面的にみて前記不純物の注入源に近い位置に、前記一対の第１の領域と接するように設けられており、
前記一対の第３の領域は、前記一対の第４の領域よりも、平面的にみて前記不純物の注入源に近い位置に、前記一対の第４の領域と接するように設けられており、
前記一方向は、前記第１の活性層の表面及び前記第２の活性層の表面に対して斜めに交差し、且つ、前記一対の第１の領域の一方と前記一対の第２の領域の一方とが接する面に対して斜めに交差する方向であることを特徴とする半導体装置の作製方法。 A first active layer having a first channel formation region, a pair of first regions, and a pair of second regions; a first channel formation region; and a first gate insulating film A first transistor having a first gate electrode overlapping a pair of first regions;
A second active layer having a second channel formation region, a pair of third regions, and a pair of fourth regions overlaps with the second channel formation region with the second gate insulating film interposed therebetween. A second transistor having a second gate electrode; and
A method for manufacturing a semiconductor device having
By implanting impurities from one direction, the impurities are added to the pair of first regions, the pair of second regions, and the pair of fourth regions,
The pair of first regions are provided in contact with the first channel formation region at a position closer to the impurity implantation source in plan view than the first channel formation region,
The pair of third regions are provided in contact with the second channel formation region at a position farther from the impurity implantation source in plan view than the second channel formation region.
The pair of second regions are provided in contact with the pair of first regions at a position closer to the impurity implantation source in plan view than the pair of first regions ,
The pair of third regions are provided in contact with the pair of fourth regions at a position closer to the impurity implantation source in plan view than the pair of fourth regions ,
The one direction obliquely intersects the surface of the first active layer and the surface of the second active layer, and one of the pair of first regions and the pair of second regions A method for manufacturing a semiconductor device, characterized in that the direction intersects obliquely with a surface in contact with one side.
第２のチャネル形成領域、第３の領域、及び第４の領域を有する第２の活性層と、第２のゲート絶縁膜を間に挟んで前記第２のチャネル形成領域と重なっている第２のゲート電極と、を有する第２のトランジスタと、
を有する半導体装置の作製方法であって、
前記一対の第２の領域、前記第３の領域、及び前記第４の領域に第１の不純物を添加し、
前記第２のトランジスタの前記第２のチャネル形成領域及び前記第４の領域を覆うようにマスクを形成し、
一方向から第２の不純物を注入することで、前記一対の第１の領域、前記一対の第２の領域、及び前記第３の領域に、前記第２の不純物を添加し、
前記一対の第１の領域は、前記第１のチャネル形成領域よりも、平面的にみて前記第２の不純物の注入源に近い位置に、前記第１のチャネル形成領域と接するように設けられており、
前記第２のトランジスタのチャネル長方向において、前記第４の領域は、前記第２のチャネル形成領域と前記第３の領域に挟まれており、
前記一対の第２の領域は、前記一対の第１の領域よりも、平面的にみて前記第２の不純物の注入源に近い位置に、前記一対の第１の領域と接するように設けられており、
前記第３の領域と前記第４の領域が接する面は、前記一方向に対して平行であり、
前記一方向は、前記第１の活性層の表面及び前記第２の活性層の表面に対して斜めに交差し、且つ、前記一対の第１の領域の一方と前記一対の第２の領域の一方とが接する面に対して斜めに交差する方向であることを特徴とする半導体装置の作製方法。 A first active layer having a first channel formation region, a pair of first regions, and a pair of second regions; a first channel formation region; and a first gate insulating film A first transistor having a first gate electrode overlapping a pair of first regions;
A second active layer having a second channel formation region, a third region, and a fourth region, and a second active layer overlapping the second channel formation region with a second gate insulating film interposed therebetween A second transistor having: a gate electrode;
A method for manufacturing a semiconductor device having
Adding a first impurity to the pair of second regions, the third region, and the fourth region;
Forming a mask so as to cover the second channel formation region and the fourth region of the second transistor;
By injecting a second impurity from one direction, the second impurity is added to the pair of first regions, the pair of second regions, and the third region,
The pair of first regions are provided in contact with the first channel formation region at a position closer to the second impurity implantation source in plan view than the first channel formation region. And
In the channel length direction of the second transistor, the fourth region is sandwiched between the second channel formation region and the third region,
The pair of second regions are provided in contact with the pair of first regions at a position closer to the second impurity implantation source in plan view than the pair of first regions. And
The third region and the fourth region is in contact surfaces are parallel for the one direction,
The one direction obliquely intersects the surface of the first active layer and the surface of the second active layer, and one of the pair of first regions and the pair of second regions A method for manufacturing a semiconductor device, characterized in that the direction intersects obliquely with a surface in contact with one side.
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