JP4878580B2 - リードフレームおよびその製造方法、半導体装置およびその製造方法 - Google Patents
リードフレームおよびその製造方法、半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP4878580B2 JP4878580B2 JP2007143309A JP2007143309A JP4878580B2 JP 4878580 B2 JP4878580 B2 JP 4878580B2 JP 2007143309 A JP2007143309 A JP 2007143309A JP 2007143309 A JP2007143309 A JP 2007143309A JP 4878580 B2 JP4878580 B2 JP 4878580B2
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- piece
- punched
- mount
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 120
- 238000004519 manufacturing process Methods 0.000 title claims description 42
- 238000007789 sealing Methods 0.000 claims description 45
- 239000000463 material Substances 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 32
- 239000000725 suspension Substances 0.000 claims description 31
- 239000011347 resin Substances 0.000 claims description 29
- 229920005989 resin Polymers 0.000 claims description 29
- 238000004080 punching Methods 0.000 claims description 20
- 238000009826 distribution Methods 0.000 claims description 14
- 239000006185 dispersion Substances 0.000 claims description 13
- 238000005520 cutting process Methods 0.000 claims description 9
- 230000000694 effects Effects 0.000 description 13
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000002238 attenuated effect Effects 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- CNQCVBJFEGMYDW-UHFFFAOYSA-N lawrencium atom Chemical compound [Lr] CNQCVBJFEGMYDW-UHFFFAOYSA-N 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
- H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/32257—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/183—Connection portion, e.g. seal
- H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49121—Beam lead frame or beam lead device
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
半導体素子が搭載される複数のマウント部と、前記各マウント部に搭載された前記半導体素子が電気的に接続される複数の電極と、前記複数のマウント部を連結するコーナー部とを備え、該コーナー部が、前記マウント部を支持する吊りリード片と、前記複数の電極を連結する電極連結片とを有する、リードフレームにおいて、
前記リードフレームの厚み方向に形成された凹部と、該凹部に対応する位置に形成された凸部とを有し、前記半導体素子を封止する封止樹脂材で覆われ、前記マウント部、前記吊りリード片、前記電極連結片にそれぞれ形成された半抜き加工部を備え、
前記コーナー部には、前記半抜き加工部を形成する際に生じる応力を分散させるために、前記半抜き加工部の一部であって、前記吊りリード片と前記電極連結片とを円弧状に連結する複数の梁を有し、該複数の梁が連結された環状に形成された形状の応力分散部が設けられていることを特徴とするリードフレームが提供される。
半導体素子が搭載される複数のマウント部と、前記半導体素子が電気的に接続される複数の電極と、前記複数のマウント部を連結するコーナー部とを備え、該コーナー部が、前記マウント部を支持する複数の吊りリード片と、前記複数の電極を連結する電極連結片とを有するリードフレームを打ち抜き加工によって形成する第1の工程と、
前記半導体素子が搭載される表側に対する裏側から厚み方向に形成された凹部と、前記凹部に対応して前記表側に形成された凸部とを有し、前記半導体素子を封止する封止樹脂材によって覆われる半抜き加工部を、前記リードフレームのうち前記マウント部、前記吊りリード片、前記電極連結片のそれぞれに形成する第2の工程と、を有し、
前記第1の工程では、前記コーナー部に、前記半抜き加工部を形成する際に生じる応力を分散させるために、前記半抜き加工部の一部となる領域に、前記吊りリード片と前記電極連結片とを円弧状に連結する複数の梁を有し、該複数の梁が連結された環状に形成された形状の応力分散部を形成する、リードフレームの製造方法が提供される。
半導体素子が搭載される複数のマウント部と、前記半導体素子が電気的に接続される複数の電極と、前記複数のマウント部を連結するコーナー部とを備え、前記コーナー部が、前記マウント部を支持する複数の吊りリード片と、前記複数の電極を連結する電極連結片とを有するリードフレームを打ち抜き加工によって形成する第1の工程と、
前記半導体素子が搭載される表側に対する裏側から厚み方向に形成された凹部と、前記凹部に対応して前記表側に形成された凸部とを有し、前記半導体素子を封止する封止樹脂材によって覆われる半抜き加工部を、前記リードフレームのうち前記マウント部、前記吊りリード片、前記電極連結片のそれぞれに形成する第2の工程と、
前記リードフレームの前記マウント部に前記半導体素子を搭載する第3の工程と、
前記半導体素子と前記電極とを配線材を介して電気的に接続する第4の工程と、
前記半抜き加工部、前記半導体素子および前記配線材を封止樹脂材で封止する第5の工程と、
前記電極連結片に沿って切断することによって一個一個の半導体装置に分割する第6の工程とを有し、
前記第1の工程では、前記コーナー部に、前記半抜き加工部を形成する際に生じる応力を分散させるために、前記半抜き加工部の一部となる領域に、前記吊りリード片と前記電極連結片とを円弧状に連結する複数の梁を有し、該複数の梁が連結された環状に形成された形状の応力分散部を形成する、半導体装置の製造方法が提供される。
なお、本発明は、以下の構成についても開示されている。
(1)
半導体素子が搭載される複数のマウント部と、前記各マウント部に搭載された前記半導体素子が電気的に接続される複数の電極と、前記複数のマウント部を連結するコーナー部とを備え、該コーナー部が、前記マウント部を支持する吊りリード片と、前記複数の電極を連結する電極連結片とを有する、リードフレームにおいて、
前記リードフレームの厚み方向に形成された凹部と、該凹部に対応する位置に形成された凸部とを有し、前記半導体素子を封止する封止樹脂材で覆われる半抜き加工部を備え、
前記コーナー部には、前記半抜き加工部を形成する際に生じる応力を分散させるための応力分散部が設けられていることを特徴とするリードフレーム。
(2)
前記応力分散部は、前記吊りリード片と前記電極連結片とを円弧状に連結する複数の梁を有し、該複数の梁が連結された環状に形成されている、(1)に記載のリードフレーム。
(3)
前記半抜き加工部は、前記マウント部、前記吊りリード片、前記電極連結片にそれぞれ形成されている、(1)または(2)に記載のリードフレーム。
(4)
前記半抜き加工部は、前記凹部の前記厚み方向の深さが厚みの40%以上65%以下の範囲である、(1)ないし(3)のいずれか1項に記載のリードフレーム。
(5)
前記半抜き加工部の境界を前記厚み方向に交差する断面において、前記境界を交差する部分の単位長さ当たりの断面積が、前記境界を交差しない部分の単位長さ当たりの断面積とほぼ等しい、(1)ないし(4)のいずれか1項に記載のリードフレーム。
(6)
前記半抜き加工部は、前記凹部および前記凸部の前記厚み方向の側壁が前記厚み方向に対して傾斜されている、(1)ないし(5)のいずれか1項に記載のリードフレーム。
(7)
(1)ないし(6)のいずれか1項に記載のリードフレームと、前記リードフレームに搭載される前記半導体素子と、前記半導体素子を封止する封止樹脂材とを備える半導体装置。
(8)
半導体素子が搭載される複数のマウント部と、前記半導体素子が電気的に接続される複数の電極と、前記複数のマウント部を連結するコーナー部とを備え、該コーナー部が、前記マウント部を支持する複数の吊りリード片と、前記複数の電極を連結する電極連結片とを有するリードフレームを打ち抜き加工によって形成する第1の工程と、
前記半導体素子が搭載される表側に対する裏側から厚み方向に形成された凹部と、前記凹部に対応して前記表側に形成された凸部とを有し、前記半導体素子を封止する封止樹脂材によって覆われる半抜き加工部を、前記リードフレームに形成する第2の工程と、を有し、
前記第1の工程では、前記コーナー部に、前記半抜き加工部を形成する際に生じる応力を分散させるための応力分散部を形成する、リードフレームの製造方法。
(9)
前記第1の工程では、前記吊りリード片と前記電極連結片とを円弧状に連結する複数の梁を有し、前記複数の梁が連結された環状の前記応力分散部を形成する、(8)に記載のリードフレームの製造方法。
(10)
前記第2の工程では、前記半抜き加工部を形成した後に前記リードフレームを焼き鈍しする、(8)または(9)に記載のリードフレームの製造方法。
(11)
前記第2の工程では、前記半抜き加工部の境界を前記厚み方向に交差する断面において、前記境界を交差する部分の単位長さ当たりの断面積が、前記境界を交差しない部分の単位長さ当たりの断面積がほぼ等しくなるように前記半抜き加工部を形成する、(8)ないし(10)のいずれか1項に記載のリードフレームの製造方法。
(12)
半導体素子が搭載される複数のマウント部と、前記半導体素子が電気的に接続される複数の電極と、前記複数のマウント部を連結するコーナー部とを備え、前記コーナー部が、前記マウント部を支持する複数の吊りリード片と、前記複数の電極を連結する電極連結片とを有するリードフレームを打ち抜き加工によって形成する第1の工程と、
前記半導体素子が搭載される表側に対する裏側から厚み方向に形成された凹部と、前記凹部に対応して前記表側に形成された凸部とを有し、前記半導体素子を封止する封止樹脂材によって覆われる半抜き加工部を、前記リードフレームに形成する第2の工程と、
前記リードフレームの前記マウント部に前記半導体素子を搭載する第3の工程と、
前記半導体素子と前記電極とを配線材を介して電気的に接続する第4の工程と、
前記半抜き加工部、前記半導体素子および前記配線材を封止樹脂材で封止する第5の工程と、
前記電極連結片に沿って切断することによって一個一個の半導体装置に分割する第6の工程とを有し、
前記第1の工程では、前記コーナー部に、前記半抜き加工部を形成する際に生じる応力を分散させるための応力分散部を形成する、半導体装置の製造方法。
(13)
前記第1の工程では、前記吊りリード片と前記電極連結片とを円弧状に連結する複数の梁を有し、前記複数の梁が連結された環状の前記応力分散部を形成し、
前記第6の工程では、前記応力分散部に形成された開口の中心を通り前記電極連結片に沿って切断する、(12)に記載の半導体装置の製造方法。
3 半導体素子
4 リードフレーム
5 ワイヤー
6 封止樹脂材
11 マウント部
12 電極
13 コーナー部
15 吊りリード片
16 電極連結片
17 半抜き加工部
17a 凹部
17b 凸部
20 応力分散部
21 梁
Claims (10)
- 半導体素子が搭載される複数のマウント部と、前記各マウント部に搭載された前記半導体素子が電気的に接続される複数の電極と、前記複数のマウント部を連結するコーナー部とを備え、該コーナー部が、前記マウント部を支持する吊りリード片と、前記複数の電極を連結する電極連結片とを有する、リードフレームにおいて、
前記リードフレームの厚み方向に形成された凹部と、該凹部に対応する位置に形成された凸部とを有し、前記半導体素子を封止する封止樹脂材で覆われ、前記マウント部、前記吊りリード片、前記電極連結片にそれぞれ形成された半抜き加工部を備え、
前記コーナー部には、前記半抜き加工部を形成する際に生じる応力を分散させるために、前記半抜き加工部の一部であって、前記吊りリード片と前記電極連結片とを円弧状に連結する複数の梁を有し、該複数の梁が連結された環状に形成された形状の応力分散部が設けられていることを特徴とするリードフレーム。 - 前記半抜き加工部は、前記凹部の前記厚み方向の深さが厚みの40%以上65%以下の範囲である、請求項1に記載のリードフレーム。
- 前記半抜き加工部の境界を前記厚み方向に交差する断面において、前記境界を交差する部分の単位長さ当たりの断面積が、前記境界を交差しない部分の単位長さ当たりの断面積とほぼ等しい、請求項1または2に記載のリードフレーム。
- 前記半抜き加工部は、前記凹部および前記凸部の前記厚み方向の側壁が前記厚み方向に対して傾斜されている、請求項1ないし3のいずれか1項に記載のリードフレーム。
- 請求項1ないし4のいずれか1項に記載のリードフレームと、前記リードフレームに搭載される前記半導体素子と、前記半導体素子を封止する封止樹脂材とを備える半導体装置。
- 半導体素子が搭載される複数のマウント部と、前記半導体素子が電気的に接続される複数の電極と、前記複数のマウント部を連結するコーナー部とを備え、該コーナー部が、前記マウント部を支持する複数の吊りリード片と、前記複数の電極を連結する電極連結片とを有するリードフレームを打ち抜き加工によって形成する第1の工程と、
前記半導体素子が搭載される表側に対する裏側から厚み方向に形成された凹部と、前記凹部に対応して前記表側に形成された凸部とを有し、前記半導体素子を封止する封止樹脂材によって覆われる半抜き加工部を、前記リードフレームのうち前記マウント部、前記吊りリード片、前記電極連結片のそれぞれに形成する第2の工程と、を有し、
前記第1の工程では、前記コーナー部に、前記半抜き加工部を形成する際に生じる応力を分散させるために、前記半抜き加工部の一部となる領域に、前記吊りリード片と前記電極連結片とを円弧状に連結する複数の梁を有し、該複数の梁が連結された環状に形成された形状の応力分散部を形成する、リードフレームの製造方法。 - 前記第2の工程では、前記半抜き加工部を形成した後に前記リードフレームを焼き鈍しする、請求項6に記載のリードフレームの製造方法。
- 前記第2の工程では、前記半抜き加工部の境界を前記厚み方向に交差する断面において、前記境界を交差する部分の単位長さ当たりの断面積が、前記境界を交差しない部分の単位長さ当たりの断面積がほぼ等しくなるように前記半抜き加工部を形成する、請求項6または7に記載のリードフレームの製造方法。
- 半導体素子が搭載される複数のマウント部と、前記半導体素子が電気的に接続される複数の電極と、前記複数のマウント部を連結するコーナー部とを備え、前記コーナー部が、前記マウント部を支持する複数の吊りリード片と、前記複数の電極を連結する電極連結片とを有するリードフレームを打ち抜き加工によって形成する第1の工程と、
前記半導体素子が搭載される表側に対する裏側から厚み方向に形成された凹部と、前記凹部に対応して前記表側に形成された凸部とを有し、前記半導体素子を封止する封止樹脂材によって覆われる半抜き加工部を、前記リードフレームのうち前記マウント部、前記吊りリード片、前記電極連結片のそれぞれに形成する第2の工程と、
前記リードフレームの前記マウント部に前記半導体素子を搭載する第3の工程と、
前記半導体素子と前記電極とを配線材を介して電気的に接続する第4の工程と、
前記半抜き加工部、前記半導体素子および前記配線材を封止樹脂材で封止する第5の工程と、
前記電極連結片に沿って切断することによって一個一個の半導体装置に分割する第6の工程とを有し、
前記第1の工程では、前記コーナー部に、前記半抜き加工部を形成する際に生じる応力を分散させるために、前記半抜き加工部の一部となる領域に、前記吊りリード片と前記電極連結片とを円弧状に連結する複数の梁を有し、該複数の梁が連結された環状に形成された形状の応力分散部を形成する、半導体装置の製造方法。 - 前記第1の工程では、前記吊りリード片と前記電極連結片とを円弧状に連結する複数の梁を有し、前記複数の梁が連結された環状の前記応力分散部を形成し、
前記第6の工程では、前記応力分散部に形成された開口の中心を通り前記電極連結片に沿って切断する、請求項9に記載の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007143309A JP4878580B2 (ja) | 2007-05-30 | 2007-05-30 | リードフレームおよびその製造方法、半導体装置およびその製造方法 |
US12/129,297 US7808086B2 (en) | 2007-05-30 | 2008-05-29 | Lead frame and manufacturing method thereof, and semiconductor apparatus and manufacturing method thereof |
KR1020080051016A KR101002056B1 (ko) | 2007-05-30 | 2008-05-30 | 리드 프레임 및 그의 제조방법, 반도체 장치 및 그의제조방법 |
TW097120213A TWI383483B (zh) | 2007-05-30 | 2008-05-30 | 導線架及其製造方法、與半導體裝置及其製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007143309A JP4878580B2 (ja) | 2007-05-30 | 2007-05-30 | リードフレームおよびその製造方法、半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008300504A JP2008300504A (ja) | 2008-12-11 |
JP4878580B2 true JP4878580B2 (ja) | 2012-02-15 |
Family
ID=40087202
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007143309A Expired - Fee Related JP4878580B2 (ja) | 2007-05-30 | 2007-05-30 | リードフレームおよびその製造方法、半導体装置およびその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7808086B2 (ja) |
JP (1) | JP4878580B2 (ja) |
KR (1) | KR101002056B1 (ja) |
TW (1) | TWI383483B (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5248232B2 (ja) * | 2008-07-31 | 2013-07-31 | 株式会社三井ハイテック | リードフレーム及びその製造方法 |
DE102009016583A1 (de) | 2009-04-06 | 2010-10-07 | Eastman Kodak Co. | Vorrichtung und Verfahren zum Trennen von Druckaufträgen |
JP2012023281A (ja) * | 2010-07-16 | 2012-02-02 | Nitto Denko Corp | 発光装置の製法 |
JP5876645B2 (ja) * | 2010-10-15 | 2016-03-02 | アピックヤマダ株式会社 | リードフレームの製造方法 |
JP5762078B2 (ja) * | 2011-03-28 | 2015-08-12 | 新光電気工業株式会社 | リードフレーム |
US8716845B2 (en) * | 2011-04-15 | 2014-05-06 | Texas Instruments Incorporated | Lead frame strip for reduced mold sticking during degating |
US9142426B2 (en) * | 2011-06-20 | 2015-09-22 | Cyntec Co., Ltd. | Stack frame for electrical connections and the method to fabricate thereof |
JP2017034274A (ja) * | 2016-10-18 | 2017-02-09 | 大日本印刷株式会社 | 多面付リードフレーム、リードフレーム、及び半導体装置 |
JP6825436B2 (ja) * | 2017-03-17 | 2021-02-03 | 日亜化学工業株式会社 | リードフレーム |
JP7054008B2 (ja) * | 2019-08-27 | 2022-04-13 | 日亜化学工業株式会社 | 発光装置の製造方法 |
US11430718B2 (en) | 2021-01-29 | 2022-08-30 | Microchip Technology Incorporated | Lead frames for semiconductor packages with increased reliability and related semiconductor device packages and methods |
DE112021006931T5 (de) | 2021-01-29 | 2023-11-16 | Microchip Technology Incorporated | Lead-frames für halbleitergehäuse mit erhöhter zuverlässigkeit und zugehörige gehäuse und verfahren |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0697635B2 (ja) * | 1989-12-27 | 1994-11-30 | 株式会社三井ハイテック | リードフレームの部分焼鈍装置 |
JP2000260929A (ja) * | 1999-03-10 | 2000-09-22 | Mitsui High Tec Inc | 表面実装用薄型パッケージ |
JP4266429B2 (ja) | 1999-03-10 | 2009-05-20 | パナソニック株式会社 | 樹脂封止型半導体装置およびその製造方法 |
JP3547704B2 (ja) * | 2000-06-22 | 2004-07-28 | 株式会社三井ハイテック | リードフレーム及び半導体装置 |
JP2002026190A (ja) * | 2000-07-03 | 2002-01-25 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置 |
JP2002343817A (ja) * | 2001-05-11 | 2002-11-29 | Tomoegawa Paper Co Ltd | 半導体装置ユニット |
JP2003023134A (ja) * | 2001-07-09 | 2003-01-24 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2003124421A (ja) * | 2001-10-15 | 2003-04-25 | Shinko Electric Ind Co Ltd | リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法 |
JP2003204027A (ja) * | 2002-01-09 | 2003-07-18 | Matsushita Electric Ind Co Ltd | リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法 |
US6841854B2 (en) * | 2002-04-01 | 2005-01-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
US7012324B2 (en) * | 2003-09-12 | 2006-03-14 | Freescale Semiconductor, Inc. | Lead frame with flag support structure |
TWI236752B (en) * | 2004-04-15 | 2005-07-21 | Advanced Semiconductor Eng | Semiconductor package with heat spreader |
KR100676003B1 (ko) | 2005-10-27 | 2007-01-30 | 엘에스전선 주식회사 | 리드프레임 제조방법 및 그 장치 |
-
2007
- 2007-05-30 JP JP2007143309A patent/JP4878580B2/ja not_active Expired - Fee Related
-
2008
- 2008-05-29 US US12/129,297 patent/US7808086B2/en not_active Expired - Fee Related
- 2008-05-30 TW TW097120213A patent/TWI383483B/zh not_active IP Right Cessation
- 2008-05-30 KR KR1020080051016A patent/KR101002056B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
TWI383483B (zh) | 2013-01-21 |
TW200913200A (en) | 2009-03-16 |
US20080296746A1 (en) | 2008-12-04 |
JP2008300504A (ja) | 2008-12-11 |
KR20080106105A (ko) | 2008-12-04 |
US7808086B2 (en) | 2010-10-05 |
KR101002056B1 (ko) | 2010-12-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4878580B2 (ja) | リードフレームおよびその製造方法、半導体装置およびその製造方法 | |
JP6143468B2 (ja) | リードフレーム | |
JP2006318996A (ja) | リードフレームおよび樹脂封止型半導体装置 | |
KR20130137677A (ko) | 압착단자 | |
JP4903205B2 (ja) | フリップチップ・パッケージングされた半導体デバイス及び半導体ダイをパッケージングする方法 | |
JP5248232B2 (ja) | リードフレーム及びその製造方法 | |
JP2010021251A (ja) | 半導体装置及びその製造方法 | |
JP3602997B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP6815217B2 (ja) | 半導体装置 | |
JP6087153B2 (ja) | リードフレーム | |
US10391584B2 (en) | Ultrasonic bonding jig, ultrasonic bonding method, and bonding structure | |
WO2012140750A1 (ja) | 半導体装置の製造方法、樹脂封止装置、及び、半導体装置 | |
JP2005327830A (ja) | 半導体マイクロデバイス | |
US20030160308A1 (en) | Semiconductor device | |
JP5453642B2 (ja) | リードフレームの製造方法 | |
TWI718421B (zh) | 引線框架的製造方法和引線框架 | |
JP2003068962A (ja) | 半導体装置製造用のフレームおよび半導体装置の製造方法 | |
JP2012146704A (ja) | 半導体装置、リードフレーム、及び半導体装置の製造方法 | |
JP7381168B2 (ja) | 半導体装置の設計方法 | |
JP4455166B2 (ja) | リードフレーム | |
JP3028173B2 (ja) | リードフレームおよびその製造方法 | |
JP3276898B2 (ja) | リードフレームの製造方法 | |
JP2000012754A (ja) | リードフレームの製造方法 | |
JPS63308359A (ja) | リ−ドフレ−ムの製造方法 | |
JP2005019545A (ja) | 放熱板付きリードフレーム及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100420 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20100908 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100908 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110811 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110830 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111019 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111122 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111128 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4878580 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141209 Year of fee payment: 3 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |