JP4868868B2 - Reference voltage generator - Google Patents
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Description
本発明は、基準電圧発生回路に関し、さらに詳細には低電圧動作が可能でかつ温度特性が優れた基準電圧発生回路に係る。 The present invention relates to a reference voltage generation circuit, and more particularly to a reference voltage generation circuit that can operate at a low voltage and has excellent temperature characteristics.
ＭＯＳトランジスタを用いて温度特性の良好な基準電圧を発生する回路の従来技術文献として、特開２００１−２８４４６４号公報（特許文献１）がある。ここでは、ゲート電極の仕事関数差を利用してスレッショルド電圧の異なるＭＯＳトランジスタを製造し、そのスレッショルド電圧の差を取り出して基準電圧とする発明が開示されている。 Japanese Unexamined Patent Application Publication No. 2001-284464 (Patent Document 1) is a prior art document of a circuit that generates a reference voltage with good temperature characteristics using a MOS transistor. Here, an invention is disclosed in which MOS transistors having different threshold voltages are manufactured using the work function difference of the gate electrode, and the difference between the threshold voltages is taken as a reference voltage.
具体的には、基板やチャネルドープの濃度をペアＭＯＳトランジスタ間で等しくし、同一電導型で不純物濃度の異なる半導体ゲートを持つペアＭＯＳトランジスタによる、正の温度係数を持つＶＰＴＡＴ電圧源と、異種導電型の半導体ゲートを持つペアＭＯＳトランジスタによる、負の温度係数を持つＶＰＮ電圧源とを組み合わせることにより、所望の基準電圧Ｖｒｅｆ＝ＶＰＮ＋ＶＰＴＡＴを生成するようにしたものである。 Specifically, a VPTAT voltage source having a positive temperature coefficient by a pair MOS transistor having a semiconductor gate having the same conductivity type and a different impurity concentration, and a different conductivity between the pair MOS transistors with the same substrate and channel dope concentration. A desired reference voltage Vref = VPN + VPTAT is generated by combining a VPN voltage source having a negative temperature coefficient with a pair MOS transistor having a semiconductor gate of a type.
図１は、前記公報の図１８において開示された基準電圧発生回路である。図１のトランジスタＭ３１、Ｍ３２、Ｍ３３およびＭ３４はＮＭＯＳトランジスタであり、各トランジスタの基板やチャネルドープの不純物濃度が等しく、ｎ型基板のｐウエル内に形成され、各トランジスタ間の基板電位がソース電位と等しくしてある。さらに、各トランジスタのチャネル幅とチャネル長も等しくなっている。 FIG. 1 shows the reference voltage generating circuit disclosed in FIG. Transistors M31, M32, M33, and M34 in FIG. 1 are NMOS transistors, and are formed in the p-well of an n-type substrate having the same substrate concentration and channel dope impurity concentration, and the substrate potential between the transistors is the source potential. It is equal to. Further, the channel width and channel length of each transistor are also equal.
トランジスタＭ３１は、高濃度ｎ型ゲートのディプレッション型トランジスタであって、ゲートとソースが接続されて定電流源となっている。トランジスタ１２は、低濃度ｎ型ゲートを持ち、トランジスタＭ３４と抵抗Ｒ３１で構成されるソース接地回路１５によりゲート電位が与えられている。トランジスタＭ３３は、ｐ型ゲートを持つエンハンスメント型トランジスタであって、ゲートとドレインが接続されてれ、ソースが接地されている。
The transistor M31 is a depletion type transistor having a high concentration n-type gate, and a gate and a source are connected to form a constant current source. The
ペアＭＯＳトランジスタであるトランジスタＭ３１とトランジスタＭ３３には、同一の電流が流れるため、トランジスタＭ３３のゲート−ソース間電圧Ｖ２は負の温度係数を持つ電圧源ＶＰＮである。 Since the same current flows through the transistor M31 and the transistor M33, which are paired MOS transistors, the gate-source voltage V2 of the transistor M33 is a voltage source VPN having a negative temperature coefficient.
また、ぺアＭＯＳトランジスタであるトランジスタＭ３１とトランジスタＭ３２にも同様に、同一の電流が流れるため、トランジスタＭ３２のゲート−ソース間電圧Ｖｇｓは、正の温度係数を持つ電圧源ＶＰＴＡＴとなる。 Similarly, since the same current flows through the pair MOS transistors M31 and M32, the gate-source voltage Vgs of the transistor M32 is a voltage source VPTAT having a positive temperature coefficient.
出力電圧Ｖ３は、トランジスタＭ３３のゲート−ソース間電圧Ｖ２とトランジスタＭ３２のゲート−ソース間電圧Ｖｇｓの和であるから、Ｖ３＝ＶＰＮ＋ＶＰＴＡＴとなる。尚このとき各トランジスタの温度特性は、高濃度ｎ型ゲート、低濃度ｎ型ゲートおよびｐ型ゲートの不純物濃度を変えることで任意に設定可能である。 Since the output voltage V3 is the sum of the gate-source voltage V2 of the transistor M33 and the gate-source voltage Vgs of the transistor M32, V3 = VPN + VPTAT. At this time, the temperature characteristics of each transistor can be arbitrarily set by changing the impurity concentration of the high-concentration n-type gate, the low-concentration n-type gate, and the p-type gate.
図２は、前記公報の図２２において開示されている別の基準電圧発生回路である。図２のトランジスタＭ２１、Ｍ２２、Ｍ２３およびＭ２４は、ＮＭＯＳトランジスタであって、基板やチャネルドープの不純物濃度が等しく、ｎ型基板のｐウエル内に形成され、各トランジスタ間の基板電位がソース電位と等しくしてある。さらに、トランジスタＭ２１とトランジスタＭ２２においてチャネル幅とチャネル長の比が等しく、トランジスタＭ２３とトランジスタＭ２４においてチャネル幅とチャネル長の比が等しくなっている。 FIG. 2 shows another reference voltage generation circuit disclosed in FIG. 22 of the publication. Transistors M21, M22, M23, and M24 in FIG. 2 are NMOS transistors having the same substrate and channel-doped impurity concentration, formed in a p-well of an n-type substrate, and the substrate potential between the transistors being the source potential. Are equal. Further, the ratio of the channel width to the channel length is equal in the transistors M21 and M22, and the ratio of the channel width to the channel length is equal in the transistors M23 and M24.
トランジスタＭ２１は、高濃度ｎ型ゲートのディプレッション型トランジスタであり、ゲートとソースが接続されて定電流源となっている。トランジスタＭ２２は、高濃度ｐ型ゲートを持ち、ＮＭＯＳトランジスタであるトランジスタＭ２５と抵抗Ｒ２１、抵抗Ｒ２２により構成されるソース接地回路２５によりゲート電位が与えられている。
The transistor M21 is a depletion type transistor having a high-concentration n-type gate, and the gate and the source are connected to form a constant current source. The transistor M22 has a high-concentration p-type gate, and is given a gate potential by a
トランジスタＭ２３は、高濃度ｎ型ゲートのディプレッション型トランジスタであり、トランジスタＭ２４は、低濃度ｎ型ゲートのディプレッション型トランジスタである。トランジスタＭ２４のゲートとソースは接続されて定電流源となっている。 The transistor M23 is a depletion type transistor having a high concentration n-type gate, and the transistor M24 is a depletion type transistor having a low concentration n-type gate. The gate and source of the transistor M24 are connected to form a constant current source.
ペアＭＯＳトランジスタであるトランジスタＭ２１とトランジスタＭ２２には同一の電流が流れるため、トランジスタＭ２２のゲート−ソース間電圧Ｖ１は、負の温度特性を持つ電圧源ＶＰＮとなる。 Since the same current flows through the transistor M21 and the transistor M22 which are pair MOS transistors, the gate-source voltage V1 of the transistor M22 becomes a voltage source VPN having a negative temperature characteristic.
また、ペアＭＯＳトランジスタであるトランジスタＭ２３とトランジスタＭ２４にも同一の電流が流れるため、トランジスタＭ２３のゲート−ソース間電圧Ｖｇｓは、正の温度係数を持つ電圧源ＶＰＴＡＴとなる。 Further, since the same current flows through the pair MOS transistors M23 and M24, the gate-source voltage Vgs of the transistor M23 becomes a voltage source VPTAT having a positive temperature coefficient.
出力電圧Ｖ３は、トランジスタＭ２２のゲート−ソース間電圧Ｖ１を抵抗Ｒ２１と抵抗Ｒ２２で分圧した電圧と、トランジスタＭ２３のゲート−ソース間電圧Ｖｇｓの和であるから、出力電圧Ｖ３＝ＶＰＮ×Ｒ２２／（Ｒ２１＋Ｒ２２）＋ＶＰＴＡＴとなる。尚このとき、各トランジスタの温度特性は、高濃度ｎ型ゲート、低濃度ｎ型ゲートおよび高濃度ｐ型ゲートの不純物濃度を変えることで任意に設定可能である。
しかしながら、図１に示される従来例では、電源電圧として、出力電圧Ｖ３に対し、トランジスタＭ１４のゲート−ソース間電圧と、トランジスタＭ１１のソース−ドレイン間電圧を加えた電圧が必要となり、電源電圧を高くしなければならないと言う問題点がある。 However, the conventional example shown in FIG. 1 requires a voltage obtained by adding the gate-source voltage of the transistor M14 and the source-drain voltage of the transistor M11 to the output voltage V3 as the power supply voltage. There is a problem that it must be raised.
また、図２に示される従来例では、出力電圧Ｖ３自体が低電圧であるため、電源電圧も低電圧とすることができる。しかしながら、電源電圧には、出力電圧Ｖ３にトランジスタＭ２３のゲート−ソース間電圧とトランジスタＭ２５のソース−ドレイン間電圧、さらに抵抗Ｒ２１における電圧降下分を加えた電圧が必要となる。 Further, in the conventional example shown in FIG. 2, since the output voltage V3 itself is a low voltage, the power supply voltage can also be a low voltage. However, the power supply voltage requires a voltage obtained by adding the gate-source voltage of the transistor M23, the source-drain voltage of the transistor M25, and the voltage drop across the resistor R21 to the output voltage V3.
また、図２に示される例では、出力電圧Ｖ３の出力インピーダンスが高いため、出力電圧Ｖ３を抵抗で分圧して任意の電圧を取得することができない。 In the example shown in FIG. 2, since the output impedance of the output voltage V3 is high, the output voltage V3 cannot be divided by a resistor to obtain an arbitrary voltage.
本発明は、このような点を鑑みて、これらを解決すべくなされたものであり、低電圧電源で動作可能であり、出力インピーダンスの低く、さらには安定した基準電圧を供給可能基準電圧発生回路を提供することを目的としている。 The present invention has been made in view of these points, and has been made to solve these problems. The reference voltage generating circuit is operable with a low-voltage power supply, has a low output impedance, and can supply a stable reference voltage. The purpose is to provide.
上記目的を達成するために、本発明の基準電圧発生回路は次の如き構成を採用した。 In order to achieve the above object, the reference voltage generating circuit of the present invention employs the following configuration.
本発明の基準電圧発生回路は、同一特性の２つのＭＯＳトランジスタにより構成されるカレントミラー回路と、前記２つのＭＯＳトランジスタのうち、一方のトランジスタの出力側に接続された、第１のトランジスタであるディプレッション型トランジスタと、前記２つのＭＯＳトランジスタのうち他方のトランジスタの出力側に接続された、第２のトランジスタであるエンハンスメント型トランジスタにより構成されるペアＭＯＳトランジスタと、前記第１のトランジスタまたは前記第２のトランジスタの出力側に接続された第３のトランジスタと、該第３のトランジスタの出力側に接続された該第３のトランジスタの負荷と、により構成され、前記第３のトランジスタと前記負荷の接続点から出力される電圧が、前記第２のトランジスタのゲートに印加され、前記第１のトランジスタのドレイン電流と、前記第２のトランジスタのドレイン電流が同一となるときの、前記第１のトランジスタのゲート電圧と、前記第２のトランジスタのゲート電圧との差を出力電圧する基準電圧発生回路において、前記第１のトランジスタのゲートとソースが接続され、前記第１のトランジスタと前記第２のトランジスタのソースが接地され、前記第２のトランジスタのゲート電圧を出力電圧とする構成とすることができる。 The reference voltage generation circuit of the present invention is a current mirror circuit composed of two MOS transistors having the same characteristics, and a first transistor connected to the output side of one of the two MOS transistors. A depletion type transistor, a pair MOS transistor composed of an enhancement type transistor which is a second transistor connected to the output side of the other of the two MOS transistors, and the first transistor or the second transistor A third transistor connected to the output side of the third transistor and a load of the third transistor connected to the output side of the third transistor, and the connection of the third transistor and the load The voltage output from the point is the second transistor The gate voltage of the first transistor and the gate voltage of the second transistor when the drain current of the first transistor and the drain current of the second transistor are the same when applied to the gate In a reference voltage generation circuit for outputting a difference as an output voltage, the gate and source of the first transistor are connected, the sources of the first transistor and the second transistor are grounded, and the gate voltage of the second transistor is It can be set as the structure made into an output voltage.
これにより、本発明の基準電圧発生回路は、入力電圧と出力電圧の差が小さくなり、低電源電圧で動作可能となる。さらに、出力インピーダンスが低くなる。 As a result, the reference voltage generating circuit of the present invention has a small difference between the input voltage and the output voltage, and can operate with a low power supply voltage. Furthermore, the output impedance is lowered.
また、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記第１のトランジスタと前記第２のトランジスタにおいて、それぞれのチャネルは同一の導電型で形成され、それぞれのゲートは異なる導電型不純物で形成され、前記それぞれのゲートのゲートサイズが異なる構成とすることができる。 In order to achieve the above object, the reference voltage generating circuit of the present invention is further configured such that each channel is formed of the same conductivity type in each of the first transistor and the second transistor, and each gate is It is possible to adopt a configuration in which the gate sizes of the respective gates are different, which are formed of different conductivity type impurities.
これにより、本発明の基準電圧発生回路では、各トランジスタの製造プロセスの変動による出力電圧のばらつきが小さくなる。 As a result, in the reference voltage generating circuit of the present invention, variations in output voltage due to variations in the manufacturing process of each transistor are reduced.
また、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記第１のトランジスタのチャネル幅Ｗｄとチャネル長Ｌｄの比ＳｄをＳｄ＝Ｗｄ／Ｌｄとし、前記第２のトランジスタのチャネル幅Ｗｅとチャネル長Ｌｅの比ＳｅをＳｅ＝Ｗｅ／Ｌｅとし、前記Ｓｅと前記Ｓｄの比をＳｅ／Ｓｄとしたとき、前記Ｓｅ／Ｓｄが、０．３から０．６７である構成とすることができる。 In order to achieve the above object, the reference voltage generation circuit according to the present invention further sets the ratio Sd between the channel width Wd and the channel length Ld of the first transistor to Sd = Wd / Ld, and the second transistor When the ratio Se between the channel width We and the channel length Le is Se = We / Le, and the ratio between Se and Sd is Se / Sd, the Se / Sd is 0.3 to 0.67. It can be.
これにより、各トランジスタの温度特性が小さくなり、安定した出力電圧を出力する。 As a result, the temperature characteristics of each transistor are reduced, and a stable output voltage is output.
さらに、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記カレントミラー回路を構成する前記ＭＯＳトランジスタは、低スレッショルド電圧のトランジスタである構成とすることができる。 Furthermore, in the reference voltage generating circuit of the present invention, in order to achieve the above object, the MOS transistor constituting the current mirror circuit can be a low threshold voltage transistor.
これにより、本発明の基準電圧発生回路は、低電源電圧で動作可能となる。 As a result, the reference voltage generation circuit of the present invention can operate with a low power supply voltage.
さらに、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記カレントミラー回路は、２組の、スレッショルド電圧の異なる２つのＭＯＳトランジスタを直列接続した回路により構成され、２組の前記回路において、前記スレッショルド電圧の高い方のＭＯＳトランジスタは電源電圧側に配置された構成とすることができる。 Further, in order to achieve the above object, the reference voltage generating circuit of the present invention is further configured such that the current mirror circuit is constituted by a circuit in which two sets of two MOS transistors having different threshold voltages are connected in series. In the above circuit, the MOS transistor having the higher threshold voltage may be arranged on the power supply voltage side.
これにより、カレントミラー回路の精度が向上し、ミラー電流精度が向上する。 This improves the accuracy of the current mirror circuit and improves the mirror current accuracy.
また、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記第１のトランジスタのドレイン電圧と、前記第２のトランジスタのドレイン電圧を略同電位とする回路を備えた構成とすることができる。 In order to achieve the above object, the reference voltage generation circuit of the present invention further includes a circuit that makes the drain voltage of the first transistor and the drain voltage of the second transistor substantially the same potential. It can be.
これにより、前記ディプレッション型トランジスタである第１のトランジスタＭ１と、前記エンハンスメント型トランジスタである第２のトランジスタＭ２におけるチャネル長変調効果の影響を低減する。 Thereby, the influence of the channel length modulation effect in the first transistor M1 which is the depletion type transistor and the second transistor M2 which is the enhancement type transistor is reduced.
また、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記第１のトランジスタのドレイン電圧と、前記第２のトランジスタのドレイン電圧を略同電位とする回路は、前記第１のトランジスタのドレインと前記カレントミラー回路を構成する一方のＭＯＳトランジスタの出力側との間に配設された第４のトランジスタと、前記第２のトランジスタのドレインと前記カレントミラー回路を構成する他方のＭＯＳトランジスタの出力側との間に配設された第５のトランジスタで構成され、前記第４のトランジスタと前記第５のトランジスタのゲートが共通接続され、共通接続された前記ゲートには、前記第３のトランジスタと前記負荷との接続点の電圧、または該電圧に比例した電圧が印加される構成とすることができる。 In order to achieve the above object, the reference voltage generation circuit according to the present invention further includes a circuit that sets the drain voltage of the first transistor and the drain voltage of the second transistor to substantially the same potential. A fourth transistor disposed between the drain of one transistor and the output side of one of the MOS transistors constituting the current mirror circuit; the other comprising the drain of the second transistor and the current mirror circuit; A fifth transistor disposed between the output side of the MOS transistor and the gates of the fourth transistor and the fifth transistor are connected in common. A voltage at a connection point between the third transistor and the load or a voltage proportional to the voltage can be applied.
これにより、前記ディプレッション型トランジスタである第１のトランジスタＭ１と、前記エンハンスメント型トランジスタである第２のトランジスタＭ２におけるチャネル長変調効果の影響を低減する。 Thereby, the influence of the channel length modulation effect in the first transistor M1 which is the depletion type transistor and the second transistor M2 which is the enhancement type transistor is reduced.
また、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記第４のトランジスタと前記第５のトランジスタは、低スレッショルド電圧のトランジスタである構成とすることができる。 In order to achieve the above object, the reference voltage generation circuit of the present invention can be configured such that the fourth transistor and the fifth transistor are low threshold voltage transistors.
また、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記第４のトランジスタと前記第５のトランジスタは、ディプレッション型トランジスタである構成とすることができる。 In order to achieve the above object, the reference voltage generating circuit of the present invention can be configured such that the fourth transistor and the fifth transistor are depletion type transistors.
また、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記第４のトランジスタと前記第５のトランジスタは、導電型不純物ゲートを有するトランジスタである構成とすることができる。 In order to achieve the above object, the reference voltage generation circuit of the present invention can be configured such that the fourth transistor and the fifth transistor are transistors each having a conductive impurity gate.
これにより、本発明の基準電圧発生回路は、低電源電圧で動作可能となる。 As a result, the reference voltage generation circuit of the present invention can operate with a low power supply voltage.
また、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記第３のトランジスタは、前記カレントミラー回路を構成するＭＯＳトランジスタと同一の特性であり、前記第３のトランジスタの負荷に流れる負荷電流が前記第１のトランジスタのドレイン電流と等しい構成とすることができる。 In the reference voltage generating circuit of the present invention, in order to achieve the above object, the third transistor has the same characteristics as those of the MOS transistor constituting the current mirror circuit. The load current flowing through the load may be equal to the drain current of the first transistor.
これにより、カレントミラー回路の精度が向上し、ミラー電流精度が向上する。 This improves the accuracy of the current mirror circuit and improves the mirror current accuracy.
また、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、記第３のトランジスタの負荷を定電流源した構成とすることができる。 In order to achieve the above object, the reference voltage generating circuit according to the present invention can be further configured to have a constant current source for the load of the third transistor.
これにより、前記第３のトランジスタの負荷電流を、前記第１のトランジスタと同一にする。 As a result, the load current of the third transistor is made the same as that of the first transistor.
また、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記第３のトランジスタのゲートは、負荷を定電流源とした第６のトランジスタを介して、前記ペアＭＯＳトランジスタの一方の出力側に接続される構成とすることができる。 In order to achieve the above object, the reference voltage generation circuit of the present invention further includes a gate of the third transistor connected to the pair of MOS transistors via a sixth transistor having a load as a constant current source. It can be set as the structure connected to one output side.
これにより、前記カレントミラー回路を構成するトランジスタのドレイン電圧が等しくなり、ミラー電流精度が向上する。 Thereby, the drain voltages of the transistors constituting the current mirror circuit are equalized, and the mirror current accuracy is improved.
また、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記第６のトランジスタのゲートは、負荷を抵抗とする前記第３のトランジスタを介して前記ペアＭＯＳトランジスタの一方の出力側に接続される構成とすることができる。 In order to achieve the above object, the reference voltage generation circuit of the present invention further includes a gate of the sixth transistor connected to one of the pair MOS transistors via the third transistor having a load as a resistance. It can be set as the structure connected to the output side.
これにより、前記第３のトランジスタの負荷電流を、前記第１のトランジスタのドレイン電流と同一とする。 This makes the load current of the third transistor the same as the drain current of the first transistor.
本発明の基準電圧発生回路は、上記目的を達成するために、さらに、該基準電圧発生回路は、前記第３のトランジスタと前記負荷との接続点の電圧と比例した電圧を出力電圧とする構成とすることができる。 In order to achieve the above object, the reference voltage generation circuit according to the present invention further includes a configuration in which the reference voltage generation circuit uses a voltage proportional to a voltage at a connection point between the third transistor and the load as an output voltage. It can be.
これにより、本発明の基準電圧発生回路は、低電圧の基準電圧を取得することが可能となる。 As a result, the reference voltage generation circuit of the present invention can acquire a low-voltage reference voltage.
本発明の基準電圧発生回路は、上記目的を達成するために、さらに、該基準電圧発生回路は、前記第３のトランジスタまたは前記第６のトランジスタと接続され、カレントミラー回路を構成する第７のトランジスタを備え、前記第７のトランジスタのドレイン電流を出力する構成とすることができる。 In order to achieve the above object, the reference voltage generation circuit according to the present invention is further connected to the third transistor or the sixth transistor to form a current mirror circuit. A transistor may be provided to output the drain current of the seventh transistor.
これにより、本発明の基準電圧発生回路は、基準電圧を出力するとともに、定電流を出力することが可能となる。 As a result, the reference voltage generation circuit of the present invention can output a reference voltage and a constant current.
本発明の基準電圧発生回路によれば、低電源電圧で動作可能であり、さらには出力インピーダンスを低くし、安定した基準電圧を供給することができる。 According to the reference voltage generating circuit of the present invention, it is possible to operate with a low power supply voltage, and further, it is possible to supply a stable reference voltage by reducing the output impedance.
本発明の基準電圧発生回路は、ディプレッション型トランジスタのゲートとソースが接続され、前記ディプレッション型トランジスタとエンハンスメント型トランジスタのソースが接地された状態で、前記エンハンスメント型トランジスタのゲート電圧を出力電圧とするものである。以下に図面を参照して本発明の実施例について詳細に説明する。 The reference voltage generating circuit according to the present invention is such that the gate and source of a depletion type transistor are connected, and the gate voltage of the enhancement type transistor is used as an output voltage in a state where the source of the depletion type transistor and the enhancement type transistor is grounded. It is. Embodiments of the present invention will be described below in detail with reference to the drawings.
図３は、本発明の基準電圧発生回路の実施例１を示す回路図である。図１に示す基準電圧発生回路３０は、トランジスタＭ１、Ｍ２、Ｍ５およびＭ６と、ゲート電極の仕事関数差を用いて製造したペアＭＯＳトランジスタであるトランジスタＭ３、Ｍ４と、抵抗Ｒ１、Ｒ２で構成されている。ここで、トランジスタＭ１、Ｍ２、Ｍ５およびＭ６は同一特性を有するＰＭＯＳトランジスタである。トランジスタＭ３は、ｎ型ゲートを有するディプレッション型のＮＭＯＳトランジスタであり、トランジスタＭ４はｐ型ゲートを有するエンハンスメント型のＮＭＯＳトランジスタである。
FIG. 3 is a circuit diagram showing Example 1 of the reference voltage generating circuit of the present invention. The reference
トランジスタＭ１とトランジスタＭ２は、それぞれのソースとゲートが共通接続されており、共通接続されたソースには電源電圧Ｖｉｎが印加されている。そして、共通接続されたゲートがトランジスタＭ２のドレインに接続され、カレントミラー回路を構成している。 The transistors M1 and M2 have their sources and gates connected in common, and the power supply voltage Vin is applied to the commonly connected sources. The commonly connected gates are connected to the drain of the transistor M2, forming a current mirror circuit.
トランジスタＭ１のドレインには、トランジスタＭ３のドレインが接続されている。そして、トランジスタＭ２のドレインには、トランジスタＭ４のドレインが接続されている。トランジスタＭ３のゲートとソースは接続されて接地されており、定電流源を構成している。トランジスタＭ４のソースは接地され、トランジスタＭ４のゲートは、トランジスタＭ５のドレインと抵抗Ｒ１の接続点に接続されている。 The drain of the transistor M3 is connected to the drain of the transistor M1. The drain of the transistor M4 is connected to the drain of the transistor M2. The gate and the source of the transistor M3 are connected and grounded to constitute a constant current source. The source of the transistor M4 is grounded, and the gate of the transistor M4 is connected to the connection point between the drain of the transistor M5 and the resistor R1.
トランジスタＭ５のドレインは抵抗Ｒ１の一端に接続され、直列接続された抵抗Ｒ１と抵抗Ｒ２を介して接地されている。そして、トランジスタＭ５のソースには、電源電圧Ｖｉｎが印加され、ゲートはトランジスタＭ１のドレインに接続されている。ここで、トランジスタＭ５、抵抗Ｒ１および抵抗Ｒ２は、抵抗Ｒ１と抵抗Ｒ２をトランジスタＭ５の負荷とするソース接地回路３５を構成している。
The drain of the transistor M5 is connected to one end of the resistor R1, and is grounded via the resistors R1 and R2 connected in series. The source voltage Vin is applied to the source of the transistor M5, and the gate is connected to the drain of the transistor M1. Here, the transistor M5, the resistor R1, and the resistor R2 constitute a
トランジスタＭ６のソースには電源電圧Ｖｉｎが印加され、トランジスタＭ６のゲートは、トランジスタＭ５のゲートと共通接続されている。そして、トランジスタＭ６のドレインは、電流出力端子ＰＢＩＡＳに接続されている。 The power supply voltage Vin is applied to the source of the transistor M6, and the gate of the transistor M6 is commonly connected to the gate of the transistor M5. The drain of the transistor M6 is connected to the current output terminal PBIAS.
次に、図３に示す基準電圧発生回路３０の動作を説明する。
Next, the operation of the reference
トランジスタＭ１のドレイン電流Ｉ１は、トランジスタＭ４のドレイン電流Ｉ４と等しくなる。ここで、トランジスタＭ１、トランジスタＭ２は同一特性であり、それぞれのドレイン電流Ｉ１、Ｉ２は等しい。また、Ｉ１＝Ｉ３、Ｉ２＝Ｉ４であるから、トランジスタＭ４のドレイン電流Ｉ４は、トランジスタＭ３のドレイン電流Ｉ３と等しくなる。 The drain current I1 of the transistor M1 is equal to the drain current I4 of the transistor M4. Here, the transistors M1 and M2 have the same characteristics, and their drain currents I1 and I2 are equal. Since I1 = I3 and I2 = I4, the drain current I4 of the transistor M4 is equal to the drain current I3 of the transistor M3.
また、ソース接地回路３５を構成するトランジスタＭ５のゲートにはトランジスタＭ３のドレインが接続されている。そして、ソース接地回路３５の出力はトランジスタＭ４のゲートに接続され、トランジスタＭ４のドレイン電流Ｉ４がトランジスタＭ３のドレイン電流Ｉ３と等しくなるようトランジスタＭ４のゲート電圧を供給する負帰還ループを形成している。この結果、トランジスタＭ４のゲート電圧は、定電流源を構成するトランジスタＭ３のドレイン電流Ｉ３で決定される電圧に設定される。そして、このトランジスタＭ４のゲート電圧が、基準電圧発生回路３０の出力電圧である基準電圧ＶｒｅｆＨとなる。
The drain of the transistor M3 is connected to the gate of the transistor M5 constituting the
このとき、電源電圧Ｖｉｎは、基準電圧ＶｒｅｆＨとトランジスタＭ５のソース−ドレイン間電圧の和、またはトランジスタＭ２のゲート−ソース間電圧およびトランジスタＭ４のドレイン−ソース間電圧の和のどちらか大きいほうの電圧となる。 At this time, the power supply voltage Vin is the higher of the reference voltage VrefH and the sum of the source-drain voltage of the transistor M5 or the sum of the gate-source voltage of the transistor M2 and the drain-source voltage of the transistor M4. It becomes.
ここで、後者の電圧に関しては、トランジスタＭ１とトランジスタＭ２に低スレッショルド電圧のトランジスタを採用すれば、この後者の電圧を容易に低く抑えることができる。よって、本実施例での電源電圧Ｖｉｎは、基準電圧ＶｒｅｆＨとトランジスタＭ５のソース−ドレイン間電圧の和となる。尚、ここで述べる低スレッショルド電圧とは、０．２から０．５Ｖ程度を示す。 Here, regarding the latter voltage, if a transistor having a low threshold voltage is adopted as the transistor M1 and the transistor M2, the latter voltage can be easily reduced. Therefore, the power supply voltage Vin in this embodiment is the sum of the reference voltage VrefH and the source-drain voltage of the transistor M5. Note that the low threshold voltage described here is about 0.2 to 0.5V.
このとき、トランジスタＭ５のソース−ドレイン間電圧は、０．３Ｖ以下にすることが可能である。よって、基準電圧発生回路３０において、電源電圧Ｖｉｎを低電圧とすることができる。また、電源電圧Ｖｉｎ（入力電圧）と基準電圧ＶｒｅｆＨ（出力電圧）が極めて近い値となり、入力電圧と出力電圧との差が小さくなるので、電源効率を向上させることが可能となる。
At this time, the source-drain voltage of the transistor M5 can be set to 0.3 V or less. Therefore, in the reference
さらに、基準電圧ＶｒｅｆＨは、ソース接地回路３５の出力電圧として出力されるので、出力インピーダンスが低くなる。よって、基準電圧ＶｒｅｆＨを抵抗Ｒ１と抵抗Ｒ２で分圧し、基準電圧ＶｒｅｆＨに比例し、かつ基準電圧ＶｒｅｆＨよりも低い電圧を基準電圧ＶｒｅｆＬとして供給することも可能である。
Furthermore, since the reference voltage VrefH is output as the output voltage of the
なお、トランジスタＭ５は、カレントミラー回路を構成しているトランジスタＭ１およびトランジスタＭ２と同一特性のトランジスタであり、トランジスタＭ５のドレイン電流Ｉ５が、ドレイン電流Ｉ１と等しくなるように抵抗Ｒ１と抵抗Ｒ２の抵抗値が設定されている。このため、トランジスタＭ５のゲート電圧は、トランジスタＭ１およびトランジスタＭ２のゲート電圧と等しくなる。 The transistor M5 is a transistor having the same characteristics as the transistors M1 and M2 constituting the current mirror circuit, and the resistances of the resistors R1 and R2 are set so that the drain current I5 of the transistor M5 is equal to the drain current I1. Value is set. For this reason, the gate voltage of the transistor M5 is equal to the gate voltages of the transistors M1 and M2.
ここで、トランジスタＭ１のドレインとトランジスタＭ５のゲートは接続されており、トランジスタＭ１のドレイン電圧と、トランジスタＭ５のゲート電圧は同電位である。また、トランジスタＭ２のドレインは、共通接続されたトランジスタＭ１とトランジスタＭ２のゲートに接続されており、トランジスタＭ２のドレイン電圧は、トランジスタＭ１およびトランジスタＭ２のゲート電圧と同電位である。すなわち、トランジスタＭ２のドレイン電圧は、トランジスタＭ５のゲート電圧と同電位である。 Here, the drain of the transistor M1 and the gate of the transistor M5 are connected, and the drain voltage of the transistor M1 and the gate voltage of the transistor M5 are at the same potential. The drain of the transistor M2 is connected to the gates of the commonly connected transistors M1 and M2, and the drain voltage of the transistor M2 has the same potential as the gate voltages of the transistors M1 and M2. That is, the drain voltage of the transistor M2 is the same potential as the gate voltage of the transistor M5.
よって、トランジスタＭ１のドレイン電圧とトランジスタＭ２のドレイン電圧は同電位である。これにより、トランジスタＭ１およびトランジスタＭ２において、ドレイン電圧の差により生じるドレイン電流の誤差をなくすことができる。すなわち、チャネル長変調効果によるミラー電流の誤差をなくし、カレントミラー回路の精度を向上させることができる。 Therefore, the drain voltage of the transistor M1 and the drain voltage of the transistor M2 are the same potential. Thereby, in the transistor M1 and the transistor M2, the error of the drain current caused by the difference in drain voltage can be eliminated. That is, the error of the mirror current due to the channel length modulation effect can be eliminated, and the accuracy of the current mirror circuit can be improved.
また、カレンミラー回路の精度が向上すれば、トランジスタＭ３のドレイン電流の変動が小さくなり、このドレイン電流Ｉ３により決定されるトランジスタＭ４のゲート電圧（基準電圧ＶｒｅｆＨ）が安定する。よって、基準電圧発生回路３０は、安定した基準電圧ＶｒｅｆＨを生成することができる。
Further, if the accuracy of the current mirror circuit is improved, the fluctuation of the drain current of the transistor M3 is reduced, and the gate voltage (reference voltage VrefH) of the transistor M4 determined by the drain current I3 is stabilized. Therefore, the reference
また、トランジスタＭ５とトランジスタＭ６のゲートとソースは共通接続されており、共通接続されたソースには電源電圧Ｖｉｎが印加されている。共通接続されたゲートは、トランジスタＭ１のドレインに接続されている。 The gates and sources of the transistors M5 and M6 are connected in common, and the power supply voltage Vin is applied to the commonly connected sources. The commonly connected gates are connected to the drain of the transistor M1.
トランジスタＭ５のドレイン電流Ｉ５は、ドレイン電流Ｉ１と等しくなるよう設定されているので、トランジスタＭ５のドレイン電圧は、トランジスタＭ１のドレイン電圧と同電位である。よって、トランジスタＭ５とトランジスタＭ６はカレントミラー回路を構成し、トランジスタＭ６のドレイン電流Ｉ６は、トランジスタＭ５のドレイン電流Ｉ５と等しい定電流となる。 Since the drain current I5 of the transistor M5 is set to be equal to the drain current I1, the drain voltage of the transistor M5 is the same potential as the drain voltage of the transistor M1. Therefore, the transistors M5 and M6 form a current mirror circuit, and the drain current I6 of the transistor M6 becomes a constant current equal to the drain current I5 of the transistor M5.
ここで、トランジスタＭ６のドレインを電流出力端子ＰＢＩＡＳに接続することにより、出力電流として、定電流であるトランジスタＭ６のドレイン電流Ｉ６を得る。尚このとき、抵抗Ｒ１と抵抗Ｒ２の温度特性は小さいほうが好ましく、この温度特性が小さいほど、温度変化に影響しない安定した定電流を得ることができる。 Here, by connecting the drain of the transistor M6 to the current output terminal PBIAS, the drain current I6 of the transistor M6, which is a constant current, is obtained as the output current. At this time, it is preferable that the temperature characteristics of the resistors R1 and R2 are small. The smaller the temperature characteristics, the more stable constant current that does not affect the temperature change can be obtained.
尚、本実施例においては、ゲート電極の仕事関数差を用いて製造したペアＭＯＳトランジスタを用いた例を示したが、それに限定されるものではなく、例えばトランジスタＭ３がディプレッション型トランジスタであり、トランジスタＭ４がエンハンスメント型トランジスタであれば同様の機能を実現することができる。 In this embodiment, an example using a pair MOS transistor manufactured by using a work function difference of the gate electrode is shown, but the present invention is not limited to this. For example, the transistor M3 is a depletion type transistor. A similar function can be realized if M4 is an enhancement type transistor.
次に、基準電圧発生回路３０の温度特性について説明する。
Next, the temperature characteristics of the reference
図４は、ディプレッション型トランジスタとエンハンスメント型トランジスタのドレイン電流Ｉｄとゲート−ソース間電圧Ｖｇｓとの関係を示した図である。 FIG. 4 is a diagram showing the relationship between the drain current Id and the gate-source voltage Vgs of the depletion type transistor and the enhancement type transistor.
ディプレッション型トランジスタのゲートとソースを接続した場合のドレイン電流は、図４に示すＩｄ１である。このドレイン電流Ｉｄ１をエンハンスメント型トランジスタに提供した場合のエンハンスメント型トランジスタのゲート電圧は、図４に示すＶｒｅｆＨである。 The drain current when the gate and source of the depletion type transistor are connected is Id1 shown in FIG. The gate voltage of the enhancement type transistor when this drain current Id1 is provided to the enhancement type transistor is VrefH shown in FIG.
ここで、図３に示す基準電圧発生回路３０におけるトランジスタＭ３がディプレッション型トランジスタ、トランジスタＭ４がエンハンスメント型トランジスタである。よって、図４に示す関係を、基準電圧発生回路３０に当てはめれば、図３の示す基準電圧発生回路３０の基準電圧ＶｒｅｆＨは、トランジスタＭ３とトランジスタＭ４におけるドレイン電流が一致した時のゲート電圧の差となる。
Here, the transistor M3 in the reference
通常のディプレッション型トランジスタの構造は、ＮＭＯＳトランジスタの場合、チャネル領域に不純物をドープし、あらかじめｎチャネルを形成しておき、ゲート−ソース間電圧Ｖｇｓが０Ｖでもドレイン電流が流れるようになっている。これに対し、通常のエンハンスメント型のＮＭＯＳトランジスタの場合では、ゲート−ソース間電圧Ｖｇｓがスレッショルド電圧となったとき、チャネル領域にｎチャネルが形成されてドレイン電流が流れ出すようになっている。 In the case of a normal depletion type transistor, in the case of an NMOS transistor, a channel region is doped with an impurity to form an n channel in advance, and a drain current flows even when the gate-source voltage Vgs is 0V. On the other hand, in the case of a normal enhancement type NMOS transistor, when the gate-source voltage Vgs becomes the threshold voltage, an n-channel is formed in the channel region and a drain current flows out.
このように、ディプレッション型トランジスタとエンハンスメント型トランジスタにおいて、チャネル領域の製造プロセスが異なると、製造プロセスの変動によりそれぞれのゲート電圧が独立して変動してしまう。その結果、ディプレッション型トランジスタのゲート電圧とエンハンスメント型トランジスタのゲート電圧の差が大きく変動する。 As described above, in the depletion type transistor and the enhancement type transistor, if the manufacturing process of the channel region is different, each gate voltage varies independently due to the variation of the manufacturing process. As a result, the difference between the gate voltage of the depletion type transistor and the gate voltage of the enhancement type transistor varies greatly.
そこで、基板やチャネル領域の製造プロセスは、ディプレッション型トランジスタとエンハンスメント型トランジスタ共に同一とし、ゲートにドープする不純物の電導型と濃度を変えることで、ディプレッション型トランジスタとエンハンスメント型トランジスタを製造すると、製造プロセスが変動しても、ディプレッション型トランジスタのゲート電圧とエンハンスメント型トランジスタのゲート電圧の差はほとんど変動しないことが知られている。 Therefore, the manufacturing process of the substrate and the channel region is the same for both the depletion type transistor and the enhancement type transistor, and the depletion type transistor and the enhancement type transistor are manufactured by changing the conductivity type and concentration of the impurity doped in the gate. It is known that the difference between the gate voltage of the depletion type transistor and the gate voltage of the enhancement type transistor hardly fluctuates even if fluctuates.
ただし、図３の基準電圧発生回路３０におけるディプレッション型であるトランジスタＭ３とエンハンスメント型であるトランジスタＭ４では、チャネル幅とチャネル長が同一となっている。この場合には、トランジスタＭ３のゲート電圧とトランジスタＭ４のゲート電圧の差は温度特性を持つようになる。
However, the depletion type transistor M3 and the enhancement type transistor M4 in the reference
図５は、各ゲートサイズ比における温度特性の実験データを示す図である。ここで、ゲートサイズ比とは、ディプレッション型トランジスタのチャネル幅Ｗｄとチャネル長Ｌｄの比ＳｄをＷｄ／Ｌｄとし、エンハンスメント型トランジスタのチャネル幅Ｗｅとチャネル長Ｌｅの比ＳｅをＷｅ／Ｌｅとしたときの、ＳｄとＳｅの比Ｓｅ／Ｓｄを示すものである。図５では、センター温度２５度において、ゲートサイズ比が１．０、０．６７、０．５、０．４５の各々の場合における温度特性を示している。 FIG. 5 is a diagram showing experimental data of temperature characteristics at each gate size ratio. Here, the gate size ratio is when the ratio Sd between the channel width Wd and the channel length Ld of the depletion type transistor is Wd / Ld, and the ratio Se between the channel width We and the channel length Le of the enhancement type transistor is We / Le. The ratio Se / Sd of Sd and Se is shown. FIG. 5 shows the temperature characteristics when the gate size ratio is 1.0, 0.67, 0.5, and 0.45 at the center temperature of 25 degrees.
図５に示す実験データより、ゲートサイズ比が１．０のときの温度係数は−５４５ｐｐｍ、ゲートサイズ比が０.６７のときの温度係数は−１９１ｐｐｍ、ゲートサイズ比が０．５のときの温度係数は＋６０ｐｐｍ、ゲートサイズ比が０．４５のときの温度係数は+１５４ｐｐｍであることがわかった。 From the experimental data shown in FIG. 5, when the gate size ratio is 1.0, the temperature coefficient is -545 ppm, when the gate size ratio is 0.67, the temperature coefficient is -191 ppm, and when the gate size ratio is 0.5. It was found that the temperature coefficient was +60 ppm, and the temperature coefficient when the gate size ratio was 0.45 was +154 ppm.
図６は、各ゲートサイズ比と温度係数の関係を示した図である。図６において、実線は実験データであり、一点鎖線はゲートサイズ比が１．０の時の温度係数と、ゲートサイズ比が０．４５の時の温度係数を直線で結んだものである。 FIG. 6 is a diagram showing the relationship between each gate size ratio and the temperature coefficient. In FIG. 6, the solid line is experimental data, and the alternate long and short dash line is a straight line connecting the temperature coefficient when the gate size ratio is 1.0 and the temperature coefficient when the gate size ratio is 0.45.
図５および図６から、ゲートサイズ比が０．５から０．６７の間に温度係数の最小点があり、さらに類推すると、０．５４から０．５８で温度係数が最小となり、そのときの温度係数は約４０ｐｐｍになることがわかった。 5 and 6, there is a minimum point of the temperature coefficient between the gate size ratios of 0.5 and 0.67. By analogy, the temperature coefficient is minimum between 0.54 and 0.58. The temperature coefficient was found to be about 40 ppm.
そこで、基準電圧発生回路３０において、トランジスタＭ３のチャネル幅Ｗｄ３とチャネル長Ｌｄ３の比Ｓｄ３をＷｄ３／Ｌｄ３とし、トランジスタＭ４のチャネル幅Ｗｅ４とチャネル長Ｌｅ４の比Ｓｅ４をＷｅ４／Ｌｅ４としたときの、Ｓｄ３とＳｅ４の比Ｓｅ３／Ｓｄ４を０．５から０．６７、さらに望ましくは０．５４から０．５８の間に設定することで、出力基準電圧ＶｒｅｆＨの温度特性をもっとも良くすることができる。
Therefore, in the reference
図７は、本発明の実施例２の基準電圧発生回路４０を示す回路図である。実施例２の基準電圧発生回路４０において、実施例１の基準電圧発生回路３０と異なる点は、カレントミラー回路にトランジスタＭ７とトランジスタＭ８が追加された点と、トランジスタＭ３およびトランジスタＭ４のドレインとカレントミラー回路との間に、トランジスタＭ９およびトランジスタＭ１０が追加された点である。ここで、トランジスタＭ７とトランジスタＭ８は、同一特性を持つＰＭＯＳトランジスタであり、トランジスタＭ９とトランジスタＭ１０はＮＭＯＳトランジスタである。
FIG. 7 is a circuit diagram showing the reference
実施例２においてトランジスタＭ１とトランジスタＭ２は、低スレッショルド電圧のトランジスタであり、トランジスタＭ７とトランジスタＭ８のスレッショルド電圧は、トランジスタＭ１とトランジスタＭ２のスレッショルド電圧よりも高いものとする。 In the second embodiment, the transistors M1 and M2 are low threshold voltage transistors, and the threshold voltages of the transistors M7 and M8 are higher than the threshold voltages of the transistors M1 and M2.
以下に、実施例２の基準電圧発生回路４０における実施例１の基準電圧発生回路３０との相違点についてのみ説明する。
Only the difference between the reference
トランジスタＭ７とトランジスタＭ８のソースは共通接続され、そのソースには電源電圧Ｖｉｎが印加されている。トランジスタＭ７とトランジスタＭ１は直列接続されており、トランジスタＭ７のドレインはトランジスタＭ１のソースに接続されている。また、トランジスタＭ８とトランジスタＭ２は直列接続されており、トランジスタＭ８のドレインはトランジスタＭ２のソースに接続されている。そして、トランジスタＭ１、トランジスタＭ２、トランジスタＭ７およびトランジスタＭ８のゲートは共通接続され、そのゲートはトランジスタＭ２のドレインに接続されている。 The sources of the transistors M7 and M8 are connected in common, and the power supply voltage Vin is applied to the sources. The transistor M7 and the transistor M1 are connected in series, and the drain of the transistor M7 is connected to the source of the transistor M1. The transistor M8 and the transistor M2 are connected in series, and the drain of the transistor M8 is connected to the source of the transistor M2. The gates of the transistor M1, the transistor M2, the transistor M7, and the transistor M8 are connected in common, and the gate is connected to the drain of the transistor M2.
本実施例のカレントミラー回路では、トランジスタＭ７とトランジスタＭ８が同一特性のトランジスタであるから、トランジスタＭ７のドレイン電圧とトランジスタＭ８のドレイン電圧は同電位となる。このため、電源電圧Ｖｉｎに変動があった場合でも、トランジスタＭ７とトランジスタＭ８においてその変動を吸収することができる。よって、トランジスタＭ１とトランジスタＭ２のドレイン電圧は、電源電圧Ｖｉｎの変動に影響されずに同電位となる。 In the current mirror circuit of this embodiment, since the transistor M7 and the transistor M8 are transistors having the same characteristics, the drain voltage of the transistor M7 and the drain voltage of the transistor M8 have the same potential. Therefore, even when the power supply voltage Vin varies, the transistor M7 and the transistor M8 can absorb the variation. Therefore, the drain voltages of the transistors M1 and M2 are the same potential without being affected by the fluctuation of the power supply voltage Vin.
このため、本実施例のカレントミラー回路は、チャネル長変調効果によるミラー電流の誤差をなくし、極めて精度の良いカレントミラー回路とすることができる。また、カレンミラー回路の精度が向上すれば、トランジスタＭ３のドレイン電流の変動が小さくなり、このドレイン電流Ｉ３により決定されるトランジスタＭ４のゲート電圧（基準電圧ＶｒｅｆＨ）が安定する。よって、基準電圧発生回路４０は、安定した基準電圧ＶｒｅｆＨを生成することができる。尚このとき、トランジスタＭ７とトランジスタＭ８を低スレッショルド電圧のトランジスタとすれば、電源電圧Ｖｉｎはほとんど増加しないか、あるいはわずかな増加とすることができる。
For this reason, the current mirror circuit of the present embodiment can eliminate a mirror current error due to the channel length modulation effect, and can be a highly accurate current mirror circuit. Further, if the accuracy of the current mirror circuit is improved, the fluctuation of the drain current of the transistor M3 is reduced, and the gate voltage (reference voltage VrefH) of the transistor M4 determined by the drain current I3 is stabilized. Therefore, the reference
トランジスタＭ９は、トランジスタＭ１のドレインとトランジスタＭ３のドレインの間に接続されている。トランジスタＭ１０は、トランジスタＭ２のドレインとトランジスタＭ４のドレインの間に接続されている。トランジスタＭ９とトランジスタＭ１０のゲートは、トランジスタＭ４のゲートと共通接続されており、トランジスタＭ９およびトランジスタＭ１０のゲート電圧はソース接地回路３５の出力により供給されている。
The transistor M9 is connected between the drain of the transistor M1 and the drain of the transistor M3. The transistor M10 is connected between the drain of the transistor M2 and the drain of the transistor M4. The gates of the transistors M9 and M10 are commonly connected to the gate of the transistor M4, and the gate voltages of the transistors M9 and M10 are supplied from the output of the
本実施例の基準電圧発生回路４０によれば、トランジスタＭ３のドレイン電圧は、基準電圧ＶｒｅｆＨからトランジスタＭ９のゲート−ソース間電圧を引いた電圧であり、トランジスタＭ４のドレイン電圧は基準電圧ＶｒｅｆＨからトランジスタＭ１０のゲート−ソース間電圧を引いた電圧となる。その結果、電源電圧Ｖｉｎに変動があった場合でも、トランジスタＭ３およびトランジスタＭ４のドレイン電圧はほぼ変動しない。このため、トランジスタＭ３とトランジスタＭ４におけるチャネル長変調効果による影響を改善することができる。
According to the reference
すなわち、トランジスタＭ３ではドレイン電流の変動がなくなり、トランジスタＭ３のドレイン電流により決定されるトランジスタＭ４のゲート電圧（基準電圧ＶｒｅｆＨ）の変動がなくなる。このため、電源電圧Ｖｉｎの変動に対してさらに安定した基準電圧ＶｒｅｆＨを生成することが可能となる。 That is, in the transistor M3, the drain current does not change, and the gate voltage (reference voltage VrefH) of the transistor M4 determined by the drain current of the transistor M3 does not change. For this reason, it is possible to generate a reference voltage VrefH that is more stable against fluctuations in the power supply voltage Vin.
また、トランジスタＭ９とトランジスタＭ１０を低スレッショルド電圧のトランジスタとすることで、トランジスタＭ３とトランジスタＭ４のドレイン電圧をより高くすることができる。 In addition, by using the transistors M9 and M10 as low threshold voltage transistors, the drain voltages of the transistors M3 and M4 can be further increased.
さらに、トランジスタＭ９とトランジスタＭ１０にディプレッション型トランジスタを用いると、さらにトランジスタＭ３とトランジスタＭ４のドレイン電圧を高くすることができる。尚この場合、電源電圧Ｖｉｎの増加を抑えるため、トランジスタＭ９とトランジスタＭ１０のゲートを基準電圧ＶｒｅｆＨよりも低い電位としても良い。例えば図７に示すように、基準電圧ＶｒｅｆＨを抵抗Ｒ１と抵抗Ｒ２で分圧した電圧ＶｒｅｆＬをトランジスタＭ９およびトランジスタＭ１０のゲートへ印加しても良い。 Further, when depletion type transistors are used for the transistors M9 and M10, the drain voltages of the transistors M3 and M4 can be further increased. In this case, in order to suppress an increase in the power supply voltage Vin, the gates of the transistors M9 and M10 may be set to a potential lower than the reference voltage VrefH. For example, as shown in FIG. 7, a voltage VrefL obtained by dividing the reference voltage VrefH by the resistors R1 and R2 may be applied to the gates of the transistors M9 and M10.
また、トランジスタＭ９とトランジスタＭ１０は、導電型不純物ゲートを有するトランジスタとしても良い。本実施例では、トランジスタＭ９とトランジスタＭ１０のゲートを高濃度ｎ型とすれば、トランジスタＭ９とトランジスタＭ１０はディプレッション型トランジスタとなる。 Further, the transistor M9 and the transistor M10 may be transistors having a conductive impurity gate. In the present embodiment, if the gates of the transistors M9 and M10 are high-concentration n-type, the transistors M9 and M10 are depletion type transistors.
図８は、本発明の実施例３の基準電圧発生回路５０を示す回路図である。実施例３の基準電圧発生回路５０において、実施例１の基準電圧発生回路３０と異なる点は、トランジスタＭ５の負荷を、直列接続された抵抗Ｒ１と抵抗Ｒ２の代わりに、トランジスタＭ１２とした点である。トランジスタＭ１２はｎ型ゲートを有するディプレッション型のＮＭＯＳトランジスタである。
FIG. 8 is a circuit diagram showing the reference
トランジスタＭ１２は、トランジスタＭ３と同一の特性であることが望ましく、トランジスタＭ１２のドレインはトランジスタＭ５のドレインに接続され、トランジスタＭ１２のソースは接地されている。トランジスタＭ１２は、そのゲートがドレインと接続されて、定電流源を構成しており、ここで発生するトランジスタＭ１２のドレイン電流は、トランジスタＭ３のドレイン電流と等しくなる。 The transistor M12 preferably has the same characteristics as the transistor M3. The drain of the transistor M12 is connected to the drain of the transistor M5, and the source of the transistor M12 is grounded. The transistor M12 has a gate connected to the drain to form a constant current source, and the drain current of the transistor M12 generated here is equal to the drain current of the transistor M3.
また、トランジスタＭ５は、カレントミラー回路を構成するトランジスタＭ１およびトランジスタＭ２と同一特性であるから、トランジスタＭ５のドレイン電流とトランジスタＭ１およびトランジスタＭ２のドレイン電流と等しくなる。その結果、実施例１で説明したように、トランジスタＭ１およびトランジスタＭ２のドレイン電圧が同電位となり、チャネル長変調効果を抑制し、ミラー電流精度を向上させることができる。よって、より安定した基準電圧ＶｒｅｆＨを生成することができる。 Further, since the transistor M5 has the same characteristics as the transistors M1 and M2 constituting the current mirror circuit, it becomes equal to the drain current of the transistor M5 and the drain current of the transistors M1 and M2. As a result, as described in the first embodiment, the drain voltages of the transistor M1 and the transistor M2 become the same potential, the channel length modulation effect can be suppressed, and the mirror current accuracy can be improved. Therefore, a more stable reference voltage VrefH can be generated.
図９は、本発明の実施例４の基準電圧発生回路６０を示す回路図である。実施例４の基準電圧発生回路６０において、実施例１の基準電圧発生回路３０と異なる点は、カレントミラー回路とソース接地回路３５の間に、トランジスタＭ１３とトランジスタＭ１４で構成された反転増幅回路６５が追加されている点である。
FIG. 9 is a circuit diagram showing the reference
トランジスタＭ１３は、カレントミラー回路を構成するトランジスタＭ１およびトランジスタＭ２と同一特性のＰＭＯＳトランジスタであって、トランジスタＭ１４を負荷としている。トランジスタＭ１４は、トランジスタＭ３と同一特性のｎ型ゲートを有するディプレッション型トランジスタであって、そのゲートとソースが接続されて接地され、定電流源を構成している。 The transistor M13 is a PMOS transistor having the same characteristics as the transistors M1 and M2 constituting the current mirror circuit, and uses the transistor M14 as a load. The transistor M14 is a depletion type transistor having an n-type gate having the same characteristics as the transistor M3. The gate and source of the transistor M14 are connected and grounded to constitute a constant current source.
本実施例におけるカレントミラー回路の出力であるトランジスタＭ２のドレインは、反転増幅回路６５の入力であるトランジスタＭ１３のゲートが接続されている。さらに、反転増幅回路６５の出力であるトランジスタＭ１３のドレインは、ソース接地回路３５の入力であるトランジスタＭ５のゲートに接続されている。ここで、トランジスタＭ１、Ｍ２、Ｍ５およびＭ１３は同一特性であり、それぞれのドレイン電圧は同電位である。
The drain of the transistor M2 which is the output of the current mirror circuit in this embodiment is connected to the gate of the transistor M13 which is the input of the inverting
ソース接地回路３５の出力であるトランジスタＭ５のドレインは、トランジスタＭ４のゲートに接続されている。そしてトランジスタＭ４では、ソース接地回路３５の出力により、そのドレイン電流Ｉ４がトランジスタＭ３のドレイン電流Ｉ３と等しくなるようゲート電圧が供給される。
The drain of the transistor M5, which is the output of the
このように、カレントミラー回路の出力は、カレントミラー回路を構成するトランジスタと同一特性のトランジスタを有する２段の増幅回路を介して、トランジスタＭ４のゲートへ供給されている。よって、電源電圧Ｖｉｎに変動があった場合でも、この変動はこれらの増幅回路に吸収されることになり、トランジスタＭ１とトランジスタＭ２のドレイン電圧は、電源電圧Ｖｉｎの変動に影響されずに同電位となる。 As described above, the output of the current mirror circuit is supplied to the gate of the transistor M4 via the two-stage amplifier circuit having a transistor having the same characteristics as those of the transistors constituting the current mirror circuit. Therefore, even if the power supply voltage Vin varies, the variation is absorbed by these amplifier circuits, and the drain voltages of the transistors M1 and M2 are not affected by the variation of the power supply voltage Vin and are at the same potential. It becomes.
その結果、実施例３で説明したように、カレントミラー回路におけるチャネル長変調効果を抑制し、ミラー電流精度を向上させることができる。よって、より安定した基準電圧ＶｒｅｆＨを生成することができる。 As a result, as described in the third embodiment, the channel length modulation effect in the current mirror circuit can be suppressed and the mirror current accuracy can be improved. Therefore, a more stable reference voltage VrefH can be generated.
なお、本実施例においては、反転増幅回路６５とソース接地回路３５のうち、反転増幅回路６５を初段の増幅回路としたが、ソース接地回路３５を初段の増幅回路とすることもできる（図示せず）。
In this embodiment, of the inverting
その場合、カレントミラー回路の出力であるトランジスタＭ２のドレインは、ソース接地回路３５の入力であるトランジスタＭ５のゲートに接続され、ソース接地回路３５の出力であるトランジスタＭ５のドレインが、反転増幅回路６５の入力であるトランジスタＭ１３のゲートに接続される。
In that case, the drain of the transistor M2 that is the output of the current mirror circuit is connected to the gate of the transistor M5 that is the input of the
反転増幅回路６５の出力であるトランジスタＭ１３のドレインは、トランジスタＭ４のゲートに接続される。そしてトランジスタＭ４では、反転増幅回路６５の出力により、そのドレイン電流Ｉ４がトランジスタＭ３のドレイン電流Ｉ３と等しくなるようゲート電圧が供給される。
The drain of the transistor M13, which is the output of the inverting
図１０は、本発明の実施例５の基準電圧発生回路７０を示す回路図である。実施例５の基準電圧発生回路７０は、実施例４の基準電圧発生回路６０に、実施例２で説明した高精度のカレントミラー回路を組み合わせたものである。
FIG. 10 is a circuit diagram showing a reference
このため、実施例５の基準電圧発生回路７０においても、実施例２および実施例４で説明した効果と同様の効果を得ることができる。すなわち、基準電圧発生回路７０では、カレントミラー回路におけるチャネル長変調効果を抑制してミラー電流精度を向上させ、安定した基準電圧ＶｒｅｆＨを生成することができる。
For this reason, also in the reference
以上に説明したように、本発明によれば、低電源電圧で動作可能な基準電圧発生回路を提供することができる。また、本発明によれば入力電圧（電源電圧）と出力電圧（基準電圧）の電圧差が極めて小さく、電源効率の良い基準電圧発生回路を提供することができる。また、本発明によれば、出力インピーダンスの小さい基準電圧発生回路を提供することができる。 As described above, according to the present invention, it is possible to provide a reference voltage generation circuit operable with a low power supply voltage. In addition, according to the present invention, it is possible to provide a reference voltage generation circuit having a very small voltage difference between an input voltage (power supply voltage) and an output voltage (reference voltage) and high power supply efficiency. In addition, according to the present invention, it is possible to provide a reference voltage generation circuit having a small output impedance.
さらに、本発明によれば、チャネル長変調効果を抑制し、ミラー電流精度を向上させることにより安定した基準電圧ＶｒｅｆＨを生成することが可能な基準電圧発生回路を提供することができる。 Furthermore, according to the present invention, it is possible to provide a reference voltage generation circuit capable of generating a stable reference voltage VrefH by suppressing the channel length modulation effect and improving the mirror current accuracy.
以上、各実施例に基づき本発明の説明を行ってきたが、上記実施例にあげた形状、その他の要素との組み合わせなど、ここで示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することが可能であり、その応用形態に応じて適切に定めることができる。 As described above, the present invention has been described based on the respective embodiments, but the present invention is not limited to the requirements shown here, such as the shapes given in the above embodiments and combinations with other elements. With respect to these points, the present invention can be changed within a range that does not detract from the gist of the present invention, and can be appropriately determined according to the application form.
本発明は、低電圧動作可能で、かつ安定した基準電圧を供給可能な基準電圧発生回路であって、定電圧を発生する回路に応用することができる。 The present invention is a reference voltage generation circuit that can operate at a low voltage and can supply a stable reference voltage, and can be applied to a circuit that generates a constant voltage.
１５、２５、３５ ソース接地回路
３０、４０、５０、６０、７０ 基準電圧発生回路
６５ 反転増幅回路
Ｍ１〜Ｍ１４、Ｍ２１〜Ｍ２５、Ｍ３１〜Ｍ３４ トランジスタ
Ｒ１、Ｒ２、Ｒ２１、Ｒ２２、Ｒ３１ 抵抗
15, 25, 35
Claims (15)
前記２つのＭＯＳトランジスタのうち、一方のトランジスタの出力側に接続された、第１のトランジスタであるディプレッション型トランジスタと、前記２つのＭＯＳトランジスタのうち他方のトランジスタの出力側に接続された、第２のトランジスタであるエンハンスメント型トランジスタにより構成されるペアＭＯＳトランジスタと、
前記第１のトランジスタまたは前記第２のトランジスタの出力側に接続された第３のトランジスタと、
該第３のトランジスタの出力側に接続された該第３のトランジスタの負荷と、により構成され、
前記第３のトランジスタと前記負荷の接続点から出力される電圧が、前記第２のトランジスタのゲートに印加され、
前記第１のトランジスタのドレイン電流と、前記第２のトランジスタのドレイン電流が同一となるときの、前記第１のトランジスタのゲート電圧と、前記第２のトランジスタのゲート電圧との差を出力電圧する基準電圧発生回路において、
前記第１のトランジスタのゲートとソースが接続され、
前記第１のトランジスタと前記第２のトランジスタのソースが接地され、前記第２のトランジスタのゲート電圧を出力電圧とし、
前記第１のトランジスタと前記第２のトランジスタにおいて、それぞれのチャネルは同一の導電型で形成され、それぞれのゲートは異なる導電型不純物で形成され、前記それぞれのゲートのゲートサイズが異なることを特徴とする基準電源発生回路。 A current mirror circuit composed of two MOS transistors having the same characteristics;
A depletion type transistor that is a first transistor connected to the output side of one of the two MOS transistors, and a second transistor connected to the output side of the other transistor of the two MOS transistors, A pair MOS transistor composed of an enhancement type transistor,
A third transistor connected to the output side of the first transistor or the second transistor;
A load of the third transistor connected to the output side of the third transistor,
A voltage output from a connection point between the third transistor and the load is applied to a gate of the second transistor;
The output voltage is the difference between the gate voltage of the first transistor and the gate voltage of the second transistor when the drain current of the first transistor and the drain current of the second transistor are the same. In the reference voltage generation circuit,
A gate and a source of the first transistor are connected;
The sources of the first transistor and the second transistor are grounded, and the gate voltage of the second transistor is used as an output voltage .
In the first transistor and the second transistor, each channel is formed with the same conductivity type, each gate is formed with a different conductivity type impurity, and the gate size of each gate is different. A reference power supply generating circuit.
前記Ｓｅ／Ｓｄが、０．５から０．６７であることを特徴とする請求項１記載の基準電圧発生回路。 The ratio Sd between the channel width Wd and the channel length Ld of the first transistor is Sd = Wd / Ld, the ratio Se between the channel width We and the channel length Le of the second transistor is Se = We / Le, and the Se And the ratio of Sd is Se / Sd,
Reference voltage generating circuit according to claim 1, wherein the Se / Sd, characterized in that 0.67 to 0.5.
前記第２のトランジスタのドレインと前記カレントミラー回路の他方の出力側との間に配設された第５のトランジスタで構成され、
前記第４のトランジスタと前記第５のトランジスタのゲートが共通接続され、
共通接続された前記ゲートには、前記第３のトランジスタと前記負荷との接続点の電圧、または該電圧に比例した電圧が印加されることを特徴とする請求項５に記載の基準電圧発生回路。 The circuit for setting the drain voltage of the first transistor and the drain voltage of the second transistor to substantially the same potential is disposed between the drain of the first transistor and one output side of the current mirror circuit. A fourth transistor,
A fifth transistor disposed between the drain of the second transistor and the other output side of the current mirror circuit;
The gates of the fourth transistor and the fifth transistor are connected in common;
6. The reference voltage generating circuit according to claim 5 , wherein a voltage at a connection point between the third transistor and the load or a voltage proportional to the voltage is applied to the commonly connected gates. .
２組の前記回路において、前記スレッショルド電圧の高い方のＭＯＳトランジスタは電源電圧側に配置されたことを特徴とする請求項１ないし９のいずれか一項に記載の基準電圧発生回路。 The current mirror circuit is constituted by a circuit in which two sets of two MOS transistors having different threshold voltages are connected in series, instead of being constituted by two MOS transistors having the same characteristics,
In two sets of the circuit, reference voltage generating circuit according to any one of claims 1 to 9 MOS transistor with the higher the threshold voltage, characterized in that arranged on the supply voltage side.
前記第７のトランジスタのドレイン電流を出力することを特徴とする請求項１２ないし１４のいずれか一項に記載の基準電圧発生回路。 The reference voltage generation circuit includes a seventh transistor connected to the third transistor or the sixth transistor and constituting a current mirror circuit,
15. The reference voltage generation circuit according to claim 12, wherein a drain current of the seventh transistor is output.
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