JP4861734B2 - 故障解析プログラム、該プログラムを記録した記録媒体、故障解析方法、および故障解析装置 - Google Patents
故障解析プログラム、該プログラムを記録した記録媒体、故障解析方法、および故障解析装置 Download PDFInfo
- Publication number
- JP4861734B2 JP4861734B2 JP2006093822A JP2006093822A JP4861734B2 JP 4861734 B2 JP4861734 B2 JP 4861734B2 JP 2006093822 A JP2006093822 A JP 2006093822A JP 2006093822 A JP2006093822 A JP 2006093822A JP 4861734 B2 JP4861734 B2 JP 4861734B2
- Authority
- JP
- Japan
- Prior art keywords
- path
- failure
- partial
- failure analysis
- expansion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318342—Generation of test inputs, e.g. test vectors, patterns or sequences by preliminary fault modelling, e.g. analysis, simulation
- G01R31/318357—Simulation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318328—Generation of test inputs, e.g. test vectors, patterns or sequences for delay tests
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Tests Of Electronic Circuits (AREA)
Description
(故障解析装置のハードウェア構成)
まず、この発明の実施の形態にかかる故障解析装置のハードウェア構成について説明する。図1は、この発明の実施の形態にかかる故障解析装置のハードウェア構成を示すブロック図である。
−RW)、MO、DVD(Digital Versatile Disk)、メモリーカードなどであってもよい。ディスプレイ108は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。このディスプレイ108は、たとえば、CRT、TFT液晶ディスプレイ、プラズマディスプレイなどを採用することができる。
つぎに、この発明の実施の形態にかかる故障解析装置の故障解析処理手順について説明する。図4は、この発明の実施の形態にかかる故障解析装置の故障解析処理手順の一例を示すフローチャートである。図4において、故障解析装置は、まず、回路情報が入力されたか否かを判断する(ステップS401)。ここで、回路情報とは、解析対象回路300を構成する回路素子の接続関係を示す情報である。たとえば、RTLのHDL論述を論理合成することによって得られたネットリストを用いることができる。
一つのTdの値に対する処理では、すべての故障に対するテストパターンを作成できない場合が生じる。
つぎに、この発明の実施の形態にかかる故障解析装置の機能的構成について説明する。図11は、この発明の実施の形態にかかる故障解析装置の機能的構成について示すブロック図である。図11において、故障解析装置1100は、部分パス抽出部1101と、パス検出部1102と、伸張パス抽出部1103と、判断部1104と、回路素子決定部1105と、特定部1106と、決定部1107とにより構成されている。
前記部分パス抽出工程によって抽出された部分パスの始点の前段にある回路素子から当該部分パスを通り、当該部分パスの終点の後段にある回路素子までのパスを検出させるパス検出工程と、
前記パス検出工程によって検出されたパス(以下、「伸張パス」という)のパス長が所定の基準長よりも長いか否かを判断させる判断工程と、
前記判断工程によって判断された判断結果に基づいて、前記伸張パスを故障シミュレーションに用いるパスに決定させる決定工程と、
をコンピュータに実行させることを特徴とする故障解析プログラム。
前記判断工程は、前記伸張パス抽出工程によって抽出された伸張パスが前記所定の基準長よりも長いか否かを判断させ、
前記決定工程は、前記判断工程によって、前記伸張パス抽出工程によって抽出された伸張パスが前記所定の基準長よりも長いと判断された場合に、当該伸張パスと当該伸張パスよりも長い伸張パスとを故障シミュレーションに用いるパスに決定させることを特徴とする付記1に記載の故障解析プログラム。
前記回路素子検出工程によって検出された回路素子から前記伸張パス抽出工程によって抽出された伸張パスを通るパスを特定させる特定工程と、
前記特定工程によって特定されたパス(以下、「特定パス」という)のパス長が前記所定の基準長よりも長いか否かを判断させる第2の判断工程と、をコンピュータに実行させ、
前記決定工程は、前記第2の判断工程によって判断された判断結果に基づいて、前記特定パスを故障シミュレーションに用いるパスに決定させることを特徴とする付記1〜3のいずれか一つに記載の故障解析プログラム。
前記部分パス抽出工程によって抽出された部分パスの始点の前段にある回路素子から当該部分パスを通り、当該部分パスの終点の後段にある回路素子までのパスを検出するパス検出工程と、
前記伸張パス検出工程によって検出されたパス(以下、「伸張パス」という)のパス長が所定の基準長よりも長いか否かを判断する判断工程と、
前記判断工程によって判断された判断結果に基づいて、前記伸張パスを故障シミュレーションに用いるパスに決定する決定工程と、
含むことを特徴とする故障解析方法。
前記部分パス抽出手段によって抽出された部分パスの始点の前段にある回路素子から当該部分パスを通り、当該部分パスの終点の後段にある回路素子までのパスを検出するパス検出手段と、
前記伸張パス検出手段によって検出されたパス(以下、「伸張パス」という)のパス長が所定の基準長よりも長いか否かを判断する判断手段と、
前記判断手段によって判断された判断結果に基づいて、前記伸張パスを故障シミュレーションに用いるパスに決定する決定手段と、
備えることを特徴とする故障解析装置。
310 故障リスト
1100 故障解析装置
1101 部分パス抽出部
1102 パス検出部
1103 伸張パス抽出部
1104 判断部
1105 回路素子検出部
1106 特定部
1107 決定部
Claims (5)
- 解析対象回路内のパスの中から、故障箇所を含む部分パスを抽出させる部分パス抽出工程と、
前記部分パス抽出工程によって抽出された部分パスの始点の前段にある回路素子から当該部分パスを通り、当該部分パスの終点の後段にある回路素子までのパスを検出させるパス検出工程と、
前記パス検出工程によって検出されたパス(以下、「伸張パス」という)のパス長が所定の基準長よりも長いか否かを判断させる判断工程と、
前記判断工程によって判断された判断結果に基づいて、前記伸張パスを故障シミュレーションに用いるパスに決定させる決定工程と、
をコンピュータに実行させることを特徴とする故障解析プログラム。 - 前記伸張パスの集合の中から任意の伸張パスを抽出させる伸張パス抽出工程をコンピュータに実行させ、
前記判断工程は、前記伸張パス抽出工程によって抽出された伸張パスが前記所定の基準長よりも長いか否かを判断させ、
前記決定工程は、前記判断工程によって、前記伸張パス抽出工程によって抽出された伸張パスが前記所定の基準長よりも長いと判断された場合に、当該伸張パスと当該伸張パスよりも長い伸張パスとを故障シミュレーションに用いるパスに決定させることを特徴とする請求項1に記載の故障解析プログラム。 - 請求項1または請求項2に記載の故障解析プログラムを記録したコンピュータに読み取り可能な記録媒体。
- 解析対象回路内のパスの中から、故障箇所を含む部分パスを抽出する部分パス抽出工程と、
前記部分パス抽出工程によって抽出された部分パスの始点の前段にある回路素子から当該部分パスを通り、当該部分パスの終点の後段にある回路素子までのパスを検出するパス検出工程と、
前記伸張パス検出工程によって検出されたパス(以下、「伸張パス」という)のパス長が所定の基準長よりも長いか否かを判断する判断工程と、
前記判断工程によって判断された判断結果に基づいて、前記伸張パスを故障シミュレーションに用いるパスに決定する決定工程と、
を含むことを特徴とする故障解析方法。 - 解析対象回路内のパスの中から、故障箇所を含む部分パスを抽出する部分パス抽出手段と、
前記部分パス抽出手段によって抽出された部分パスの始点の前段にある回路素子から当該部分パスを通り、当該部分パスの終点の後段にある回路素子までのパスを検出するパス検出手段と、
前記伸張パス検出手段によって検出されたパス(以下、「伸張パス」という)のパス長が所定の基準長よりも長いか否かを判断する判断手段と、
前記判断手段によって判断された判断結果に基づいて、前記伸張パスを故障シミュレーションに用いるパスに決定する決定手段と、
を備えることを特徴とする故障解析装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006093822A JP4861734B2 (ja) | 2006-03-30 | 2006-03-30 | 故障解析プログラム、該プログラムを記録した記録媒体、故障解析方法、および故障解析装置 |
US11/521,173 US8166380B2 (en) | 2006-03-30 | 2006-09-14 | Method and apparatus for identifying paths having appropriate lengths for fault simulation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006093822A JP4861734B2 (ja) | 2006-03-30 | 2006-03-30 | 故障解析プログラム、該プログラムを記録した記録媒体、故障解析方法、および故障解析装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007271290A JP2007271290A (ja) | 2007-10-18 |
JP4861734B2 true JP4861734B2 (ja) | 2012-01-25 |
Family
ID=38606255
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006093822A Expired - Fee Related JP4861734B2 (ja) | 2006-03-30 | 2006-03-30 | 故障解析プログラム、該プログラムを記録した記録媒体、故障解析方法、および故障解析装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8166380B2 (ja) |
JP (1) | JP4861734B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8386850B2 (en) * | 2010-09-29 | 2013-02-26 | Sepaton, Inc. | System health monitor |
US8572434B2 (en) | 2010-09-29 | 2013-10-29 | Sepaton, Inc. | System health monitor |
US20150199461A1 (en) * | 2014-01-16 | 2015-07-16 | Qualcomm Incorporated | Method and apparatus for timing verification |
US11520963B2 (en) | 2017-06-19 | 2022-12-06 | Onespin Solutions Gmbh | System and method for formal fault propagation analysis |
US11816410B2 (en) | 2017-06-19 | 2023-11-14 | Siemens Electronic Design Automation Gmbh | System and method for formal fault propagation analysis |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000088925A (ja) * | 1998-09-14 | 2000-03-31 | Toshiba Corp | 半導体デバイスの故障箇所特定方法及びその装置 |
US6453437B1 (en) * | 1999-07-01 | 2002-09-17 | Synopsys, Inc. | Method and system for performing transition fault simulation along long circuit paths for high-quality automatic test pattern generation |
JP4053695B2 (ja) * | 1999-08-16 | 2008-02-27 | 株式会社日立製作所 | 論理回路の遅延故障検出方法 |
JP2001155053A (ja) * | 1999-12-01 | 2001-06-08 | Mitsubishi Electric Corp | 半導体集積回路の信頼性検証方法及びセルライブラリデータベース |
JP3987302B2 (ja) * | 2001-04-26 | 2007-10-10 | 富士通株式会社 | 経路探索方法、タイミング解析方法、波形解析方法、電子回路シミュレーション装置、及びプログラム |
JP3833984B2 (ja) | 2002-10-28 | 2006-10-18 | 株式会社東芝 | テストベクタの生成装置、テストベクタの生成方法、半導体集積回路の故障解析装置、およびテストベクタを生成するためのプログラム |
JP2005208696A (ja) * | 2004-01-20 | 2005-08-04 | Hitachi Ulsi Systems Co Ltd | 遅延時間表示方法 |
US7246285B1 (en) * | 2004-04-01 | 2007-07-17 | Xilinx, Inc. | Method of automatic fault isolation in a programmable logic device |
-
2006
- 2006-03-30 JP JP2006093822A patent/JP4861734B2/ja not_active Expired - Fee Related
- 2006-09-14 US US11/521,173 patent/US8166380B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20070245197A1 (en) | 2007-10-18 |
US8166380B2 (en) | 2012-04-24 |
JP2007271290A (ja) | 2007-10-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7464015B2 (en) | Method and apparatus for supporting verification, and computer product | |
JP4861734B2 (ja) | 故障解析プログラム、該プログラムを記録した記録媒体、故障解析方法、および故障解析装置 | |
JP4636989B2 (ja) | 遅延解析装置、遅延解析方法、遅延解析プログラム、および記録媒体 | |
JP5287058B2 (ja) | 検証支援プログラム、検証支援装置および検証支援方法 | |
JP2004240753A (ja) | 設計検証システム、設計検証方法及び設計検証プログラム | |
US7888971B2 (en) | Verification support system and method | |
JP4261502B2 (ja) | 検証支援装置、検証支援方法、検証支援プログラム、および記録媒体 | |
JP5287092B2 (ja) | 検証支援プログラム、検証支援装置および検証支援方法 | |
JP6381409B2 (ja) | 故障診断システム、故障診断方法および故障診断プログラム | |
US8621295B2 (en) | Circuit module, semiconductor integrated circuit, and inspection apparatus and method thereof | |
JP5292164B2 (ja) | 故障診断方法および故障診断システム | |
US8024684B2 (en) | Apparatus, method, and computer product for estimating power consumption of LSI | |
WO2009084424A1 (ja) | 半導体テスト装置、半導体装置および試験方法 | |
JP4275636B2 (ja) | 検証支援装置、検証支援方法、検証支援プログラム、および記録媒体 | |
JP2008004024A (ja) | レイアウト設計プログラム、該プログラムを記録した記録媒体、レイアウト設計装置、およびレイアウト設計方法 | |
JP4682059B2 (ja) | フォールスパス記述情報生成プログラム、フォールスパス記述情報生成装置およびフォールスパス記述情報生成方法 | |
JP4217204B2 (ja) | タイミング例外パス検出装置、タイミング例外パス検出方法およびタイミング例外パス検出プログラム | |
US7895553B2 (en) | Verification support method and apparatus, and computer product | |
JP2006250651A (ja) | テストパターン生成支援装置、テストパターン生成支援方法、テストパターン生成支援プログラム、および記録媒体 | |
JP4747036B2 (ja) | Lsi解析プログラム、該プログラムを記録した記録媒体、lsi解析装置、およびlsi解析方法 | |
JP2010271853A (ja) | 検証支援プログラム、検証支援装置、および検証支援方法 | |
US8782579B2 (en) | Connection verification method, recording medium thereof, and connection verification apparatus | |
JP3908192B2 (ja) | 論理回路の故障診断装置、故障診断方法およびそのプログラム | |
JP6201382B2 (ja) | 論理検証装置及び論理検証方法 | |
JP2009192408A (ja) | 半導体集積回路、試験パターン生成方法、及び回路試験方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080818 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110809 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111011 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111101 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111107 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141111 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |