JP4217204B2 - タイミング例外パス検出装置、タイミング例外パス検出方法およびタイミング例外パス検出プログラム - Google Patents
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Description
(タイミング例外パス検出装置のハードウェア構成)
まず、この発明の実施の形態にかかるタイミング例外パス検出装置のハードウェア構成について説明する。図1は、この発明の実施の形態にかかるタイミング例外パス検出装置のハードウェア構成を示すブロック図である。
次に、この発明の実施の形態にかかるタイミング例外パス検出装置の機能的構成について説明する。図2は、この発明の実施の形態にかかるタイミング例外パス検出装置の機能的構成を示すブロック図である。
次に、この発明の実施の形態にかかるタイミング例外パス検出処理手順について説明する。図3は、この発明の実施の形態にかかるタイミング例外パス検出処理手順を示すフローチャートである。また、図4および図5は、この発明の実施の形態にかかるタイミング例外パス検出処理を説明するための回路図である。図3において、まず、入出力装置209から入力部201に回路情報CKTが入力される(ステップS301)。
前記入力手段によって入力された回路情報に含まれている複数の順序回路素子の中から、任意の順序回路素子(以下、「第1の順序回路素子」という)と、当該第1の順序回路素子から伝搬される信号を入力する第2の順序回路素子とを選択する選択手段と、
前記選択手段によって選択された第2の順序回路素子における、マルチサイクルに関する値取込条件データを算出する算出手段と、
前記選択手段によって選択された第1および第2の順序回路素子間のパス集合から、前記算出手段によって算出された値取込条件データと合致するパス集合を分割する分割手段と、
前記分割手段によって分割されたパス集合内のすべてのパスが、マルチサイクルパスか否かを検出する検出手段と、
を備えることを特徴とするタイミング例外パス検出装置。
前記入力手段によって入力された回路情報に含まれている複数の順序回路素子の中から、任意の順序回路素子(以下、「第1の順序回路素子」という)と、当該第1の順序回路素子から伝搬される信号を入力する第2の順序回路素子とを選択する選択手段と、
前記選択手段によって選択された第2の順序回路素子における、マルチサイクルに関する値取込条件データを算出する算出手段と、
前記選択手段によって選択された第1および第2の順序回路素子間のパス集合から、前記算出手段によって算出された値取込条件データと合致しないパス集合を分割する分割手段と、
前記分割手段によって分割されたパス集合内の各々のパスが、フォールスパスか否かを検出する検出手段と、
を備えることを特徴とするタイミング例外パス検出装置。
前記入力手段によって入力された回路情報に含まれている複数の順序回路素子の中から、任意の順序回路素子(以下、「第1の順序回路素子」という)と、当該第1の順序回路素子から伝搬される信号を入力する第2の順序回路素子とを選択する選択手段と、
前記選択手段によって選択された第2の順序回路素子における、マルチサイクルに関する値取込条件データを算出する算出手段と、
前記選択手段によって選択された第1および第2の順序回路素子間のパス集合から、前記算出手段によって算出された値取込条件データと合致しないパス集合を分割する分割手段と、
前記分割手段によって分割されたパス集合内の任意のパスの選択を行うパス選択ゲートに関する情報を抽出する抽出手段と、
前記抽出手段によって抽出されたパス選択ゲートに関する情報に基づいて、前記パス選択ゲートを制御する制御信号がとり得る値の組合せに関する情報を設定する設定手段と、
前記設定手段によって設定された値の組合せに関する情報に基づいて、前記値の組合せが起こり得るか否かを判定する判定手段と、
前記判定手段によって判定された判定結果に基づいて、前記パス集合内のパスを、フォールスパスと決定する決定手段と、
を備えることを特徴とするタイミング例外パス検出装置。
前記抽出手段によって抽出されたパス選択ゲートに関する情報に基づいて、前記パス選択ゲートを制御する制御信号がとり得る値の組合せに関する情報を設定する設定手段と、
前記設定手段によって設定された値の組合せに関する情報に基づいて、前記値の組合せが起こり得るか否かを判定する判定手段と、
前記判定手段によって判定された判定結果に基づいて、前記パス集合内のパスを、フォールスパスと決定する決定手段と、
をさらに備えることを特徴とする付記1に記載のタイミング例外パス検出装置。
前記入力工程によって入力された回路情報に含まれている複数の順序回路素子の中から、任意の順序回路素子(以下、「第1の順序回路素子」という)と、当該第1の順序回路素子から伝搬される信号を入力する第2の順序回路素子とを選択する選択工程と、
前記選択工程によって選択された第2の順序回路素子における、マルチサイクルに関する値取込条件データを算出する算出工程と、
前記選択工程によって選択された第1および第2の順序回路素子間のパス集合から、前記算出工程によって算出された値取込条件データと合致するパス集合を分割する分割工程と、
前記分割工程によって分割されたパス集合内のすべてのパスが、マルチサイクルパスか否かを検出する検出工程と、
を含んだことを特徴とするタイミング例外パス検出方法。
前記入力工程によって入力された回路情報に含まれている複数の順序回路素子の中から、任意の順序回路素子(以下、「第1の順序回路素子」という)と、当該第1の順序回路素子から伝搬される信号を入力する第2の順序回路素子とを選択する選択工程と、
前記選択工程によって選択された第2の順序回路素子における、マルチサイクルに関する値取込条件データを算出する算出工程と、
前記選択工程によって選択された第1および第2の順序回路素子間のパス集合から、前記算出工程によって算出された値取込条件データと合致しないパス集合を分割する分割工程と、
前記分割工程によって分割されたパス集合内の各々のパスが、フォールスパスか否かを検出する検出工程と、
を含んだことを特徴とするタイミング例外パス検出方法。
前記入力工程によって入力された回路情報に含まれている複数の順序回路素子の中から、任意の順序回路素子(以下、「第1の順序回路素子」という)と、当該第1の順序回路素子から伝搬される信号を入力する第2の順序回路素子とを選択する選択工程と、
前記選択工程によって選択された第2の順序回路素子における、マルチサイクルに関する値取込条件データを算出する算出工程と、
前記選択工程によって選択された第1および第2の順序回路素子間のパス集合から、前記算出工程によって算出された値取込条件データと合致しないパス集合を分割する分割工程と、
前記分割工程によって分割されたパス集合内の任意のパスの選択を行うパス選択ゲートに関する情報を抽出する抽出工程と、
前記抽出工程によって抽出されたパス選択ゲートに関する情報に基づいて、前記パス選択ゲートを制御する制御信号がとり得る値の組合せに関する情報を設定する設定工程と、
前記設定工程によって設定された値の組合せに関する情報に基づいて、前記値の組合せが起こり得るか否かを判定する判定工程と、
前記判定工程によって判定された判定結果に基づいて、前記パス集合内のパスを、フォールスパスと決定する決定工程と、
を含んだことを特徴とするタイミング例外パス検出方法。
前記入力工程によって入力された回路情報に含まれている複数の順序回路素子の中から、任意の順序回路素子(以下、「第1の順序回路素子」という)と、当該第1の順序回路素子から伝搬される信号を入力する第2の順序回路素子とを選択させる選択工程と、
前記選択工程によって選択された第2の順序回路素子における、マルチサイクルに関する値取込条件データを算出させる算出工程と、
前記選択工程によって選択された第1および第2の順序回路素子間のパス集合から、前記算出工程によって算出された値取込条件データと合致するパス集合を分割させる分割工程と、
前記分割工程によって分割されたパス集合内のすべてのパスが、マルチサイクルパスか否かを検出させる検出工程と、
をコンピュータに実行させることを特徴とするタイミング例外パス検出プログラム。
前記入力工程によって入力された回路情報に含まれている複数の順序回路素子の中から、任意の順序回路素子(以下、「第1の順序回路素子」という)と、当該第1の順序回路素子から伝搬される信号を入力する第2の順序回路素子とを選択させる選択工程と、
前記選択工程によって選択された第2の順序回路素子における、マルチサイクルに関する値取込条件データを算出させる算出工程と、
前記選択工程によって選択された第1および第2の順序回路素子間のパス集合から、前記算出工程によって算出された値取込条件データと合致しないパス集合を分割させる分割工程と、
前記分割工程によって分割されたパス集合内の各々のパスが、フォールスパスか否かを検出させる検出工程と、
をコンピュータに実行させることを特徴とするタイミング例外パス検出プログラム。
前記入力工程によって入力された回路情報に含まれている複数の順序回路素子の中から、任意の順序回路素子(以下、「第1の順序回路素子」という)と、当該第1の順序回路素子から伝搬される信号を入力する第2の順序回路素子とを選択させる選択工程と、
前記選択工程によって選択された第2の順序回路素子における、マルチサイクルに関する値取込条件データを算出させる算出工程と、
前記選択工程によって選択された第1および第2の順序回路素子間のパス集合から、前記算出工程によって算出された値取込条件データと合致しないパス集合を分割させる分割工程と、
前記分割工程によって分割されたパス集合内の任意のパスの選択を行うパス選択ゲートに関する情報を抽出させる抽出工程と、
前記抽出工程によって抽出されたパス選択ゲートに関する情報に基づいて、前記パス選択ゲートを制御する制御信号がとり得る値の組合せに関する情報を設定させる設定工程と、
前記設定工程によって設定された値の組合せに関する情報に基づいて、前記値の組合せが起こり得るか否かを判定させる判定工程と、
前記判定工程によって判定された判定結果に基づいて、前記パス集合内のパスを、フォールスパスと決定させる決定工程と、
をコンピュータに実行させることを特徴とするタイミング例外パス検出プログラム。
201 入力部
202 選択部
203 算出部
204 分割部
205 マルチサイクルパス検出部
206 フォールスパス検出部
207 出力部
601 抽出部
602 設定部
603 判定部
604 決定部
Claims (5)
- タイミング例外パスの検出対象回路に関する回路情報の入力を受け付ける入力手段と、
前記入力手段によって入力された回路情報に含まれている複数の順序回路素子の中から、任意の順序回路素子(以下、「第1の順序回路素子」という)と、当該第1の順序回路素子から伝搬される信号を入力する第2の順序回路素子とを選択する選択手段と、
前記選択手段によって選択された第2の順序回路へのイネーブル信号の入力値をマルチサイクルで値を取り込むように設定し、当該入力値の含意操作により値割り当てを求め、当該値割り当ての中からマルチサイクルで値を取り込む時刻のときに前記第1および第2の順序回路素子間のパスを選択する信号となる値割り当てを、前記第2の順序回路素子のマルチサイクルに関する値取込条件データに設定する算出手段と、
前記選択手段によって選択された第1および第2の順序回路素子間のパス集合から、前記算出手段によって算出された値取込条件データと合致するパス集合を分割する分割手段と、
前記分割手段によって分割されたパス集合内のすべてのパスが、マルチサイクルパスか否かを検出する検出手段と、
を備えることを特徴とするタイミング例外パス検出装置。 - 入力手段、選択手段、算出手段、分割手段および検出手段を備えるタイミング例外パス検出装置が、
前記入力手段により、タイミング例外パスの検出対象回路に関する回路情報を入力する入力工程と、
前記選択手段により、前記入力工程によって入力された回路情報に含まれている複数の順序回路素子の中から、任意の順序回路素子(以下、「第1の順序回路素子」という)と、当該第1の順序回路素子から伝搬される信号を入力する第2の順序回路素子とを選択する選択工程と、
前記算出手段により、前記選択工程によって選択された第2の順序回路素子へのイネーブル信号の入力値をマルチサイクルで値を取り込むように設定し、当該入力値の含意操作により値割り当てを求め、当該値割り当ての中からマルチサイクルで値を取り込む時刻のときに前記第1および第2の順序回路素子間のパスを選択する信号となる値割り当てを、前記第2の順序回路素子のマルチサイクルに関する値取込条件データをに設定する算出工程と、
前記分割手段により、前記選択工程によって選択された第1および第2の順序回路素子間のパス集合から、前記算出工程によって算出された値取込条件データと合致するパス集合を分割する分割工程と、
前記検出手段により、前記分割工程によって分割されたパス集合内のすべてのパスが、マルチサイクルパスか否かを検出する検出工程と、
を実行することを特徴とするタイミング例外パス検出方法。 - タイミング例外パスの検出対象回路に関する回路情報を入力させる入力工程と、
前記入力工程によって入力された回路情報に含まれている複数の順序回路素子の中から、任意の順序回路素子(以下、「第1の順序回路素子」という)と、当該第1の順序回路素子から伝搬される信号を入力する第2の順序回路素子とを選択させる選択工程と、
前記選択工程によって選択された第2の順序回路素子へのイネーブル信号の入力値をマルチサイクルで値を取り込むように設定し、当該入力値の含意操作により値割り当てを求め、当該値割り当ての中からマルチサイクルで値を取り込む時刻のときに前記第1および第2の順序回路素子間のパスを選択する信号となる値割り当てを、前記第2の順序回路素子のマルチサイクルに関する値取込条件データに設定させる算出工程と、
前記選択工程によって選択された第1および第2の順序回路素子間のパス集合から、前記算出工程によって算出された値取込条件データと合致するパス集合を分割させる分割工程と、
前記分割工程によって分割されたパス集合内のすべてのパスが、マルチサイクルパスか否かを検出させる検出工程と、
をコンピュータに実行させることを特徴とするタイミング例外パス検出プログラム。 - タイミング例外パスの検出対象回路に関する回路情報を入力させる入力工程と、
前記入力工程によって入力された回路情報に含まれている複数の順序回路素子の中から、任意の順序回路素子(以下、「第1の順序回路素子」という)と、当該第1の順序回路素子から伝搬される信号を入力する第2の順序回路素子とを選択させる選択工程と、
前記選択工程によって選択された第2の順序回路素子へのイネーブル信号の入力値をマルチサイクルで値を取り込むように設定し、当該入力値の含意操作により値割り当てを求め、当該値割り当ての中からマルチサイクルで値を取り込む時刻のときに前記第1および第2の順序回路素子間のパスを選択する信号となる値割り当てを、前記第2の順序回路素子のマルチサイクルに関する値取込条件データに設定させる算出工程と、
前記選択工程によって選択された第1および第2の順序回路素子間のパス集合から、前記算出工程によって算出された値取込条件データと合致しないパス集合を分割させる分割工程と、
前記分割工程によって分割されたパス集合内の各々のパスが、フォールスパスか否かを検出させる検出工程と、
をコンピュータに実行させることを特徴とするタイミング例外パス検出プログラム。 - タイミング例外パスの検出対象回路に関する回路情報を入力させる入力工程と、
前記入力工程によって入力された回路情報に含まれている複数の順序回路素子の中から、任意の順序回路素子(以下、「第1の順序回路素子」という)と、当該第1の順序回路素子から伝搬される信号を入力する第2の順序回路素子とを選択させる選択工程と、
前記選択工程によって選択された第2の順序回路素子へのイネーブル信号の入力値をマルチサイクルで値を取り込むように設定し、当該入力値の含意操作により値割り当てを求め、当該値割り当ての中からマルチサイクルで値を取り込む時刻のときに前記第1および第2の順序回路素子間のパスを選択する信号となる値割り当てを、前記第2の順序回路素子のマルチサイクルに関する値取込条件データに設定させる算出工程と、
前記選択工程によって選択された第1および第2の順序回路素子間のパス集合から、前記算出工程によって算出された値取込条件データと合致しないパス集合を分割させる分割工程と、
前記分割工程によって分割されたパス集合内の任意のパスの選択を行うパス選択ゲートに関する情報を抽出させる抽出工程と、
前記抽出工程によって抽出されたパス選択ゲートに関する情報に基づいて、前記パス選択ゲートを制御する制御信号がとり得る値の組合せに関する情報を設定させる設定工程と、
前記設定工程によって設定された値の組合せに関する情報に基づいて、前記値の組合せが起こり得るか否かを判定させる判定工程と、
前記判定工程によって判定された判定結果に基づいて、前記パス集合内のパスを、フォールスパスと決定させる決定工程と、
をコンピュータに実行させることを特徴とするタイミング例外パス検出プログラム。
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