JP4857948B2 - Manufacturing method of semiconductor device - Google Patents

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Description

本発明は、キャリアの再結合を促進する低ライフタイム領域としての格子欠陥領域を備えた半導体素子からなる半導体装置の製造方法に関する。   The present invention relates to a method of manufacturing a semiconductor device including a semiconductor element having a lattice defect region as a low lifetime region that promotes carrier recombination.

従来より、整流ダイオードの逆回復（リカバリ）時の損失を素子破壊やノイズの発生を招かずに低減させた半導体素子が、例えば特許文献１で提案されている。ここで、整流ダイオードの逆回復とは、ダイオードに順方向電流が流れている状態で急に逆方向の電圧をかけると一瞬逆方向に電流が流れるが、一定時間後にこの逆方向に流れる電流が止まる動作を指す。   Conventionally, for example, Patent Document 1 proposes a semiconductor element in which loss during reverse recovery of a rectifier diode is reduced without causing element destruction or noise generation. Here, reverse recovery of a rectifier diode means that if a reverse voltage is suddenly applied while a forward current is flowing through the diode, the current flows in the reverse direction for a moment, but the current flowing in the reverse direction after a certain period of time Refers to the motion that stops.

具体的に、特許文献１では、ｎ型カソード層の表面にｐ型アノード層が選択的に拡散形成されると共に、ｎ型カソード層の裏面にｎ型カソード層が拡散形成され、ｎ型カソード層、ｐ型アノード層およびｎ型カソード層によりダイオード構造が構成された整流ダイオードが提案されている。   Specifically, in Patent Document 1, a p-type anode layer is selectively diffused and formed on the surface of the n-type cathode layer, and an n-type cathode layer is diffused and formed on the back surface of the n-type cathode layer. A rectifier diode having a diode structure constituted by a p-type anode layer and an n-type cathode layer has been proposed.

そして、上記逆回復時の損失を低減するため、プロトン照射などの粒子線照射によりｎ型カソード層内に第１の低ライフタイム領域を形成すると共に、プロトン照射などの粒子線照射によりｐ型アノード層側のｎ型カソード層内に第２の低ライフタイム領域を形成することにより、上記構造の整流ダイオードを形成する。   In order to reduce the loss at the time of reverse recovery, a first low lifetime region is formed in the n-type cathode layer by particle beam irradiation such as proton irradiation, and a p-type anode is formed by particle beam irradiation such as proton irradiation. A rectifier diode having the above structure is formed by forming a second low lifetime region in the n-type cathode layer on the layer side.

これにより、ｎ型カソード層内に形成された第１の低ライフタイム領域により、ダイオードの逆回復時にｎ型カソード層内の第２のｎ型カソード層側におけるキャリアの再結合を促進することができる。また、ｐ型アノード層側のｎ型カソード層内に形成された第２の低ライフタイム領域により、最適なキャリア分布を実現することができ、逆方向最大電流を低減することができる。   Thus, the first low lifetime region formed in the n-type cathode layer can promote carrier recombination on the second n-type cathode layer side in the n-type cathode layer during reverse recovery of the diode. it can. In addition, an optimal carrier distribution can be realized by the second low lifetime region formed in the n-type cathode layer on the p-type anode layer side, and the reverse maximum current can be reduced.

このように、ｎ型カソード層内に低ライフタイム領域を形成することにより、キャリアの再結合を促進することができることや、ｎ型カソード層内に最適なキャリア分布を形成できることにより、整流ダイオードの逆回復時の損失低減と、破壊耐量の向上を図っている。
特開平１０−７４９５９号公報 Thus, by forming a low lifetime region in the n-type cathode layer, it is possible to promote carrier recombination, and to form an optimal carrier distribution in the n-type cathode layer, thereby The loss reduction at the time of reverse recovery and the improvement of destruction tolerance are aimed at.
Japanese Patent Laid-Open No. 10-74959

しかしながら、上記従来の技術では、ｎ型カソード層内に低ライフタイム領域を形成する際、外周領域やＩＧＢＴ、ダイオード一体型の素子等の形成に応じて、ウェハの面方向に対して低ライフタイム領域をパターン形成しなければならない。このように低ライフタイム領域にパターンを持たせる場合、すなわち局所的に低ライフタイム領域を形成する場合、上記従来の方法では、大掛かりな設備と専用工程を追加しなければならない。   However, in the conventional technique, when the low lifetime region is formed in the n-type cathode layer, the lifetime is low with respect to the surface direction of the wafer depending on the formation of the outer peripheral region, IGBT, diode-integrated element, and the like. The area must be patterned. As described above, when a pattern is provided in the low lifetime region, that is, when the low lifetime region is locally formed, the conventional method has to add a large facility and a dedicated process.

そこで、特開平９−２４６５７０号公報に示されるように、鉛やタングステンなどのマスクを用いて、ダイオードの外周部にのみＨｅ線等の軽イオンを照射することにより、破壊耐量を向上させる方法を採用することが考えられる。しかし、この方法においても、Ｈｅ線照射という高価な設備を必要とし、さらに工程数が増えることによるコストアップが問題となる。また、鉛やタングステンのマスクはμｍ単位の精度に対応していないため、その加工精度を考慮してチップサイズを大きくしなければならないという問題も生じる。   Therefore, as disclosed in Japanese Patent Application Laid-Open No. 9-246570, a method for improving the breakdown tolerance by irradiating light ions such as He line only on the outer periphery of the diode using a mask such as lead or tungsten. It is possible to adopt. However, this method also requires expensive equipment such as He-ray irradiation, and further increases the cost due to an increase in the number of processes. Further, since the lead or tungsten mask does not correspond to the accuracy of μm, there arises a problem that the chip size must be increased in consideration of the processing accuracy.

本発明は、上記点に鑑み、大がかりな設備を必要とせず、精度良く、低ライフタイム領域を形成することができる半導体装置の製造方法を提供することを目的とする。   In view of the above points, an object of the present invention is to provide a method for manufacturing a semiconductor device that does not require large-scale equipment and can form a low lifetime region with high accuracy.

上記目的を達成するため、本発明は、シリコン基板（３）の表面側からイオン注入を行うことで、当該シリコン基板の表層部に低ライフタイム領域としての格子欠陥領域（４）を形成すると共に、この格子欠陥領域にレーザビームを照射してイオン注入された不純物イオンを活性化することにより、当該格子欠陥領域の表層部を活性化させた活性化領域（５）をパターン形成することを特徴とする。 In order to achieve the above object, the present invention forms a lattice defect region (4) as a low lifetime region in the surface layer portion of the silicon substrate by performing ion implantation from the surface side of the silicon substrate (3). The active region (5) in which the surface layer portion of the lattice defect region is activated is patterned by irradiating the lattice defect region with a laser beam and activating the ion-implanted impurity ions. And

このようにすれば、レーザビームを局所的に格子欠陥領域に照射することで格子欠陥領域の所望の場所を活性化することができるので、低ライフタイム領域としての格子欠陥領域と活性化領域とを同時に形成することができる。このように、先に格子欠陥領域を形成しておき、その領域のうち活性化させたい領域のみをレーザ光を用いて活性化領域とすることで、マスクを用いた専用工程や大掛かりな設備を必要とせず、精度良く局所的に格子欠陥領域および活性化領域を形成することができる。   In this way, it is possible to activate a desired location in the lattice defect region by locally irradiating the lattice defect region with the laser beam, and therefore, the lattice defect region and the activation region as the low lifetime region Can be formed simultaneously. In this way, a lattice defect region is formed in advance, and only the region to be activated is made an activated region using a laser beam, so that a dedicated process using a mask and large-scale equipment can be performed. The lattice defect region and the activation region can be locally formed with high accuracy without being required.

また、活性化領域をパターン形成する工程では、格子欠陥領域のうち活性化領域とすべき領域にはレーザビームを選択的に照射し、レーザビームを照射しない領域には格子欠陥領域を残すことができる。
Further, in the step of forming the active region pattern, the regions to become the active region of the lattice defect region selectively irradiated with a laser beam, leaving a lattice defect region is in a region not irradiated with the laser beam Can do.

このように、レーザビームを用いて、局所的に格子欠陥領域を活性化させることができるので、シリコン基板の表層部に格子欠陥領域を残すようにレーザビームで格子欠陥領域をパターニングすることができる。   Thus, since the lattice defect region can be locally activated using the laser beam, the lattice defect region can be patterned with the laser beam so as to leave the lattice defect region in the surface layer portion of the silicon substrate. .

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。以下では、ダイオードと当該ダイオードの外周部とを備えた半導体素子からなる半導体装置について説明する。図１は、本発明の第１実施形態に係る半導体装置としての半導体チップの概略断面図を示したものである。図１に示される半導体チップ１００は、半導体素子が複数形成された半導体ウェハが例えばスクライブラインに沿ってダイシングされることで、個々の半導体チップ１００に分割されたものに相当する。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. Below, the semiconductor device which consists of a semiconductor element provided with the diode and the outer peripheral part of the said diode is demonstrated. FIG. 1 is a schematic cross-sectional view of a semiconductor chip as a semiconductor device according to the first embodiment of the present invention. A semiconductor chip 100 shown in FIG. 1 corresponds to a semiconductor wafer in which a plurality of semiconductor elements are formed and divided into individual semiconductor chips 100 by dicing along a scribe line, for example.

半導体チップ１００は、ダイオード部１と、当該ダイオード部１の外周に形成された外周耐圧部２とが備えられた構成となっている。ダイオード部１には、シリコン基板としてのＮ−型基板３の表面側の表層部に格子欠陥領域４が形成されていると共に、この格子欠陥領域４の表層部にＰ型領域５（本発明の活性化領域）が形成されている。この格子欠陥領域４は、Ｎ−型基板３のうちＰ型領域５側におけるキャリア再結合を促進する低ライフタイム領域である。また、Ｎ−型基板３（カソード）およびＰ型領域５（アノード）によってＰＮ接合が構成される。そして、このＰ型領域５の表面に表面電極６（本発明の第１電極に相当）が形成されている。   The semiconductor chip 100 is configured to include a diode portion 1 and an outer peripheral withstand voltage portion 2 formed on the outer periphery of the diode portion 1. In the diode portion 1, a lattice defect region 4 is formed in a surface layer portion on the surface side of an N − type substrate 3 as a silicon substrate, and a P-type region 5 (in the present invention) is formed in the surface layer portion of the lattice defect region 4. An activation region) is formed. The lattice defect region 4 is a low lifetime region that promotes carrier recombination on the P-type region 5 side of the N − -type substrate 3. Further, the N− type substrate 3 (cathode) and the P type region 5 (anode) constitute a PN junction. A surface electrode 6 (corresponding to the first electrode of the present invention) is formed on the surface of the P-type region 5.

外周耐圧部２には、ダイオード部１と同様にＮ−型基板３の表面側の表層部に格子欠陥領域４が形成されており、当該格子欠陥領域４の表層部のうちダイオード部１側にＰ型領域７が形成されている。そして、Ｐ型領域７、格子欠陥領域４、Ｎ−型基板３の表面を覆うように絶縁膜８が形成されている。   A lattice defect region 4 is formed in the surface layer portion on the surface side of the N− type substrate 3 in the outer peripheral pressure resistant portion 2, as in the diode portion 1, and on the diode portion 1 side of the surface layer portion of the lattice defect region 4. A P-type region 7 is formed. An insulating film 8 is formed so as to cover the P-type region 7, the lattice defect region 4, and the surface of the N − -type substrate 3.

また、ダイオード部１および外周耐圧部２にわたってＮ−型基板３の裏面側の表層部にＮ＋型領域９が形成されており、当該Ｎ＋型領域９の表層部に格子欠陥領域１０が形成されている。さらに、この格子欠陥領域１０の表層部にＮ＋型領域１１が形成されている。そして、Ｎ＋型領域１１の表面に裏面電極１２（本発明の第２電極に相当）が形成されている。   Further, an N + type region 9 is formed in the surface layer portion on the back surface side of the N− type substrate 3 over the diode portion 1 and the outer peripheral voltage withstanding portion 2, and a lattice defect region 10 is formed in the surface layer portion of the N + type region 9. Yes. Further, an N + type region 11 is formed in the surface layer portion of the lattice defect region 10. A back electrode 12 (corresponding to the second electrode of the present invention) is formed on the surface of the N + type region 11.

上記格子欠陥領域１０は、格子欠陥領域４と同様の機能を有する部分であり、Ｎ＋型領域９のうちＮ＋型領域１１側におけるキャリア再結合を促進する低ライフタイム領域である。   The lattice defect region 10 is a portion having the same function as the lattice defect region 4 and is a low lifetime region that promotes carrier recombination on the N + type region 11 side in the N + type region 9.

そして、上記構成において、表面電極６と裏面電極１２との間に電流が流れることでダイオード部１が半導体素子として機能するようになっている。以上が、本実施形態に係る半導体チップ１００の構成である。   And in the said structure, the diode part 1 functions as a semiconductor element because an electric current flows between the surface electrode 6 and the back surface electrode 12. FIG. The above is the configuration of the semiconductor chip 100 according to the present embodiment.

次に、図１に示される半導体チップ１００の製造方法について図２を参照して説明する。図２は、図１に示される半導体チップ１００の製造工程を示した図である。   Next, a method for manufacturing the semiconductor chip 100 shown in FIG. 1 will be described with reference to FIG. FIG. 2 is a diagram showing a manufacturing process of the semiconductor chip 100 shown in FIG.

図２（ａ）に示す工程では、格子欠陥領域４を形成する。具体的には、Ｎ−型基板３を用意し、図示しないレジストを形成した後、Ｎ−型基板３の表面側のうちダイオード部１のＰ型領域５と外周耐圧部２のＰ型領域７となる領域、および低ライフタイム領域となる格子欠陥領域４となる領域全体にボロンをイオン注入する。本実施形態では、注入条件を例えば１３０ｋｅＶ、ドーズ量１×１０１４ｃｍ−２とする場合、６０ｋｅＶ、ドーズ量５×１０１４ｃｍ−２とする場合で２回行う。そして、図示しないレジストを除去する。 In the step shown in FIG. 2A, the lattice defect region 4 is formed. Specifically, after preparing the N− type substrate 3 and forming a resist (not shown), the P type region 5 of the diode portion 1 and the P type region 7 of the outer peripheral breakdown voltage portion 2 on the surface side of the N− type substrate 3. Then, boron is ion-implanted into the entire region that becomes the lattice defect region 4 that becomes the low lifetime region. In this embodiment, for example, when the implantation condition is 130 keV and the dose amount is 1 × 10 14 cm −2 , the implantation is performed twice when the implantation condition is 60 keV and the dose amount is 5 × 10 14 cm −2 . Then, the resist (not shown) is removed.

図２（ｂ）に示す工程では、Ｐ型領域５、７を形成する。本実施形態では、ダブルパルス式のレーザアニールの方法により、Ｐ型領域５、７を形成する。すなわち、Ｎ−型基板３の表面側に形成した格子欠陥領域４のうち、Ｐ型領域５、７となる領域を選択的にレーザアニールすることで、レーザ光（本発明のレーザビームに相当）を照射した格子欠陥領域４を活性化させる。   In the step shown in FIG. 2B, the P-type regions 5 and 7 are formed. In this embodiment, the P-type regions 5 and 7 are formed by a double pulse laser annealing method. That is, laser light (corresponding to the laser beam of the present invention) is selectively laser-annealed in the lattice defect regions 4 formed on the surface side of the N − -type substrate 3 in the regions that become the P-type regions 5 and 7. The lattice defect region 4 irradiated with is activated.

レーザ光を照射する際、図２（ａ）に示す工程においてイオン注入時にＮ−型基板３に発生した結晶の損傷を回復させるようにレーザのエネルギー、オーバーラップ率、波長、ディレイタイムの条件を調整してレーザ光を照射する。例えば、レーザエネルギー２．０Ｊ／ｃｍ２、２ｎｄディレイ５００ｎｓｅｃ、オーバーラップ率７５％、波長５３６ｎｍとして照射する。これにより、Ｐ型領域５、７を形成する。 When irradiating the laser beam, the laser energy, overlap rate, wavelength, and delay time conditions are set so as to recover the crystal damage generated in the N-type substrate 3 during the ion implantation in the step shown in FIG. Adjust and irradiate with laser light. For example, irradiation is performed with a laser energy of 2.0 J / cm 2 , a 2nd delay of 500 nsec, an overlap rate of 75%, and a wavelength of 536 nm. Thereby, the P-type regions 5 and 7 are formed.

このようしてレーザアニールする際、外周耐圧部２においては、イオン注入により形成した格子欠陥領域４の表層部がＰ型領域７となるようにレーザ光を照射する。すなわち、Ｐ型領域７となる領域よりも深い位置の格子欠陥領域４を活性化させず、かつイオン注入時に発生する損傷の回復をしない低ライフタイム領域を同時に形成させるようなレーザ条件でレーザ光を照射する。ダイオード部１においても、同様であるが、本実施形態ではダイオード部１のＰ型領域５が外周耐圧部２のＰ型領域７よりも深くなるようにレーザ光を照射してレーザアニールする。   When laser annealing is performed in this manner, the outer peripheral withstand voltage portion 2 is irradiated with laser light so that the surface layer portion of the lattice defect region 4 formed by ion implantation becomes the P-type region 7. That is, the laser beam is used under a laser condition that does not activate the lattice defect region 4 at a position deeper than the region to be the P-type region 7 and simultaneously forms a low lifetime region that does not recover damage that occurs during ion implantation. Irradiate. The same applies to the diode portion 1, but in this embodiment, laser annealing is performed by irradiating laser light so that the P-type region 5 of the diode portion 1 is deeper than the P-type region 7 of the outer peripheral breakdown voltage portion 2.

このようなレーザ条件は、例えばレーザエネルギーを抑える方法、ダブルパルスのディレイタイムを増減する方法、オーバーラップ率を小さくする方法、レーザ波長を短くする方法により実現することができる。   Such laser conditions can be realized by, for example, a method of suppressing laser energy, a method of increasing / decreasing the delay time of a double pulse, a method of reducing an overlap rate, or a method of shortening a laser wavelength.

また、外周耐圧部２において、Ｎ−型基板３の表層部に低ライフタイム領域となる格子欠陥領域４を残す場合、Ｐ型領域７となる領域のみにレーザ光を照射し、Ｎ−型基板３の表層部に格子欠陥領域４を残す領域にレーザ光を照射しないようにする。   Further, when the lattice defect region 4 that is a low lifetime region is left in the surface layer portion of the N− type substrate 3 in the outer peripheral pressure resistant portion 2, only the region that becomes the P type region 7 is irradiated with laser light, and the N− type substrate The laser beam is not irradiated to the region where the lattice defect region 4 is left on the surface layer portion 3.

この後、図示しないが、ダイオード部１の表面に例えばスパッタリング等によって表面電極６を形成すると共に、外周耐圧部２の表面に絶縁膜８を形成する。そして、Ｎ−型基板３の裏面をウェットエッチング等により鏡面研削した後、Ｎ−型基板３の裏面にイオン注入および熱処理を行うことで、Ｎ＋型領域９を形成する。   Thereafter, although not shown, the surface electrode 6 is formed on the surface of the diode portion 1 by, for example, sputtering, and the insulating film 8 is formed on the surface of the outer peripheral pressure resistant portion 2. Then, after the back surface of the N− type substrate 3 is mirror-polished by wet etching or the like, the N + type region 9 is formed by performing ion implantation and heat treatment on the back surface of the N− type substrate 3.

続いて、Ｎ−型基板３の裏面全体にイオン注入を行い、レーザ光を照射することでＮ＋型領域９の表層部をレーザアニールする。これにより、Ｎ＋型領域９の表層部において、レーザアニールされた部分をＮ＋型領域１１として形成することができると共に、Ｎ＋型領域１１として活性化されなかった領域を格子欠陥領域１０として形成することができる。最後に、Ｎ＋型領域１１の表面全体に例えばスパッタリング等によって裏面電極１２を形成する。こうして、図１に示される半導体チップ１００が完成する。   Subsequently, ion implantation is performed on the entire back surface of the N− type substrate 3, and laser annealing is performed on the surface layer portion of the N + type region 9 by laser irradiation. Thereby, in the surface layer portion of the N + type region 9, the laser annealed portion can be formed as the N + type region 11, and the region not activated as the N + type region 11 can be formed as the lattice defect region 10. Can do. Finally, the back electrode 12 is formed on the entire surface of the N + type region 11 by, for example, sputtering. Thus, the semiconductor chip 100 shown in FIG. 1 is completed.

以上説明したように、本実施形態では、図２（ａ）に示されるように、ボロン等の不純物をイオン注入して格子欠陥領域４を形成し、レーザアニールだけでＮ型、あるいはＰ型の不純物領域（Ｐ型領域５）と低ライフタイム領域（格子欠陥領域４）を一度に形成することを特徴としている。   As described above, in this embodiment, as shown in FIG. 2A, an impurity such as boron is ion-implanted to form the lattice defect region 4, and the N-type or P-type is formed only by laser annealing. An impurity region (P-type region 5) and a low lifetime region (lattice defect region 4) are formed at a time.

このようにすれば、レーザ光を局所的に格子欠陥領域４に照射することで格子欠陥領域４の所望の場所を活性化することができる。これにより、低ライフタイム領域としての格子欠陥領域４と活性化領域としてのＰ型領域５とを同時に形成することができる。このように、先に格子欠陥領域４を形成しておき、その領域のうち活性化させたい領域のみをレーザ光を用いて活性化することで、マスクを用いた専用工程や大掛かりな設備を必要とせず、精度良く局所的に格子欠陥領域４およびＰ型領域５を形成することができる。   In this way, a desired location of the lattice defect region 4 can be activated by locally irradiating the lattice defect region 4 with laser light. Thereby, the lattice defect region 4 as the low lifetime region and the P-type region 5 as the activation region can be formed simultaneously. As described above, the lattice defect region 4 is formed in advance, and only the region to be activated is activated by using the laser beam, thereby requiring a dedicated process using a mask and large-scale equipment. Instead, the lattice defect region 4 and the P-type region 5 can be formed locally with high accuracy.

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図３は、本実施形態に係る半導体チップ１００の概略断面図である。この図に示されるように、半導体チップ１００の裏面のうち、ダイオード部１のＮ＋型領域１１が、外周耐圧部２のＮ＋型領域１１よりも深く形成されている。すなわち、ダイオード部１では、格子欠陥領域１０がすべて活性化されてＮ＋型領域１１となっている。このように、Ｎ−型基板３の裏面において、ダイオード部１のＮ＋型領域１１の深さを調整するようにしても構わない。 (Second Embodiment)
In the present embodiment, only different parts from the first embodiment will be described. FIG. 3 is a schematic cross-sectional view of the semiconductor chip 100 according to the present embodiment. As shown in this figure, in the back surface of the semiconductor chip 100, the N + type region 11 of the diode portion 1 is formed deeper than the N + type region 11 of the outer peripheral voltage withstanding portion 2. That is, in the diode portion 1, all the lattice defect regions 10 are activated to become N + type regions 11. As described above, the depth of the N + type region 11 of the diode portion 1 may be adjusted on the back surface of the N− type substrate 3.

（第３実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図４は、本実施形態に係る半導体チップ１００の概略断面図である。この図に示されるように、半導体チップ１００の表面のうち、外周耐圧部２のＰ型領域７が、Ｎ−型基板３の面方向に複数形成されている。また、ダイオード部１では、格子欠陥領域４がすべて活性化されてＮ＋型領域９となっている。 (Third embodiment)
In the present embodiment, only different portions from the above embodiments will be described. FIG. 4 is a schematic cross-sectional view of the semiconductor chip 100 according to the present embodiment. As shown in this figure, among the surface of the semiconductor chip 100, a plurality of P-type regions 7 of the outer peripheral pressure-resistant portion 2 are formed in the surface direction of the N− type substrate 3. In the diode portion 1, all the lattice defect regions 4 are activated to become N + type regions 9.

このように、Ｎ−型基板３の表面において、ダイオード部１のＮ＋型領域９の深さを調整し、ダイオード部１に形成された格子欠陥領域４すべてを活性化させるようにしても構わない。   As described above, on the surface of the N− type substrate 3, the depth of the N + type region 9 of the diode portion 1 may be adjusted to activate all the lattice defect regions 4 formed in the diode portion 1. .

（第４実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図５は、本実施形態に係る半導体チップ１００の概略断面図である。この図に示されるように、図４に示される半導体チップ１００の構造に加え、ダイオード部１のうちＮ−型基板３の裏面に形成されたＮ＋型領域１１が、外周耐圧部２のＮ＋型領域１１より深くなっている。これに伴い、ダイオード部１における格子欠陥領域１０がすべて活性化されてＮ＋型領域１１となっている。 (Fourth embodiment)
In the present embodiment, only different portions from the above embodiments will be described. FIG. 5 is a schematic cross-sectional view of the semiconductor chip 100 according to the present embodiment. As shown in this figure, in addition to the structure of the semiconductor chip 100 shown in FIG. 4, an N + type region 11 formed on the back surface of the N− type substrate 3 in the diode portion 1 is an N + type in the outer peripheral breakdown voltage portion 2. It is deeper than region 11. As a result, all of the lattice defect regions 10 in the diode portion 1 are activated to become N + regions 11.

このように、Ｎ−型基板３の裏面において、ダイオード部１のＮ＋型領域１１の深さを調整し、ダイオード部１に形成された格子欠陥領域１０すべてを活性化させるようにしても構わない。   Thus, on the back surface of the N− type substrate 3, the depth of the N + type region 11 of the diode part 1 may be adjusted to activate all the lattice defect regions 10 formed in the diode part 1. .

（第５実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、半導体素子としてＩＧＢＴを採用することが特徴となっている。図６は、本実施形態に係る半導体チップの概略断面図である。この図に示されるように、トレンチゲート構造１３を有するＩＧＢＴ部１４の外周に、外周耐圧部２が形成されている。そして、この外周耐圧部２に、上記各実施形態と同様に、低ライフタイム領域としての格子欠陥領域４、１０が形成されている。このように、半導体素子としてダイオードに限らずＩＧＢＴを採用したものとしても構わない。 (Fifth embodiment)
In the present embodiment, only different portions from the above embodiments will be described. This embodiment is characterized by adopting an IGBT as a semiconductor element. FIG. 6 is a schematic cross-sectional view of the semiconductor chip according to the present embodiment. As shown in this figure, the outer peripheral breakdown voltage portion 2 is formed on the outer periphery of the IGBT portion 14 having the trench gate structure 13. In the outer peripheral pressure resistant portion 2, lattice defect regions 4 and 10 as low lifetime regions are formed as in the above embodiments. As described above, the semiconductor element is not limited to the diode, and may employ an IGBT.

（第６実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、半導体素子として、ダイオード内蔵ＩＧＢＴを採用することが特徴となっている。図７は、本実施形態に係る半導体チップとしてのダイオード内蔵ＩＧＢＴの概略断面図である。この図に示されるように、本実施形態におけるダイオード内蔵ＩＧＢＴは、図１に示される構造と図６に示されるＩＧＢＴの構造とを組み合わせた構造となっている。このように、ダイオードのみ、もしくはＩＧＢＴのみの構造に限らず、これらを組み合わせたものとしても構わない。 (Sixth embodiment)
In the present embodiment, only different portions from the above embodiments will be described. This embodiment is characterized by adopting a diode built-in IGBT as a semiconductor element. FIG. 7 is a schematic cross-sectional view of a diode built-in IGBT as a semiconductor chip according to the present embodiment. As shown in this figure, the diode built-in IGBT in this embodiment has a structure in which the structure shown in FIG. 1 and the structure of the IGBT shown in FIG. 6 are combined. As described above, the structure is not limited to the diode alone or the IGBT alone, but may be a combination thereof.

（第７実施形態）
本実施形態では、第６実施形態と異なる部分についてのみ説明する。図８は、本実施形態に係る半導体チップの概略断面図である。この図に示されるように、本実施形態では、図７に示される構造に対し、ダイオード部１にのみ格子欠陥領域４、１０を形成してある。このように、複数の半導体素子を組み合わせる際、格子欠陥領域４、１０を形成する場所を限定しても構わない。 (Seventh embodiment)
In the present embodiment, only parts different from the sixth embodiment will be described. FIG. 8 is a schematic cross-sectional view of the semiconductor chip according to the present embodiment. As shown in this figure, in this embodiment, lattice defect regions 4 and 10 are formed only in the diode portion 1 with respect to the structure shown in FIG. Thus, when combining a plurality of semiconductor elements, the location where the lattice defect regions 4 and 10 are formed may be limited.

（第８実施形態）
本実施形態では、第７実施形態と異なる部分についてのみ説明する。図９は、本実施形態に係る半導体チップの概略断面図である。この図に示されるように、図８に示される構造に対して、外周耐圧部２に格子欠陥領域４を設けるようにしても構わない。 (Eighth embodiment)
In the present embodiment, only parts different from the seventh embodiment will be described. FIG. 9 is a schematic cross-sectional view of the semiconductor chip according to the present embodiment. As shown in this figure, a lattice defect region 4 may be provided in the outer peripheral pressure resistant portion 2 with respect to the structure shown in FIG.

（他の実施形態）
上記各実施形態では、アニール方法として、レーザアニールを採用しているが、フラッシュランプアニール、ＥＢ（電子線）等の方法を採用することもできる。これらフラッシュランプやＥＢは、本発明のレーザビームと同様の効果が得られる手段であり、レーザビームと同等の手段である。 (Other embodiments)
In each of the above embodiments, laser annealing is employed as the annealing method, but methods such as flash lamp annealing and EB (electron beam) can also be employed. These flash lamps and EB are means for obtaining the same effect as the laser beam of the present invention, and are equivalent to the laser beam.

上記各実施形態では、イオン注入のイオン種としてボロンを採用しているが、リン、砒素等、Ｐ型、Ｎ型を形成する全てのイオン種を採用することができる。   In each of the above embodiments, boron is used as an ion species for ion implantation, but all ion species forming P-type and N-type, such as phosphorus and arsenic, can be used.

なお、イオン注入による結晶の損傷分布はイオン種によって異なる。原子量の比較的大きい砒素等はイオン注入時にイオンが通過した進路全てに結晶の損傷を発生させ、原子量の比較的少ないボロンやリン等はイオンが最後に止まった付近で結晶の損傷を発生させる。   Note that the damage distribution of crystals due to ion implantation differs depending on the ion species. Arsenic or the like having a relatively large atomic weight causes crystal damage to all the paths through which ions have passed during ion implantation, and boron or phosphorus having a relatively small atomic weight causes crystal damage in the vicinity of the last stop of ions.

ここで、図１０は、Ｎ−型基板３におけるイオン注入面からの深さに対する注入不純物、活性化領域、レーザアニール温度分布、そしてライフタイムを示した図である。なお、図１０に示されるグラフの縦軸は、各物理量の値にそれぞれ対応している。   Here, FIG. 10 is a diagram showing implanted impurities, activated regions, laser annealing temperature distribution, and lifetime with respect to the depth from the ion implantation surface in the N − type substrate 3. The vertical axis of the graph shown in FIG. 10 corresponds to each physical quantity value.

図１０に示されるように、ボロンやリン等のイオン種の比較的小さな場合のイオン存在分布と損傷領域の分布は図１０に示されるようにほぼ一致する。このため、イオン注入条件とレーザアニール条件をコントロールし、活性化した不純物のピークと低ライフタイム領域のピークとを区別したい場合、比較的原子量の小さなボロンやリンを使用することが好ましい。   As shown in FIG. 10, the distribution of the presence of ions and the distribution of damaged regions in the case of relatively small ion species such as boron and phosphorus almost coincide as shown in FIG. For this reason, it is preferable to use boron or phosphorus having a relatively small atomic weight in order to control the ion implantation conditions and the laser annealing conditions to distinguish the activated impurity peak from the low lifetime region peak.

また、上記各実施形態では、Ｎ−型基板３の表裏面側それぞれに格子欠陥領域４、１０が形成されているが、Ｎ−型基板３の表面側に格子欠陥領域４のみを形成するようにしても構わない。   Further, in each of the above embodiments, the lattice defect regions 4 and 10 are formed on the front and back sides of the N− type substrate 3 respectively, but only the lattice defect region 4 is formed on the front side of the N− type substrate 3. It doesn't matter.

本発明の第１実施形態に係る半導体装置としての半導体チップの概略断面図である。1 is a schematic cross-sectional view of a semiconductor chip as a semiconductor device according to a first embodiment of the present invention. 図１に示される半導体チップの製造工程を示した図である。FIG. 2 is a diagram showing a manufacturing process of the semiconductor chip shown in FIG. 1. 第２実施形態に係る半導体チップの概略断面図である。It is a schematic sectional drawing of the semiconductor chip which concerns on 2nd Embodiment. 第３実施形態に係る半導体チップの概略断面図である。It is a schematic sectional drawing of the semiconductor chip which concerns on 3rd Embodiment. 第４実施形態に係る半導体チップの概略断面図である。It is a schematic sectional drawing of the semiconductor chip which concerns on 4th Embodiment. 第５実施形態に係る半導体チップの概略断面図である。It is a schematic sectional drawing of the semiconductor chip which concerns on 5th Embodiment. 第６実施形態に係る半導体チップの概略断面図である。It is a schematic sectional drawing of the semiconductor chip which concerns on 6th Embodiment. 第７実施形態に係る半導体チップの概略断面図である。It is a schematic sectional drawing of the semiconductor chip concerning 7th Embodiment. 第８実施形態に係る半導体チップの概略断面図である。It is a schematic sectional drawing of the semiconductor chip which concerns on 8th Embodiment. Ｎ−型基板におけるイオン注入面からの深さに対する注入不純物、活性化領域、レーザアニール温度分布、そしてライフタイムを示した図である。It is the figure which showed the implantation impurity with respect to the depth from the ion implantation surface in an N <-> type | mold board | substrate, an activation area | region, laser annealing temperature distribution, and lifetime.

符号の説明Explanation of symbols

３…シリコン基板としてのＮ−型基板、４…格子欠陥領域、５…活性化領域としてのＰ型領域、６…第１電極としての表面電極、１２…第２電極としての裏面電極。   DESCRIPTION OF SYMBOLS 3 ... N-type substrate as a silicon substrate, 4 ... Lattice defect area | region, 5 ... P-type area | region as an activation area | region, 6 ... Front electrode as 1st electrode, 12 ... Back electrode as 2nd electrode

Claims (2)

シリコン基板（３）の表面側に形成された第１電極（６）と裏面に形成された第２電極（１２）とを有し、前記第１電極と前記第２電極の間に電流を流すように構成された縦型の半導体素子が備えられてなる半導体装置の製造方法において、
前記シリコン基板の表面側からイオン注入を行うことで、前記シリコン基板の表層部に低ライフタイム領域としての格子欠陥領域（４）を形成すると共に、前記格子欠陥領域にレーザビームを照射して前記イオン注入された不純物イオンを活性化することにより、前記格子欠陥領域に当該格子欠陥領域の表層部を活性化させた活性化領域（５）をパターン形成する工程を含んでいることを特徴とする半導体装置の製造方法。 A first electrode (6) formed on the front surface side of the silicon substrate (3) and a second electrode (12) formed on the back surface, and a current is passed between the first electrode and the second electrode. In a manufacturing method of a semiconductor device provided with a vertical semiconductor element configured as described above,
By performing ion implantation from the surface side of the silicon substrate, a lattice defect region (4) as a low lifetime region is formed in the surface layer portion of the silicon substrate, and the lattice defect region is irradiated with a laser beam to The method includes a step of patterning an activated region (5) in which a surface layer portion of the lattice defect region is activated in the lattice defect region by activating the ion-implanted impurity ions. A method for manufacturing a semiconductor device. 前記活性化領域をパターン形成する工程では、前記格子欠陥領域のうち前記活性化領域とすべき領域には前記レーザビームを選択的に照射し、前記レーザビームを照射しない領域には前記格子欠陥領域を残すことを特徴とする請求項１に記載の半導体装置の製造方法。 In the step of patterning the active region, the regions to become the active region of the previous SL lattice defect region selectively irradiated with the laser beam, the lattice defect in a region not irradiated with the laser beam 2. The method of manufacturing a semiconductor device according to claim 1, wherein the region is left .
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103715083A (en) * 2012-09-28 2014-04-09 中国科学院微电子研究所 FRD preparation method

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5043445B2 (en) * 2007-01-16 2012-10-10 三菱電機株式会社 Manufacturing method of semiconductor device
JP4788734B2 (en) * 2008-05-09 2011-10-05 トヨタ自動車株式会社 Semiconductor device
CN102422416B (en) 2009-09-07 2014-05-14 丰田自动车株式会社 Semiconductor device including semiconductor substrate having diode region and igbt region
CN102396056B (en) * 2009-12-15 2014-03-12 丰田自动车株式会社 Method for manufacturing semiconductor device
EP2339613B1 (en) 2009-12-22 2015-08-19 ABB Technology AG Power semiconductor device and method for producing same
JP5499692B2 (en) * 2009-12-24 2014-05-21 トヨタ自動車株式会社 Semiconductor device and manufacturing method thereof
JP5695343B2 (en) * 2010-05-13 2015-04-01 株式会社豊田中央研究所 Semiconductor device
JP5925991B2 (en) * 2010-05-26 2016-05-25 三菱電機株式会社 Semiconductor device
JPWO2012056536A1 (en) * 2010-10-27 2014-03-20 富士電機株式会社 Semiconductor device and manufacturing method of semiconductor device
JP2012256628A (en) * 2011-06-07 2012-12-27 Renesas Electronics Corp Igbt and diode
JP6078961B2 (en) * 2012-03-19 2017-02-15 富士電機株式会社 Manufacturing method of semiconductor device
US9214521B2 (en) * 2012-06-21 2015-12-15 Infineon Technologies Ag Reverse conducting IGBT
US9362349B2 (en) 2012-06-21 2016-06-07 Infineon Technologies Ag Semiconductor device with charge carrier lifetime reduction means
JP6073092B2 (en) * 2012-09-07 2017-02-01 株式会社 日立パワーデバイス Diode, power conversion system, and diode manufacturing method
JP5969927B2 (en) * 2013-01-18 2016-08-17 株式会社 日立パワーデバイス Diode, power converter
JP6144510B2 (en) * 2013-03-11 2017-06-07 三菱電機株式会社 Manufacturing method of semiconductor device
JP6143591B2 (en) * 2013-07-16 2017-06-07 住友重機械工業株式会社 Semiconductor device manufacturing method and manufacturing apparatus
JP6143650B2 (en) * 2013-11-12 2017-06-07 住友重機械工業株式会社 Semiconductor device manufacturing method and semiconductor manufacturing apparatus
JP6421570B2 (en) 2013-12-20 2018-11-14 株式会社デンソー Semiconductor device
JP2015153784A (en) * 2014-02-10 2015-08-24 トヨタ自動車株式会社 Semiconductor device manufacturing method and semiconductor device
JP6277814B2 (en) * 2014-03-25 2018-02-14 株式会社デンソー Semiconductor device
JP6294175B2 (en) * 2014-07-02 2018-03-14 株式会社日立製作所 Semiconductor device and power conversion system using the same
JP6197773B2 (en) * 2014-09-29 2017-09-20 トヨタ自動車株式会社 Semiconductor device
DE112014007266B4 (en) * 2014-12-17 2024-05-29 Mitsubishi Electric Corporation semiconductor device
JP6582762B2 (en) 2015-09-03 2019-10-02 株式会社デンソー Semiconductor device
JP6547724B2 (en) * 2016-11-15 2019-07-24 トヨタ自動車株式会社 Semiconductor device manufacturing method
JP6743752B2 (en) * 2017-04-20 2020-08-19 三菱電機株式会社 Method for manufacturing semiconductor device
JP6958088B2 (en) * 2017-08-04 2021-11-02 株式会社デンソー Manufacturing method of semiconductor devices
JP7051203B2 (en) * 2017-12-15 2022-04-11 住友重機械工業株式会社 Annealing method and annealing equipment
JP7263978B2 (en) * 2019-08-22 2023-04-25 株式会社デンソー semiconductor equipment
CN113809147A (en) 2020-06-17 2021-12-17 富士电机株式会社 Semiconductor device and method for manufacturing semiconductor device
JPWO2022176443A1 (en) * 2021-02-17 2022-08-25
CN113224131B (en) * 2021-04-27 2024-02-06 上海华虹宏力半导体制造有限公司 Semiconductor device and method for manufacturing the same
JP2023144454A (en) * 2022-03-28 2023-10-11 株式会社 日立パワーデバイス Semiconductor device, manufacturing method for the same, and power conversion device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07226405A (en) * 1994-12-19 1995-08-22 Meidensha Corp Manufacture of semiconductor device
JPH09246570A (en) * 1996-03-13 1997-09-19 Hitachi Ltd Semiconductor device
JP4872190B2 (en) * 2004-06-18 2012-02-08 トヨタ自動車株式会社 Semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103715083A (en) * 2012-09-28 2014-04-09 中国科学院微电子研究所 FRD preparation method

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