JP4843840B2 - Electro-optical device substrate manufacturing method, electro-optical device substrate, electro-optical device, and electronic apparatus - Google Patents

Electro-optical device substrate manufacturing method, electro-optical device substrate, electro-optical device, and electronic apparatus Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、光透過性基板の表面上に所定のパターンの遮光層と絶縁体層とトランジスタ素子とを順次具備する電気光学装置用基板の製造方法、該製造方法により製造される電気光学装置用基板、該電気光学装置用基板を備えた電気光学装置及び電子機器に関するものである。
【０００２】
【従来の技術】
絶縁基体上に単結晶シリコン薄膜を形成し、その単結晶シリコン薄膜に半導体デバイスを形成するＳＯＩ技術は、素子の高速化や低消費電力化、高集積化等の利点を有することから、例えば液晶装置等の電気光学装置に好適に用いられている。
【０００３】
このように電気光学装置にＳＯＩ技術を適用する場合、光透過性基板に単結晶シリコン基板を貼り合わせて研磨等により薄膜の単結晶シリコン層を形成し、単結晶シリコン層により例えば液晶駆動用のＭＯＳＦＥＴ等のトランジスタ素子を形成している。
【０００４】
ところで、例えば液晶装置を使ったプロジェクタ等の投射型表示装置では、通常、液晶装置を構成する一方の光透過性基板側（液晶装置の表面）から光が入射するが、この光がもう一方の基板の表面上に形成されたトランジスタ素子のチャネル領域に入射して光リーク電流を生ずるのを防ぐためにトランジスタ素子の光が入射する側に遮光層を設ける構造とするのが一般的である。
【０００５】
しかしながら、トランジスタ素子の光が入射する側に遮光層を設けても、トランジスタ素子が形成された基板が光透過性を有する場合には、液晶装置に入射した光がトランジスタ素子が形成された基板の裏面の界面で反射してトランジスタ素子のチャネル部に戻り光として入射することがある。この戻り光は、液晶装置の表面から入射する光量に対する割合としては僅かであるが、プロジェクタなどの非常に強力な光源を用いる装置においては充分に光リーク電流を生じうる。すなわち、トランジスタ素子が形成された基板の裏面からの戻り光は素子のスイッチング特性に影響を及ぼしデバイスの特性を劣化させる。なお、ここでは単結晶シリコン層の形成された面を基板の表面とし、反対側を裏面としている。
【０００６】
特開平１０−２９３３２０号公報には、トランジスタ素子を形成する基板の表面上に、各トランジスタ素子に対応させて遮光層を形成する技術が提唱されており、基板表面上に上記の如く所定のパターンの遮光層を形成し、その上に絶縁体層を形成した後、絶縁体層の表面を研磨により平坦化し、その表面上に単結晶シリコン基板を貼り合わせる方法が提唱されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、一般の電気光学装置では、基板の表面上において、表示領域（画素部）にのみトランジスタ素子が形成され、非表示領域にはトランジスタ素子が形成されないなど、トランジスタ素子が密集する領域（形成される領域）と密集しない領域（形成されない領域）とが存在する。そのため、各トランジスタ素子に対応して設けられる遮光層も同様の密度で分布し、その結果、その上に形成される絶縁体層表面に凹凸が形成され、その凹凸にも分布が発生するため、絶縁体層表面の研磨を行っても、基板の表面上において、研磨の度合いにばらつきを生じ、基板表面全体の研磨を行っても、凸部が密集する部分では絶縁体層が厚くなり、凸部が密集しない部分（凹部が密集する部分）では絶縁体層が薄くなり、研磨後の絶縁体層表面の平坦性が低くなるという恐れがある。
【０００８】
例えば、図１７（ａ）に示すように、基板１００１の表面上において、遮光層１００３が密集する領域１０１０と密集しない領域１０２０が存在する場合、遮光層１００３を形成した基板１００１上に形成される絶縁体層１００４の表面において、遮光層１００３が密集する領域１０１０に比較して、密集しない領域１０２０では凹部が多く形成される。なお、遮光層１００３が密集する領域１０１０においても遮光層１００３のパターンに応じて、絶縁体層１００４の表面には微細な凹凸が形成されるが、図面上は簡略化のため、省略している。
【０００９】
このように、凹凸に分布を有する絶縁体層１００４表面を研磨した場合、絶縁体層１００４表面において、凸部の面積が少ない領域（遮光層１００３が密集しない領域１０２０）の方が凸部の面積が多い領域（遮光層１００３が密集する領域１０１０）よりも速く研磨される。その結果、図１７（ｂ）に示すように、遮光層１００３が密集しない領域１０２０の絶縁体層１００４が過剰に研磨されて、絶縁体層１００４表面において、遮光層１００３が密集する領域１０１０と密集しない領域１０２０との間には段差が発生し、絶縁体層１００４表面の平坦性が低いものとなる。
【００１０】
このように、絶縁体層表面の平坦性が低くなった場合には、以下のような問題が生じる。第１に、絶縁体層と単結晶シリコン層とを貼り合わせた境界面にボイドを生じ、このボイドの存在する領域に形成されるトランジスタ素子の特性を劣化させる恐れがある。第２に、絶縁体層と単結晶シリコン層との貼り合わせ強度が弱くなり、単結晶シリコン層形成後のトランジスタ素子形成工程において膜剥がれ等の不良を発生させる原因となり製品の歩留まりを低下させる恐れがある。
【００１１】
本発明は、かかる課題を解決するためになされたもので、単結晶シリコン層を貼り合わせる絶縁体層表面を平坦化することができる電気光学装置用基板の製造方法及び電気光学装置用基板、この電気光学装置用基板を備えた電気光学装置、及びこの電気光学装置を備えた電子機器を提供することを目的としている。
【００１２】
【課題を解決するための手段】
本発明者は、トランジスタ素子の形成領域にのみ遮光層を形成する場合など、光透過性基板の表面における凹部の面積が比較的大きい場合には以下の方法によって上記課題を解決し、単結晶シリコン層を貼り合わせる絶縁体層表面を平坦化することができることを見出した。
【００１３】
すなわち、トランジスタ素子の形成領域にのみ遮光層を形成する場合など、光透過性基板の表面における凹部の面積が比較的大きい場合の第１の本発明の電気光学装置用基板の製造方法は、光透過性基板上に遮光層を形成する工程と、前記遮光層をトランジスタ素子の形成領域にパターニングする工程と、前記パターニングされた遮光層上に、前記パターニングされた遮光層の厚みに起因する凸部と、隣合う該凸部間に凹部とを有する絶縁体層を形成する工程と、前記絶縁体層の表面を研磨する工程と、表面を研磨した前記絶縁体層の表面に単結晶シリコン層を貼り合わせる工程と、前記単結晶シリコン層によりトランジスタ素子を形成する工程とを具備し、前記絶縁体層を形成する工程は、前記パターニングされた遮光層上に、第１の絶縁体層を形成する工程と、前記第１の絶縁体層上に、該第１の絶縁体層よりも研磨レートの低い第２の絶縁体層を形成する工程とを有し、前記研磨する工程において、前記凹部に形成された前記第２の絶縁体層の表面と同一面となるように、前記凸部の第１及び第２の絶縁体層を研磨し、当該凸部を除去することを特徴とする。
【００１４】
本発明者は、このように、トランジスタ素子の形成領域にのみ遮光層を形成する場合など、光透過性基板の表面における凹部の面積が比較的大きい場合には、遮光層を形成した光透過性基板上に第１の絶縁体層と、第１の絶縁体層よりも研磨レートの低い（研磨されにくい）第２の絶縁体層を形成してから基板表面を研磨することにより、第２の絶縁体層の存在によって、過剰に研磨される部分が生じることを防止することができ、絶縁体層の表面を平坦化できることを見出した。なお、この方法によって、絶縁体層の表面を平坦化することができる理由については実施の形態において詳細に説明する。
【００１５】
また、本発明者は、トランジスタ素子の非形成領域にも遮光層を形成する場合など、光透過性基板の表面における凹部の面積が比較的小さい場合には、以下の方法によって上記課題を解決し、単結晶シリコン層を貼り合わせる絶縁体層表面を平坦化することができることを見出した。
【００１６】
すなわち、トランジスタ素子の非形成領域にも遮光層を形成する場合など、光透過性基板の表面における凹部の面積が比較的小さい場合の第２の本発明の電気光学装置用基板の製造方法は、光透過性基板上に遮光層を形成する工程と、前記遮光層をトランジスタ素子の形成領域にパターニングする工程と、前記パターニングされた遮光層上に、前記パターニングされた遮光層の厚みに起因する凸部と、隣合う該凸部間に凹部とを有する絶縁体層を形成する工程と、前記絶縁体層の表面を研磨する工程と、表面を研磨した前記絶縁体層の表面に単結晶シリコン層を貼り合わせる工程と、前記単結晶シリコン層によりトランジスタ素子を形成する工程とを具備し、前記絶縁体層を形成する工程は、前記パターニングされた遮光層上に、第１の絶縁体層を形成する工程と、前記第１の絶縁体層上に、該第１の絶縁体層よりも研磨レートの低い第２の絶縁体層を形成する工程と、前記第２の絶縁体層上に、該第２の絶縁体層よりも研磨レートの高い第３の絶縁体層を前記パターニングされた遮光層の厚みに起因して前記第２の絶縁体層に形成された段差の高さよりも厚く形成する工程とを有し、前記研磨する工程において、前記第３の絶縁体層を研磨して前記凸部の第２の絶縁体層を露出させてから研磨を停止することを特徴とする。
【００１７】
本発明者は、このように、トランジスタ素子の非形成領域にも遮光層を形成する場合など、光透過性基板の表面における凹部の面積が比較的小さい場合には、遮光層を形成した基板上に第１の絶縁体層と、第１の絶縁体層よりも研磨レートの低い（研磨されにくい）第２の絶縁体層と、第２の絶縁体層より研磨レートの高い（研磨されやすい）第３の絶縁体層を形成してから基板表面を研磨することにより、第２の絶縁体層の存在によって、過剰に研磨される部分が生じることを防止することができ、絶縁体層の表面を平坦化できることを見出した。なお、この方法によって、絶縁体層の表面を平坦化することができる理由については実施の形態において詳細に説明する。
【００１８】
上記第１、第２の本発明の電気光学装置用基板の製造方法によれば、絶縁体層表面を平坦化することができるので、絶縁体層と単結晶シリコン層とを貼り合わせた境界面にボイドを発生させないため、トランジスタ素子の特性の劣化を防止することができる。また、絶縁体層と単結晶シリコン層との貼り合わせ強度を確保できるので、トランジスタ素子を形成する工程において膜剥がれ等の不良が発生することを防止し、製品の歩留まりを向上させることができる。
【００１９】
上記第１の本発明の電気光学装置用基板の製造方法により、光透過性基板上に、少なくとも所定のパターンの遮光層と絶縁体層とトランジスタ素子とを順次具備する電気光学装置用基板であって、前記絶縁体層が、酸化シリコンからなる第１の絶縁体層と、該第１の絶縁体層上に前記遮光層と重ならないように部分的に形成され、該第１の絶縁体層よりも研磨レートの低い窒化シリコンからなる第２の絶縁体層とから構成され、表面が研磨により平坦化されたものであるとともに、前記トランジスタ素子を構成する半導体層が単結晶シリコン層から形成されたものであることを特徴とする電気光学装置用基板を提供することができる。
【００２０】
また、上記第２の本発明の電気光学装置用基板の製造方法により、光透過性基板上に、所定のパターンの遮光層と絶縁体層とトランジスタ素子とを順次具備する電気光学装置用基板であって、前記絶縁体層が、酸化シリコンからなる第１の絶縁体層と、該第１の絶縁体層の表面上に形成され、該第１の絶縁体層よりも研磨レートの低い窒化シリコンからなる第２の絶縁体層と、該第２の絶縁体層の表面上に前記遮光層と重ならないように部分的に形成され、該第２の絶縁体層よりも研磨レートの高い酸化シリコンからなる第３の絶縁体層とから構成され、表面が研磨により平坦化されたものであるとともに、前記トランジスタ素子を構成する半導体層が単結晶シリコン層から形成されたものであることを特徴とする電気光学装置用基板を提供することができる。
【００２１】
なお、本発明の電気光学装置用基板において、第１の絶縁体層、第３の絶縁体層の材料としては酸化シリコン、第１の絶縁体層、第３の絶縁体層よりも研磨レートの低い第２の絶縁体層の材料としては窒化シリコンを例示することができる。
【００２２】
さらに、上記の電気光学装置用基板と、該電気光学装置用基板のトランジスタ素子が形成された面と対向するように配置された他の光透過性基板を具備し、これら２枚の光透過性基板の間に挟持された電気光学材料層を具備することを特徴とする電気光学装置を提供することができる。
【００２３】
本発明の電気光学装置用基板及びこの電気光学装置用基板を備えた本発明の電気光学装置は、絶縁体層と単結晶シリコン層とを貼り合わせた境界面にボイドがなく、絶縁体層と単結晶シリコン層との貼り合わせ強度が強く、トランジスタ素子の特性にばらつきや欠陥を生じることがない、性能の優れたものとなる。
【００２４】
また、本発明の電気光学装置を備えることにより、性能の優れた電子機器を提供することができる。
【００２５】
【発明の実施の形態】
以下、本発明に係る実施の形態について詳細に説明する。以下の第１、第２実施形態においては電気光学装置の例として、ＴＦＴ（トランジスタ素子）をスイッチング素子として用いたアクティブマトリクス型の液晶装置を取り上げて説明する。また、第１、第２実施形態において、第１遮光膜（遮光層）を形成した光透過性基板の表面上に第１層間絶縁膜（絶縁体層）を形成する工程及び、形成される第１層間絶縁膜（絶縁体層）の構造が特に特徴的なものとなっている。
【００２６】
［第１実施形態］
（電気光学装置の構造）
はじめに、本発明に係る第１実施形態の電気光学装置の構造について、液晶装置を取り上げて説明する。本実施形態の電気光学装置（液晶装置）は、本実施形態の電気光学装置用基板の製造方法により製造されたＴＦＴアレイ基板（電気光学装置用基板）を備えたものである。
【００２７】
また、本実施形態においては、後述する第１遮光膜（遮光層）をトランジスタ素子の形成領域（画素部）にのみ形成する場合について説明する。
【００２８】
図１は液晶装置の画素部（表示領域）を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。また、図２は、データ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群を拡大して示す平面図である。また、図３は、図２のＡ−Ａ’断面図である。尚、図１〜図３においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００２９】
図１において、液晶装置の画素部を構成するマトリクス状に形成された複数の画素は、マトリクス状に複数形成された画素電極９ａと画素電極９ａを制御するためのＴＦＴ（トランジスタ素子）３０とからなり、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａに対して、グループ毎に供給するようにしても良い。また、ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。
【００３０】
画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する対向基板に形成された後述する対向電極との間で一定期間保持される。
【００３１】
液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過不可能とされ、ノーマリーブラックモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過可能とされ、全体として液晶装置から画像信号に応じたコントラストを持つ光が出射される。
【００３２】
ここで、保持された画像信号のリークによってコントラスト比の低下やフリッカと呼ばれるちらつきなど表示上の不具合が生じるのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加する。例えば、画素電極９ａの電圧は、データ線に電圧が印加された時間よりも３桁も長い時間だけ蓄積容量７０により保持される。これにより、保持特性は更に改善され、コントラスト比の高い液晶装置が実現できる。本実施形態では特に、このような蓄積容量７０を形成するために、後述の如く走査線と同層、もしくは導電性の遮光膜を利用して低抵抗化された容量線３ｂを設けている。
【００３３】
次に、図２に基づいて、ＴＦＴアレイ基板のトランジスタ素子の形成領域（画素部）内の平面構造について詳細に説明する。図２に示すように、液晶装置のＴＦＴアレイ基板上のトランジスタ素子の形成領域（画素部）内には、マトリクス状に複数の透明な画素電極９ａ（点線部９ａ’により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ、走査線３ａ及び容量線３ｂが設けられている。データ線６ａは、コンタクトホール５を介して単結晶シリコン層の半導体層１ａのうち後述のソース領域に電気的に接続されており、画素電極９ａは、コンタクトホール８を介して半導体層１ａのうち後述のドレイン領域に電気的に接続されている。また、半導体層１ａのうちチャネル領域（図中右上りの斜線の領域）に対向するように走査線３ａが配置されており、走査線３ａはゲート電極として機能する。
【００３４】
容量線３ｂは、走査線３ａに沿ってほぼ直線状に伸びる本線部（即ち、平面的に見て、走査線３ａに沿って形成された第1領域）と、データ線６ａと交差する箇所からデータ線６ａに沿って前段側（図中、上向き）に突出した突出部（即ち、平面的に見て、データ線６ａに沿って延設された第２領域）とを有する。
【００３５】
そして、図中右上がりの斜線で示した領域には、複数の第１遮光膜（遮光層）１１ａが設けられている。より具体的には、第１遮光膜１１ａは夫々、画素部において半導体層１ａのチャネル領域を含むＴＦＴをＴＦＴアレイ基板の後述する基板本体側から見て覆う位置に設けられており、更に、容量線３ｂの本線部に対向して走査線３ａに沿って直線状に伸びる本線部と、データ線６ａと交差する箇所からデータ線６ａに沿って隣接する段側（即ち、図中下向き）に突出した突出部とを有する。第１遮光膜１１ａの各段（画素行）における下向きの突出部の先端は、データ線６ａ下において次段における容量線３ｂの上向きの突出部の先端と重ねられている。この重なった箇所には、第1遮光膜１１ａと容量線３ｂとを相互に電気的に接続するコンタクトホール１３が設けられている。即ち、本実施形態では、第1遮光膜１１ａは、コンタクトホール１３により前段あるいは後段の容量線３ｂに電気的に接続されている。
【００３６】
また、本実施形態において、画素電極９ａ、ＴＦＴ、及び第１遮光膜１１ａは画素部内にのみ設けられている。
【００３７】
次に、図３に基づいて、液晶装置の画素部内の断面構造について説明する。図３に示すように、液晶装置において、ＴＦＴアレイ基板１０と、これに対向配置される対向基板２０との間に液晶層５０が挟持されている。
【００３８】
ＴＦＴアレイ基板１０は、石英などの光透過性基板からなる基板本体１０Ａとその液晶層５０側表面上に形成された画素電極９ａ、ＴＦＴ（トランジスタ素子）３０、配向膜１６を主体として構成されており、対向基板２０は透明なガラスや石英などの光透過性基板からなる基板本体２０Ａとその液晶層５０側表面上に形成された対向電極（共通電極）２１と配向膜２２とを主体として構成されている。
【００３９】
ＴＦＴアレイ基板１０の基板本体１０Ａの液晶層５０側表面上には、画素電極９ａが設けられており、その液晶層５０側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。画素電極９ａは、例えばＩＴＯ（インジウム・ティン・オキサイド）などの透明導電性薄膜からなり、配向膜１６は、例えばポリイミドなどの有機薄膜からなる。
【００４０】
また、基板本体１０Ａの液晶層５０側表面上には、図３に示すように、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御する画素スイッチング用ＴＦＴ３０が設けられている。
【００４１】
他方、対向基板２０の基板本体２０Ａの液晶層５０側表面上には、その全面に渡って対向電極（共通電極）２１が設けられており、その液晶層５０側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は、例えばＩＴＯなどの透明導電性薄膜からなり、配向膜２２は、例えばポリイミドなどの有機薄膜からなる。
【００４２】
また、基板本体２０Ａの液晶層５０側表面上には、更に図３に示すように、各画素部の開口領域以外の領域に第２遮光膜２３が設けられている。このように対向基板２０側に第２遮光膜２３を設けることにより、対向基板２０側から入射光が画素スイッチング用ＴＦＴ３０の半導体層１ａのチャネル領域１ａ’やＬＤＤ（Lightly Doped Drain）領域１ｂ及び１ｃに侵入することを防止することができるとともに、コントラストを向上させることができる。
【００４３】
このように構成され、画素電極９ａと対向電極２１とが対向するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、両基板の周縁部間に形成されたシール材（図示略）により囲まれた空間に液晶（電気光学材料）が封入され、液晶層（電気光学材料層）５０が形成されている。
【００４４】
液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなっており、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態を採る。
【００４５】
また、シール材は、ＴＦＴアレイ基板１０及び対向基板２０をそれらの周縁部で貼り合わせるための、例えば光硬化性接着剤や熱硬化性接着剤等の接着剤からなり、その内部には両基板間の距離を所定値とするためのグラスファイバー、ガラスビーズ等のスペーサが混入されている。
【００４６】
また、図３に示すように、ＴＦＴアレイ基板１０の基板本体１０Ａの液晶層５０側表面上において、各画素スイッチング用ＴＦＴ３０に対応する位置には、第１遮光膜（遮光層）１１ａが設けられている。第１遮光膜１１ａは、好ましくは不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成される。
【００４７】
第１遮光膜１１ａをこのような材料から構成することにより、ＴＦＴアレイ基板１０の基板本体１０Ａの表面上において、第１遮光膜１１ａの形成工程の後に行われる画素スイッチング用ＴＦＴ３０の形成工程における高温処理により、第１遮光膜１１ａが破壊されたり溶融することを防止することができる。
【００４８】
本実施形態においては、このようにＴＦＴアレイ基板１０に第１遮光膜１１ａが形成されているので、ＴＦＴアレイ基板１０側からの戻り光等が画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’やＬＤＤ領域１ｂ、１ｃに入射することを防ぐことができ、光電流の発生によりトランジスタ素子としての画素スイッチング用ＴＦＴ３０の特性が劣化することを防止することができる。
【００４９】
また、第１遮光膜１１ａと複数の画素スイッチング用ＴＦＴ３０との間には、第１層間絶縁膜（絶縁体層）１２が設けられている。第１層間絶縁膜１２は、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａを第１遮光膜１１ａから電気的絶縁するために設けられるものであり、第１層間絶縁膜１２は、基板本体１０Ａの表面上の全面に形成されている。
【００５０】
また、このようにＴＦＴアレイ基板１０の表面上に第１層間絶縁膜１２を設けることにより、第１遮光膜１１ａが画素スイッチング用ＴＦＴ３０等を汚染することを防止することもできる。
【００５１】
なお、本実施形態において、第１層間絶縁膜１２は、第１の絶縁体層と第１の絶縁体層の表面上に部分的に形成され、第１の絶縁体層よりも研磨レートの低い第２の絶縁体層とから構成されており、表面が平坦化されたものである。第１層間絶縁膜１２の内部構造については、本実施形態の電気光学装置用基板の製造方法（ＴＦＴアレイ基板１０の製造方法）を説明する際に詳細に説明する。
【００５２】
また、本実施形態では、ゲート絶縁膜２を走査線３ａに対向する位置から延設して誘電体膜として用い、半導体膜１ａを延設して第１蓄積容量電極１ｆとし、更にこれらに対向する容量線３ｂの一部を第２蓄積容量電極とすることにより、蓄積容量７０が構成されている。
【００５３】
より詳細には、半導体層１ａの高濃度ドレイン領域１ｅが、データ線６ａ及び走査線３ａの下に延設されて、同じくデータ線６ａ及び走査線３ａに沿って伸びる容量線３ｂ部分に絶縁膜２を介して対向配置されて、第１蓄積容量電極（半導体層）１ｆとされている。特に蓄積容量７０の誘電体としての絶縁膜２は、高温酸化により単結晶シリコン層上に形成されるＴＦＴ３０のゲート絶縁膜２に他ならないので、薄く且つ高耐圧の絶縁膜とすることができ、蓄積容量７０は比較的小面積で大容量の蓄積容量として構成できる。
【００５４】
更に、蓄積容量７０においては、図２及び図３から分かるように、第１遮光膜１１ａを、第２蓄積容量電極としての容量線３ｂの反対側において第１蓄積容量電極１ｆに第１層間絶縁膜１２を介して第３蓄積容量電極として対向配置させることにより（図３の図示右側の蓄積容量７０参照）、蓄積容量が更に付与されるように構成されている。即ち、本実施形態では、第１蓄積容量電極１ｆを挟んで両側に蓄積容量が付与されるダブル蓄積容量構造が構築されており、蓄積容量がより増加する。このような構造とすることにより、本実施形態の液晶装置が持つ、表示画像におけるフリッカや焼き付きを防止する機能を向上させることができる。
【００５５】
これらの結果、データ線６ａ下の領域及び走査線３ａに沿って液晶のディスクリネーションが発生する領域（即ち、容量線３ｂが形成された領域）という開口領域を外れたスペースを有効に利用して、画素電極９ａの蓄積容量を増やすことが出来る。
【００５６】
また、本実施形態では、第１遮光膜１１ａ（及びこれに電気的に接続された容量線３ｂ）は定電位源に電気的に接続されており、第１遮光膜１１ａ及び容量線３ｂは、定電位とされている。従って、第１遮光膜１１ａに対向配置される画素スイッチング用ＴＦＴ３０に対し第１遮光膜１１ａの電位変動が悪影響を及ぼすことはない。また、容量線３ｂは、蓄積容量７０の第２蓄積容量電極として良好に機能し得る。なお、定電位源としては、本実施形態の液晶装置を駆動するための周辺回路（例えば、走査線駆動回路、データ線駆動回路等）に供給される負電源、正電源等の定電位源、接地電源、対向電極２１に供給される定電位源等を挙げることができる。このように周辺回路等の電源を利用すれば、専用の電位配線や外部入力端子を設ける必要なく、第１遮光膜１１ａ及び容量線３ｂを定電位にすることができる。
【００５７】
また、図２及び図３に示したように、本実施形態では、ＴＦＴアレイ基板１０に第１遮光膜１１ａを設けるのに加えて、コンタクトホール１３を介して第１遮光膜１１ａは、前段あるいは後段の容量線３ｂに電気的に接続するように構成されている。このような構成とした場合には、各第１遮光膜１１ａが、自段の容量線に電気的に接続される場合と比較して、画素部の開口領域の縁に沿って、データ線６ａに重ねて容量線３ｂ及び第１遮光膜１１ａが形成される領域の他の領域に対する段差が少なくて済む。このように画素部の開口領域の縁に沿った段差が少ないと、当該段差に応じて引き起こされる液晶のディスクリネーション（配向不良）を低減できるので、画素部の開口領域を広げることが可能となる。
【００５８】
また、第１遮光膜１１ａは、前述のように直線状に伸びる本線部から突出した突出部にコンタクトホール１３が開孔されている。ここで、コンタクトホール１３の開孔箇所としては、縁に近い程、ストレスが縁から発散されやすくなる等の理由により、クラックが発生しにくい。従って、どれだけ突出部の先端に近づけてコンタクトホール１３を開孔するかに応じて（好ましくは、マージンぎりぎりまで先端に近づけるかに応じて）、製造工程中に第１遮光膜１１ａにかかる応力が緩和されて、より効果的にクラックを防止し得、歩留まりを向上させることが可能となる。
【００５９】
また、容量線３ｂと走査線３ａとは、同一のポリシリコン膜からなり、蓄積容量７０の誘電体膜とＴＦＴ３０のゲート絶縁膜２とは、同一の高温酸化膜からなり、第１蓄積容量電極１ｆと、ＴＦＴ３０のチャネル形成領域１ａおよびソース領域１ｄ、ドレイン領域１ｅ等とは、同一の半導体層１ａからなっている。このため、ＴＦＴアレイ基板１０の基板本体１０Ａの表面上に形成される積層構造を簡略化でき、更に、後述の液晶装置の製造方法において、同一の薄膜形成工程で容量線３ｂ及び走査線３ａを同時に形成でき、蓄積容量７０の誘電体膜及びゲート絶縁膜２を同時に形成することができる。
【００６０】
更に、図２に示したように、第１遮光膜１１ａは、走査線３ａに沿って夫々伸延しており、しかも、データ線６ａに沿った方向に対し複数の縞状に分断されている。このため、例えば各画素部の開口領域の周りに一体的に形成された格子状の遮光膜を配設した場合と比較して、第１遮光膜１１ａ、走査線３ａ及び容量線３ｂを形成するポリシリコン膜、データ線６ａを形成する金属膜、層間絶縁膜等からなる本実施形態の液晶装置の積層構造において、各膜の物性の違いに起因した製造工程中の加熱冷却に伴い発生するストレスを格段に緩和することができる。このため、第１遮光膜１１ａ等におけるクラックの発生防止や歩留まりの向上を図ることができる。
【００６１】
尚、図２では、第１遮光膜１１ａにおける直線状の本線部分は、容量線３ｂの直線状の本線部分にほぼ重ねられるように形成されているが、第１遮光膜１１ａが、ＴＦＴ３０のチャネル領域を覆う位置に設けられており且つコンタクトホール１３を形成可能なように容量線３ｂと何れかの箇所で重ねられていれば、ＴＦＴ３０に対する遮光機能及び容量線に対する低抵抗化機能を有することができる。従って、例えば相隣接した走査線３ａと容量線３ｂとの間にある走査線に沿った長手状の間隙領域や、走査線３ａと若干重なる位置にまでも、当該第１遮光膜１１ａを設けてもよい。
【００６２】
容量線３ｂと第１遮光膜１１ａとは、第１層間絶縁膜１２に開孔されたコンタクトホール１３を介して確実に且つ高い信頼性を持って、両者は電気的に接続されているが、このようなコンタクトホール１３は、画素毎に開孔されていても良いし、複数の画素からなる画素グループ毎に開孔されていても良い。
【００６３】
コンタクトホール１３を画素毎に開孔した場合には、第１遮光膜１１ａによる容量線３ｂの低抵抗化を促進でき、更に、両者間における冗長構造の度合いを高めることができる。他方、コンタクトホール１３を複数の画素からなる画素グループ毎に（例えば２画素毎に或いは３画素毎に）開孔した場合には、容量線３ｂや第１遮光膜１１ａのシート抵抗、駆動周波数、要求される仕様等を勘案しつつ、第１遮光膜１１ａによる容量線３ｂの低抵抗化及び冗長構造による利益と、多数のコンタクトホール１３を開孔することによる製造工程の複雑化或いは当該液晶装置の不良化等の弊害とを適度にバランスできるので、実践上大変有利である。
【００６４】
また、このような画素毎或いは画素グループ毎に設けられるコンタクトホール１３は、対向基板２０側から見てデータ線６ａの下に開孔されている。このため、コンタクトホール１３は、画素部の開口領域から外れており、しかもＴＦＴ３０や第１蓄積容量電極１ｆが形成されていない第１層間絶縁膜１２の部分に設けられているので、画素部の有効利用を図りつつ、コンタクトホール１３の形成によるＴＦＴ３０や他の配線等の不良化を防ぐことができる。
【００６５】
また、図３において、画素スイッチング用ＴＦＴ３０は、ＬＤＤ（Lightly Doped Drain）構造を有しており、走査線３ａ、走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜２、データ線６ａ、半導体層１ａの低濃度ソース領域（ソース側ＬＤＤ領域）１ｂ及び低濃度ドレイン領域（ドレイン側ＬＤＤ領域）１ｃ、半導体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えている。
【００６６】
高濃度ドレイン領域１ｅには、複数の画素電極９ａのうちの対応する一つが接続されている。ソース領域１ｂ及び１ｄ並びにドレイン領域１ｃ及び１ｅは後述するように、半導体層１ａに対し、Ｎ型又はＰ型のチャネルを形成するかに応じて所定濃度のＮ型用又はＰ型用のドーパントをドープすることにより形成されている。Ｎ型チャネルのＴＦＴは、動作速度が速いという利点があり、画素のスイッチング素子である画素スイッチング用ＴＦＴ３０として用いられることが多い。
【００６７】
データ線６ａは、Ａｌ等の金属膜や金属シリサイド等の合金膜などの遮光性の薄膜から構成されている。また、走査線３ａ、ゲート絶縁膜２及び第１層間絶縁膜１２の上には、高濃度ソース領域１ｄへ通じるコンタクトホール５及び高濃度ドレイン領域１ｅへ通じるコンタクトホール８が各々形成された第２層間絶縁膜４が形成されている。このソース領域１ｂへのコンタクトホール５を介して、データ線６ａは高濃度ソース領域１ｄに電気的に接続されている。
【００６８】
更に、データ線６ａ及び第２層間絶縁膜４の上には、高濃度ドレイン領域１ｅへのコンタクトホール８が形成された第３層間絶縁膜７が形成されている。この高濃度ドレイン領域１ｅへのコンタクトホール８を介して、画素電極９ａは高濃度ドレイン領域１ｅに電気的に接続されている。前述の画素電極９ａは、このように構成された第３層間絶縁膜７の上面に設けられている。尚、画素電極９ａと高濃度ドレイン領域１ｅとは、データ線６ａと同一のＡｌ膜や走査線３ｂと同一のポリシリコン膜を中継して電気的に接続するようにしてもよい。
【００６９】
画素スイッチング用ＴＦＴ３０は、好ましくは上述のようにＬＤＤ構造を持つが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物イオンの打ち込みを行わないオフセット構造を有していてもよいし、ゲート電極（走査線３ａ）をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソース及びドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。
【００７０】
また、画素スイッチング用ＴＦＴ３０のゲート電極（走査線３ａ）をソース−ドレイン領域１ｂ及び１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにダブルゲート或いはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース−ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することができる。これらのゲート電極の少なくとも１個をＬＤＤ構造或いはオフセット構造にすれば、更にオフ電流を低減でき、安定したスイッチング素子を得ることができる。
【００７１】
ここで、一般には、半導体層１ａのチャネル領域１ａ’、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ等を構成する単結晶シリコン層は、光が入射するとシリコンが有する光電変換効果により光電流が発生してしまい画素スイッチング用ＴＦＴ３０のトランジスタ特性が劣化するが、本実施形態では、走査線３ａを上側から覆うようにデータ線６ａがＡｌ等の遮光性の金属薄膜から形成されているので、少なくとも半導体層１ａのチャネル領域１ａ’及びＬＤＤ領域１ｂ、１ｃへの入射光の入射を防止することが出来る。
【００７２】
また、前述のように、画素スイッチング用ＴＦＴ３０の下側（基板本体１０Ａ側）には、第１遮光膜１１ａが設けられているので、少なくとも半導体層１ａのチャネル領域１ａ’及びＬＤＤ領域１ｂ、１ｃへの戻り光の入射を防止することが出来る。
【００７３】
尚、本実施形態においては、相隣接する前段あるいは後段の画素に設けられた容量線３ｂと第１遮光膜１１ａとを接続しているため、最上段あるいは最下段の画素に対して第１遮光膜１１ａに定電位を供給するための容量線３ｂが必要となる。そこで、容量線３ｂの数を垂直画素数に対して１本余分に設けておくようにすると良い。
【００７４】
（電気光学装置の製造方法）
次に、上記構造を有する液晶装置の製造方法について、図４〜図１１を参照して説明する。
【００７５】
はじめに、図４〜図１１に基づいて、本実施形態の電気光学装置用基板の製造方法として、ＴＦＴアレイ基板１０の製造方法について説明する。なお、図４〜図５と図６〜図１１とは異なる縮尺で示している。
【００７６】
まず、図４、図５に基づいて、ＴＦＴアレイ基板１０の基板本体１０Ａの表面上に第１遮光膜（遮光層）１１ａと第１層間絶縁膜１２とを形成するまでの工程について詳細に説明する。尚、図４、図５は各工程におけるＴＦＴアレイ基板の一部分を、図３と同様に、図２のＡ−Ａ’断面に対応させて示す工程図である。
【００７７】
はじめに、石英基板、ハードガラス等の基板本体（光透過性基板）１０Ａを用意し、基板本体１０Ａを好ましくはＮ2（窒素）等の不活性ガス雰囲気下、約８５０〜１３００℃、より好ましくは１０００℃の高温でアニール処理し、後に実施される高温プロセスにおいて基板本体１０Ａに生じる歪みが少なくなるように前処理することが望ましい。即ち、製造工程において処理される最高温に合わせて、基板本体１０Ａを同じ温度かそれ以上の温度で熱処理することが望ましい。
【００７８】
このように処理された基板本体１０Ａの表面上の全面に、図４（ａ）に示すように、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積することにより、遮光層１１を形成する。
【００７９】
次に、基板本体１０Ａの表面上の全面にフォトレジストを形成した後、最終的に形成する第１遮光膜１１ａのパターン（図２参照）を有するフォトマスクを用いてフォトレジストを露光し、その後フォトレジストを現像することにより、図４（ｂ）に示すように、最終的に形成する第１遮光膜１１ａのパターンを有するフォトレジスト２０７を形成する。
【００８０】
次に、フォトレジスト２０７をマスクとして遮光層１１のエッチングを行い、その後、フォトレジスト２０７を剥離することにより、図４（ｃ）に示すように、基板本体１０Ａの表面上において、トランジスタ素子の形成領域（画素部）にのみ所定のパターン（図２参照）の第１遮光膜（遮光層）１１ａが形成される。第１遮光膜１１ａの膜厚は、例えば１５０〜２００ｎｍとなる。
【００８１】
次に、図５（ａ）に示すように、第１遮光膜１１ａを形成した基板本体１０Ａの表面上に、スパッタリング法、ＣＶＤ法などにより、第１の絶縁体層１２Ａを形成する。第１の絶縁体層１２Ａの材料としては、酸化シリコンや、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス等を例示することができる。また、第１の絶縁体層１２Ａの膜厚は、少なくとも第１遮光膜１１ａの膜厚よりも厚く設定し、例えば、約４００〜１０００ｎｍ、より好ましくは８００ｎｍ程度とする。
【００８２】
次に、図５（ｂ）に示すように、第１の絶縁体層１２Ａの表面上に、スパッタリング法、ＣＶＤ法などにより、第１の絶縁体層１２Ａよりも研磨レートの低い（研磨されにくい）第２の絶縁体層１２Ｂを形成する。第１の絶縁体層１２Ａが酸化シリコンからなる場合には、第１の絶縁体層１２Ａよりも研磨レートの低い第２の絶縁体層１２Ｂの材料としては窒化シリコンを例示することができる。窒化シリコンの研磨レートは酸化シリコンの研磨レートの１／３〜１／５程度である。
【００８３】
第２の絶縁体層１２Ｂの膜厚は、第１の絶縁体層１２Ａとの研磨レートの差によって決定されるが、後述する研磨工程で過剰な研磨を抑制できる程度の厚さ、例えば５０〜１５０ｎｍ程度とする。
【００８４】
図５（ｂ）に示すように、第２の絶縁体層１２Ｂを形成した後の基板本体１０Ａの表面は、トランジスタ素子の形成領域においては凹凸を有するものとなり、トランジスタ素子の非形成領域においては平坦な凹部となっている。
【００８５】
次に、第２の絶縁体層１２Ｂを形成した基板本体１０Ａの表面をＣＭＰ（化学的機械研磨）法などの方法を用いて研磨する。
【００８６】
この工程において、トランジスタ素子の形成領域にのみ凸部が形成されているので、トランジスタ素子の形成領域において、研磨レートが低く研磨速度は遅いが、凸部表面の第２の絶縁体層１２Ｂは研磨される。凸部表面の第２の絶縁体層１２Ｂが除去された後は、凸部は研磨レートの低い第１の絶縁体層１２Ａで構成されているので、凸部の研磨が進行する。このとき、凹部表面は凸部よりも研磨レートの低い第２の絶縁体層１２Ｂで構成されているので、凹部表面が研磨されることを防止することができ、凸部のみを研磨することができる。
【００８７】
凸部が減少し、トランジスタ素子の非形成領域及び形成領域の凹部表面の第２の絶縁体層１２Ｂの高さに研磨が到達すると、図５（ｃ）に示すように、基板本体１０Ａの表面において、研磨レートの低い第２の絶縁体層１２Ｂの占める面積が増加し、研磨速度が低下するので、この時点で研磨を停止することにより、第１の絶縁体層１２Ａと、第１の絶縁体層１２Ａの表面上に部分的に形成され、第１の絶縁体層１２Ａよりも研磨レートの低い第２の絶縁体層１２Ｂとから構成され、表面が平坦化された第１層間絶縁膜（絶縁体層）１２が形成される。
【００８８】
なお、この工程において、トランジスタ素子の非形成領域及び形成領域の凹部表面の第２の絶縁体層１２Ｂを全く削らなくても良いし、若干削って薄くしてもよいが、少なくともトランジスタ素子の非形成領域及び形成領域の凹部表面に、第１の絶縁体層１２Ａが露出しないように研磨を行う。
【００８９】
次に、図６〜図１１に基づいて、表面が平坦化された第１層間絶縁膜１２を形成した基板本体１０ＡからＴＦＴアレイ基板１０を製造する方法について説明する。尚、図６〜図１１は各工程におけるＴＦＴアレイ基板の一部分を、図３と同様に、図２のＡ−Ａ’断面に対応させて示す工程図である。
【００９０】
また、図６（ａ）は、図５（ｃ）の一部分を取り出して異なる縮尺で示す図である。また、図６〜図１１においては、簡略化のため、第１層間絶縁膜１２を構成する第１の絶縁体層１２Ａ及び第２の絶縁体層１２Ｂの図示を省略する。
【００９１】
図６（ｂ）に示すように、表面が平坦化された第１層間絶縁膜（絶縁体層）１２を形成した図６（ａ）に示す基板本体１０Ａと単結晶シリコン基板２０６ａとの貼り合わせを行う。
【００９２】
貼り合わせに用いる単結晶シリコン基板２０６ａの厚さは例えば６００μｍであり、あらかじめ、単結晶シリコン基板２０６ａの基板本体１０Ａと貼り合わせる側の表面には、酸化膜層２０６ｂが形成されていると共に、水素イオン（Ｈ+）が例えば加速電圧１００ｋｅＶ、ドーズ量１０×１０16／ｃｍ2にて注入されている。酸化膜層２０６ｂは単結晶シリコン基板２０６ａの表面を０．０５〜０．８μｍ程度酸化することにより形成される。
【００９３】
貼り合わせ工程は、例えば３００℃で２時間熱処理することによって２枚の基板を直接貼り合わせる方法を採用することができる。また、貼り合わせ強度をさらに高めるためには、さらに熱処理温度を上げて４５０℃程度にする必要があるが、石英などからなる基板本体１０Ａと単結晶シリコン基板２０６ａの熱膨張係数には大きな差があるため、このまま加熱すると単結晶シリコン層にクラックなどの欠陥が発生し、製造されるＴＦＴアレイ基板１０の品質が劣化する恐れがある。
【００９４】
このようなクラックなどの欠陥の発生を抑制するためには、一度３００℃にて貼り合わせのための熱処理を行った単結晶シリコン基板２０６ａをウエットエッチングまたはＣＭＰによって１００〜１５０μｍ程度まで薄くした後に、さらに高温の熱処理を行うことが望ましい。例えば８０℃のＫＯＨ水溶液を用い、単結晶シリコン基板２０６ａの厚さが１５０μｍなるようエッチングを行った後、基板本体１０Ａとの貼り合わせを行い、さらに４５０℃にて再び熱処理し、貼り合わせ強度を高めることが望ましい。
【００９５】
次に、図６（ｃ）に示すように、貼り合わせた単結晶シリコン基板２０６ａの貼り合わせ面側の酸化膜２０６ｂと単結晶シリコン層２０６を残したまま、単結晶シリコン基板２０６ａを基板本体１０Ａから剥離するための熱処理を行う。この基板の剥離現象は、単結晶シリコン基板２０６ａ中に導入された水素イオンによって、単結晶シリコン基板２０６ａの表面近傍のある層でシリコンの結合が分断されるために生じるものである。
【００９６】
熱処理は例えば、貼り合わせた２枚の基板を毎分２０℃の昇温速度にて６００℃まで加熱することにより行うことができる。この熱処理によって、貼り合わせた単結晶シリコン基板２０６ａが基板本体１０Ａと分離し、基板本体１０Ａの表面上には約２００ｎｍ±５ｎｍ程度の単結晶シリコン層２０６が形成される。なお、単結晶シリコン層２０６は、前に述べた単結晶シリコン基板２０６ａに対して行われる水素イオン注入の加速電圧を変えることによって５０ｎｍ〜３０００ｎｍまで任意の膜厚で形成することが可能である。
【００９７】
なお、薄膜化した単結晶シリコン層２０６は、ここに述べた方法以外に、単結晶シリコン基板の表面を研磨してその膜厚を３〜５μｍとした後、さらにＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法によってその膜厚を０．０５〜０．８μｍ程度までエッチングして仕上げる方法や、多孔質シリコン上に形成したエピタキシャルシリコン層を多孔質シリコン層の選択エッチングによって貼り合わせ基板上に転写するＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）法によっても得ることができる。
【００９８】
次に、図６（ｄ）に示すように、フォトリソグラフィ工程、エッチング工程等により、図２に示した如き所定パターンの半導体層１ａを形成する。即ち、特にデータ線６ａ下で容量線３ｂが形成される領域及び走査線３ａに沿って容量線３ｂが形成される領域には、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａから延設された第１蓄積容量電極１ｆを形成する。
【００９９】
次に、図６（ｅ）に示すように、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａと共に第１蓄積容量電極１ｆを約８５０〜１３００℃の温度、好ましくは約１０００℃の温度で７２分程度熱酸化することにより、約６０ｎｍの比較的薄い厚さの熱酸化シリコン膜を形成し、画素スイッチング用ＴＦＴ３０のゲート絶縁膜２と共に容量形成用のゲート絶縁膜２を形成する。この結果、半導体層１ａ及び第１蓄積容量電極１ｆの厚さは、約３０〜１７０ｎｍの厚さ、ゲート絶縁膜２の厚さは、約６０ｎｍの厚さとなる。
【０１００】
次に、図７（ａ）に示すように、Ｎチャネルの半導体層１ａに対応する位置にレジスト膜３０１を形成し、Ｐチャネルの半導体層１ａにＰなどのＶ族元素のドーパント３０２を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、２×１０11／ｃｍ2のドーズ量にて）ドープする。
【０１０１】
次に、図７（ｂ）に示すように、図示を省略するＰチャネルの半導体層１ａに対応する位置にレジスト膜を形成し、Ｎチャネルの半導体層１ａにＢなどのIII族元素のドーパント３０３を低濃度で（例えば、Ｂイオンを３５ｋｅＶの加速電圧、１×１０12／ｃｍ2のドーズ量にて）ドープする。
【０１０２】
次に、図７（ｃ）に示すように、Ｐチャネル、Ｎチャネル毎に各半導体層１ａのチャネル領域１ａ’の端部を除く基板１０の表面にレジスト膜３０５を形成し、Ｐチャネルについて、図７（ａ）に示した工程の約１〜１０倍のドーズ量のＰなどのＶ族元素のドーパント３０６、Ｎチャネルについて図７（ｂ）に示した工程の約１〜１０倍のドーズ量のＢなどのIII族元素のドーパント３０６をドープする。
【０１０３】
次に、図７（ｄ）に示すように、半導体層１ａを延設してなる第１蓄積容量電極１ｆを低抵抗化するため、基板本体１０Ａの表面の走査線３ａ（ゲート電極）に対応する部分にレジスト膜３０７（走査線３ａよりも幅が広い）を形成し、これをマスクとしてその上からＰなどのＶ族元素のドーパント３０８を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、３×１０14／ｃｍ2のドーズ量にて）ドープする。
【０１０４】
次に、図８（ａ）に示すように、第１層間絶縁膜１２に第１遮光膜１１ａに至るコンタクトホール１３を反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより或いはウエットエッチングにより形成する。この際、反応性エッチング、反応性イオンビームエッチングのような異方性エッチングにより、コンタクトホール１３等を開孔した方が、開孔形状をマスク形状とほぼ同じにできるという利点がある。但し、ドライエッチングとウエットエッチングとを組み合わせて開孔すれば、これらのコンタクトホール１３等をテーパ状にできるので、配線接続時の断線を防止できるという利点が得られる
次に、図８（ｂ）に示すように、減圧ＣＶＤ法等によりポリシリコン層３を３５０ｎｍ程度の厚さで堆積した後、リン（Ｐ）を熱拡散し、ポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜３の成膜と同時に導入したドープトシリコン膜を用いてもよい。これにより、ポリシリコン層３の導電性を高めることができる。
【０１０５】
次に、図８（ｃ）に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図２に示した如き所定パターンの走査線３ａと共に容量線３ｂを形成する。尚、この後、基板本体１０Ａの裏面に残存するポリシリコンを基板本体１０Ａの表面をレジスト膜で覆ってエッチングにより除去する。
【０１０６】
次に、図８（ｄ）に示すように、半導体層１ａにＰチャネルのＬＤＤ領域を形成するために、Ｎチャネルの半導体層１ａに対応する位置をレジスト膜３０９で覆い、走査線３ａ（ゲート電極）を拡散マスクとして、まずＢなどのIII族元素のドーパント３１０を低濃度で（例えば、ＢＦ2イオンを９０ｋｅＶの加速電圧、３×１０13／ｃｍ2のドーズ量にて）ドープし、Ｐチャネルの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成する。
【０１０７】
続いて、図８（ｅ）に示すように、半導体層１ａにＰチャネルの高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、Ｎチャネルの半導体層１ａに対応する位置をレジスト膜３０９で覆った状態で、かつ、図示はしていないが走査線３ａよりも幅の広いマスクでレジスト層をＰチャネルに対応する走査線３ａ上に形成した状態、同じくＢなどのIII族元素のドーパント３１１を高濃度で（例えば、ＢＦ2イオンを９０ｋｅＶの加速電圧、２×１０15／ｃｍ2のドーズ量にて）ドープする。
【０１０８】
次に、図９（ａ）に示すように、半導体層１ａにＮチャネルのＬＤＤ領域を形成するために、Ｐチャネルの半導体層１ａに対応する位置をレジスト膜（図示せず）で覆い、走査線３ａ（ゲート電極）を拡散マスクとして、ＰなどのＶ族元素のドーパント６０を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×１０12／ｃｍ2のドーズ量にて）ドープし、Ｎチャネルの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成する。
【０１０９】
続いて、図９（ｂ）に示すように、半導体層１ａにＮチャネルの高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広いマスクでレジスト６２をＮチャネルに対応する走査線３ａ上に形成した後、同じくＰなどのＶ族元素のドーパント６１を高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０15／ｃｍ2のドーズ量にて）ドープする。
【０１１０】
次に、図９（ｃ）に示すように、画素スイッチング用ＴＦＴ３０における走査線３ａと共に容量線３ｂ及び走査線３ａを覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４を形成する。第２層間絶縁膜４の膜厚は、約５００〜１５００ｎｍが好ましく、更に８００ｎｍがより好ましい。
【０１１１】
この後、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを活性化するために約８５０℃のアニール処理を２０分程度行う。
【０１１２】
次に、図９（ｄ）に示すように、データ線３１に対するコンタクトホール５を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより或いはウエットエッチングにより形成する。また、走査線３ａや容量線３ｂを図示しない配線と接続するためのコンタクトホールも、コンタクトホール５と同一の工程により第２層間絶縁膜４に開孔する。
【０１１３】
次に、図１０（ａ）に示すように、第２層間絶縁膜４の上に、スパッタ処理等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜６として、約１００〜７００ｎｍの厚さ、好ましくは約３５０ｎｍに堆積し、更に図１０（ｂ）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａを形成する。
【０１１４】
次に、図１０（ｃ）に示すように、データ線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜７を形成する。第３層間絶縁膜７の膜厚は、約５００〜１５００ｎｍが好ましく、更に８００ｎｍがより好ましい。
【０１１５】
次に、図１１（ａ）に示すように、画素スイッチング用ＴＦＴ３０において、画素電極９ａと高濃度ドレイン領域１ｅとを電気的に接続するためのコンタクトホール８を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。
【０１１６】
次に、図１１（ｂ）に示すように、第３層間絶縁膜７の上に、スパッタ処理等により、ＩＴＯ等の透明導電性薄膜９を、約５０〜２００ｎｍの厚さに堆積し、更に図１１（ｃ）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。尚、本実施形態の液晶装置が反射型液晶装置である場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
【０１１７】
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜１６（図３参照）が形成される。
【０１１８】
以上のようにして、ＴＦＴアレイ基板（電気光学装置用基板）１０が製造される。
【０１１９】
本実施形態の電気光学装置用基板の製造方法によれば、基板本体（光透過性基板）１０Ａの表面上において、トランジスタ素子の形成領域（画素部）にのみ第１遮光膜（遮光層）１１ａを形成し、第１遮光膜１１ａを形成した基板本体１０Ａの表面上に第１の絶縁体層１２Ａと第１の絶縁体層１２Ａよりも研磨レートの低い第２の絶縁体層１２Ｂを順次積層形成してから基板本体１０Ａ表面の研磨を行うことにより、表面が平坦化された第１層間絶縁膜（絶縁体層）１２を形成することができるので、第１層間絶縁膜（絶縁体層）１２と単結晶シリコン層２０６とを貼り合わせた境界面にボイドを発生させないため、ＴＦＴ（トランジスタ素子）３０の特性の劣化を防止することができる。
【０１２０】
また、第１層間絶縁膜１２と単結晶シリコン層２０６との貼り合わせ強度を確保することができるので、ＴＦＴ（トランジスタ素子）３０を形成する工程において膜剥がれ等の不良が発生することを防止し、製品の歩留まりを向上させることができる。
【０１２１】
次に、対向基板２０の製造方法及びＴＦＴアレイ基板１０と対向基板２０とから液晶装置を製造する方法について説明する。
【０１２２】
図３に示した対向基板２０については、基板本体２０Ａとしてガラス基板等の光透過性基板を用意し、基板本体２０Ａの表面上に、第２遮光膜２３及び後述する周辺見切りとしての第２遮光膜を形成する。第２遮光膜２３及び後述する周辺見切りとしての第２遮光膜は、例えばＣｒ、Ｎｉ、Ａｌなどの金属材料をスパッタリングした後、フォトリソグラフィ工程、エッチング工程を経て形成される。尚、これらの第２遮光膜は、上記の金属材料の他、カーボンやＴｉなどをフォトレジストに分散させた樹脂ブラックなどの材料から形成してもよい。
【０１２３】
その後、基板本体２０Ａの表面上の全面にスパッタリング法などにより、ＩＴＯ等の透明導電性薄膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。更に、対向電極２１の表面上の全面にポリイミドなどの配向膜の塗布液を塗布した後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜２２（図３参照）を形成する。以上のようにして、対向基板２０が製造される。
【０１２４】
最後に、上述のように製造されたＴＦＴアレイ基板１０と対向基板２０とを、配向膜１６及び２２が互いに対向するようにシール材により貼り合わせ、真空吸引法などの方法により、両基板間の空間に、例えば複数種類のネマティック液晶を混合してなる液晶を吸引して、所定の厚みを有する液晶層５０を形成することにより、上記構造の液晶装置が製造される。
【０１２５】
（液晶装置の全体構成）
上記のように構成された本実施形態の液晶装置の全体構成を図１２及び図１３を参照して説明する。尚、図１２は、ＴＦＴアレイ基板１０を対向基板２０側から見た平面図であり、図１３は、対向基板２０を含めて示す図１２のＨ−Ｈ’断面図である。
【０１２６】
図１２において、ＴＦＴアレイ基板１０の表面上には、シール材５２がその縁に沿って設けられており、図１３に示すように、図１２に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。
【０１２７】
図１２に示すように、対向基板２０の表面上にはシール材５２の内側に並行させて、例えば第２遮光膜２３と同じ或いは異なる材料から成る周辺見切りとしての第２遮光膜５３が設けられている。
【０１２８】
また、ＴＦＴアレイ基板１０において、シール材５２の外側の領域には、データ線駆動回路１０１及び実装端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。走査線３ａに供給される走査信号遅延が問題にならない場合には、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。
【０１２９】
また、データ線駆動回路１０１を表示領域（画素部）の辺に沿って両側に配列してもよい。例えば奇数列のデータ線６ａは表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線６ａは表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。この様にデータ線６ａを櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。
【０１３０】
更にＴＦＴアレイ基板１０の残る一辺には、表示領域の両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられており、更に、周辺見切りとしての第２遮光膜５３の下に隠れてプリチャージ回路を設けてもよい。また、ＴＦＴアレイ基板１０と対向基板２０間のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。
【０１３１】
また、ＴＦＴアレイ基板１０の表面上には更に、製造途中や出荷時の液晶装置の品質、欠陥等を検査するための検査回路等を形成してもよい。また、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０の表面上に設ける代わりに、例えばＴＡＢ（テープオートメイテッドボンディング基板）上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺領域に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。
【０１３２】
また、対向基板２０の光が入射する側及びＴＦＴアレイ基板１０の光が出射する側には各々、例えば、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード、Ｄ−ＳＴＮ（デュアルスキャン−ＳＴＮ）モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光手段などが所定の方向で配置される。
【０１３３】
本実施形態の液晶装置がカラー液晶プロジェクタ（投射型表示装置）に適用される場合には、３枚の液晶装置がＲＧＢ用のライトバルブとして各々用いられ、各パネルには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、その場合には上記実施形態で示したように、対向基板２０に、カラーフィルタは設けられていない。
【０１３４】
しかしながら、対向基板２０の基板本体２０Ａの液晶層５０側表面上において、第２遮光膜２３の形成されていない画素電極９ａに対向する所定領域にＲＧＢのカラーフィルタをその保護膜と共に形成してもよい。このような構成とすれば、液晶プロジェクタ以外の直視型や反射型のカラー液晶テレビなどのカラー液晶装置に、上記実施形態の液晶装置を適用することができる。
【０１３５】
更に、対向基板２０の表面上に１画素に1個対応するようにマイクロレンズを形成してもよい。このようにすれば、入射光の集光効率を向上することで、明るい液晶装置が実現できる。更にまた、対向基板２０の表面上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付き対向基板によれば、より明るいカラー液晶装置が実現できる。
【０１３６】
なお、本実施形態における液晶装置では、従来と同様に入射光を対向基板２０側から入射させることとしたが、ＴＦＴアレイ基板１０に第１遮光膜１１ａを設ける構成としているので、ＴＦＴアレイ基板１０側から入射光を入射させ、対向基板２０側から出射するようにしても良い。即ち、このように液晶装置を液晶プロジェクタに取り付けても、半導体層１ａのチャネル領域１ａ’及びＬＤＤ領域１ｂ、１ｃに光が入射することを防ぐことが出来、高画質の画像を表示することが可能である。
【０１３７】
従来は、ＴＦＴアレイ基板１０の裏面側での反射を防止するために、反射防止用のＡＲ（Ａｎｔｉ−ｒｅｆｌｅｃｔｉｏｎ）被膜された偏光手段を別途配置したり、ＡＲフィルムを貼り付ける必要があった。しかし、本実施形態では、ＴＦＴアレイ基板１０の表面と半導体層１ａの少なくともチャネル領域１ａ’及びＬＤＤ領域１ｂ、１ｃとの間に第１遮光膜１１ａが形成されているため、このようなＡＲ被膜された偏光手段やＡＲフィルムを用いたり、ＴＦＴアレイ基板１０そのものをＡＲ処理した基板を使用する必要が無くなる。
【０１３８】
従って、上記実施形態によれば、材料コストを削減でき、また偏光手段の貼り付け時に、ごみ、傷等により、歩留まりを落とすことがなく大変有利である。また、耐光性が優れているため、明るい光源を使用したり、偏光ビームスプリッタにより偏光変換して、光利用効率を向上させても、光によるクロストーク等の画質劣化を生じない。
【０１３９】
また、本実施形態の液晶装置は、本実施形態の電気光学装置用基板用基板の製造方法により製造されたＴＦＴアレイ基板（電気光学装置用基板）１０を備えたものであるので、第１層間絶縁膜（絶縁体層）１２と単結晶シリコン層２０６とを貼り合わせた境界面にボイドがなく、第１層間絶縁膜（絶縁体層）１２と単結晶シリコン層２０６との貼り合わせ強度が強く、ＴＦＴ（トランジスタ素子）３０の特性にばらつきや欠陥を生じることがない、性能の優れたものとなる。
【０１４０】
［第２実施形態］
（電気光学装置用基板の製造方法）
次に、本発明に係る第２実施形態の電気光学装置用基板の製造方法として、ＴＦＴアレイ基板の製造方法について説明する。
【０１４１】
本実施形態の電気光学装置用基板の製造方法において、第１実施形態の電気光学装置用基板の製造方法と異なる点は第１遮光膜の形成領域と、第１層間絶縁膜の形成方法のみである。
【０１４２】
したがって、図１４、図１５に基づいてＴＦＴアレイ基板の基板本体の表面上に第１層間絶縁膜を形成するまでの工程についてのみ説明する。図１４、図１５は第１実施形態の図４、図５に相当する図である。なお、図１５以降の製造工程、すなわち第１層間絶縁膜を形成した後の工程については第１実施形態において図６〜図１１に示したものと全く同様である。また、図１４、図１５において、第１実施形態と同じ構成要素については同じ参照符号を付し、説明は省略する。
【０１４３】
本実施形態においては、トランジスタ素子の形成領域のみならず、トランジスタ素子の非形成領域にもパターニングされていない第１遮光膜（遮光層）を形成する場合について説明する。
【０１４４】
なお、本実施形態において、トランジスタ素子の非形成領域とは、具体的には、トランジスタ素子の形成領域（画素部）の周辺領域に存在する、対向基板貼り合わせのためのシール材を塗布するシール領域や、データ線、走査線を駆動するための駆動回路の周辺部、入出力信号線を接続するための接続端子を形成する端子パッド領域等を指す。
【０１４５】
図１４（ａ）に示すように、第１実施形態と同様に、ＴＦＴアレイ基板１０の基板本体１０Ａの表面上に所定のパターンの第１遮光膜（遮光層）１１ａを形成する。本実施形態においては、トランジスタ素子の形成領域に所定のパターン（図２参照）の第１遮光膜（遮光層）１１ａを形成し、トランジスタ素子の非形成領域にはパターニングされていない第１遮光膜（遮光層）１１ａを形成する。第１遮光膜１１ａの膜厚は、例えば１５０〜２００ｎｍ程度とする。
【０１４６】
次に、図１４（ｂ）に示すように、第１実施形態と同様に、第１遮光膜（遮光層）１１ａを形成した基板本体１０Ａの表面上に、第１の絶縁体層１２Ａを形成する。第１の絶縁体層１２Ａの膜厚は、少なくとも第１遮光膜１１ａの膜厚よりも厚く設定し、例えば約４００〜１０００ｎｍ、より好ましくは８００ｎｍ程度とする。
【０１４７】
次に、図１４（ｃ）に示すように、第１実施形態と同様に、第１の絶縁体層１２Ａの表面上に、第１の絶縁体層１２Ａよりも研磨レートの低い第２の絶縁体層１２Ｂを形成する。第２の絶縁体層１２Ｂの膜厚は、次の工程で形成する第３の絶縁体層１２Ｃとの研磨レートの差によって決定されるが、後述する研磨工程で過剰な研磨を抑制できる程度の厚さ、例えば５０〜１５０ｎｍ程度とする。
【０１４８】
次に、図１５（ａ）に示すように、第２の絶縁体層１２Ｂの表面上に、スパッタリング法、ＣＶＤ法などにより、第２の絶縁体層１２Ｂよりも研磨レートの高い第３の絶縁体層１２Ｃを形成する。第３の絶縁体層１２Ｃの膜厚は、少なくとも、第２の絶縁体層１２Ｂを形成した基板本体１０Ａ表面に形成された段差の高さよりも厚く設定する。すなわち、第３の絶縁体層１２Ｃの膜厚は、少なくとも第１遮光膜１１ａの膜厚より厚く設定し、例えば３００ｎｍ程度とする。
【０１４９】
第１の絶縁体層１２Ａ、第３の絶縁体層１２Ｃの材料としては酸化シリコン、第１の絶縁体層１２Ａ、第３の絶縁体層１２Ｃよりも研磨レートの低い第２の絶縁体層１２Ｂの材料としては窒化シリコンを例示することができる。窒化シリコンの研磨レートは酸化シリコンの研磨レートの１／３〜１／５程度である。
【０１５０】
第３の絶縁体層１２Ｃを形成した基板本体１０Ａの表面は、図１５（ａ）に示すように、トランジスタ素子の形成領域においては凹凸を有するものとなり、トランジスタの非形成領域においては平坦な凸部となっている。
【０１５１】
次に、第３の絶縁体層１２Ｃを形成した基板本体１０Ａの表面をＣＭＰ（化学的機械研磨）法などの方法により研磨する。
【０１５２】
この工程において、はじめにトランジスタ素子の形成領域の凸部及び非形成領域において、研磨レートの高い第３の絶縁体層１２Ｃが研磨される。その後、トランジスタ素子の形成領域の凸部及び非形成領域の第２の絶縁体層１２Ｂの高さに研磨が到達すると、基板本体１０Ａの表面における、研磨レートの低い第２の絶縁体層１２Ｂの占める面積が増加し、研磨速度が低下するので、この時点で研磨を停止することにより、図１５（ｂ）に示すように、第１の絶縁体層１２Ａと、第１の絶縁体層１２Ａの表面上に形成され、第１の絶縁体層１２Ａよりも研磨レートの低い第２の絶縁体層１２Ｂと、第２の絶縁体層１２Ｂの表面上に部分的に形成され、第２の絶縁体層１２Ｂよりも研磨レートの高い第３の絶縁体層１２Ｃとからなり、表面が平坦化された第１層間絶縁膜１２０が形成される。
【０１５３】
なお、この工程において、トランジスタ素子の非形成領域及び形成領域の凸部の第２の絶縁体層１２Ｂを全く削らなくても良いし、若干削って薄くしてもよいが、基板本体１０Ａの表面に、第１の絶縁体層１２Ａが露出しないように研磨を行う。
【０１５４】
本実施形態の電気光学装置用基板の製造方法によれば、基板本体（光透過性基板）１０Ａの表面上において、トランジスタ素子の非形成領域にも第１遮光膜（遮光層）１１ａを形成し、第１遮光膜（遮光層）１１ａを形成した基板本体１０Ａの表面上に第１の絶縁体層１２Ａと第１の絶縁体層１２Ａよりも研磨レートの低い第２の絶縁体層１２Ｂと第２の絶縁体層１２Ｂよりも研磨レートの高い第３の絶縁体層１２Ｃとを形成してから基板本体１０Ａ表面の研磨を行うことにより、表面が平坦化された第１層間絶縁膜（絶縁体層）１２０を形成することができるので、第１層間絶縁膜（絶縁体層）１２０と単結晶シリコン層とを貼り合わせた境界面にボイドを発生させないため、ＴＦＴ（トランジスタ素子）の特性の劣化を防止することができる。
【０１５５】
また、第１層間絶縁膜（絶縁体層）１２０と単結晶シリコン層との貼り合わせ強度を確保できるので、ＴＦＴ（トランジスタ素子）を形成する工程において膜剥がれ等の不良が発生することを防止し、製品の歩留まりを向上させることができる。
【０１５６】
また、本実施形態の電気光学装置用基板の製造方法により、第１の絶縁体層１２Ａと、第１の絶縁体層１２Ａの表面上に形成され、第１の絶縁体層１２Ａよりも研磨レートの低い第２の絶縁体層１２Ｂと、第２の絶縁体層１２Ｂの表面上に部分的に形成され、第２の絶縁体層１２Ｂよりも研磨レートの高い第３の絶縁体層１２Ｃとから構成され、表面が平坦化された第１層間絶縁膜（絶縁体層）１２０を備え、ＴＦＴ（トランジスタ素子）を構成する半導体層が単結晶シリコン層から形成されたＴＦＴアレイ基板（電気光学装置用基板）を提供することができる。
【０１５７】
また、本実施形態の電気光学装置用基板用基板の製造方法により製造されたＴＦＴアレイ基板（電気光学装置用基板）を備えることにより、第１層間絶縁膜（絶縁体層）１２０と単結晶シリコン層とを貼り合わせた境界面にボイドがなく、第１層間絶縁膜（絶縁体層）１２０と単結晶シリコン層との貼り合わせ強度が強く、トランジスタ素子の特性にばらつきや欠陥を生じることがない、性能の優れた液晶装置（電気光学装置）を提供することができる。
【０１５８】
なお、本実施形態においては、トランジスタ素子の非形成領域にパターニングされていない第１遮光膜（遮光層）を形成する場合についてのみ説明したが、トランジスタ素子の非形成領域に形成する第１遮光膜のパターンはトランジスタ素子の形成領域に形成される第１遮光膜と同じパターンなど、いかなるパターンであっても同等の効果を得ることができる。
【０１５９】
（電子機器）
上記の第１、第２実施形態の電気光学装置用基板の製造方法により製造される電気光学装置用基板を備えた液晶装置（電気光学装置）を用いた電子機器の一例として、投射型表示装置の構成について、図１６を参照して説明する。
【０１６０】
図１６において、投射型表示装置１１００は、第１、第２実施形態の電気光学装置用基板の製造方法により製造される電気光学装置用基板を備えた液晶装置を３個用意し、夫々ＲＧＢ用の液晶装置９６２Ｒ、９６２Ｇ及び９６２Ｂとして用いた投射型液晶装置の光学系の概略構成図を示す。
【０１６１】
本例の投射型表示装置の光学系には、光源装置９２０と、均一照明光学系９２３が採用されている。そして、投射型表示装置は、この均一照明光学系９２３から出射される光束Ｗを赤（Ｒ）、緑（Ｇ）、青（Ｂ）に分離する色分離手段としての色分離光学系９２４と、各色光束Ｒ、Ｇ、Ｂを変調する変調手段としての３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂと、変調された後の色光束を再合成する色合成手段としての色合成プリズム９１０と、合成された光束を投射面１００の表面に拡大投射する投射手段としての投射レンズユニット９０６を備えている。また、青色光束Ｂを対応するライトバルブ９２５Ｂに導く導光系９２７をも備えている。
【０１６２】
均一照明光学系９２３は、２つのレンズ板９２１、９２２と反射ミラー９３１を備えており、反射ミラー９３１を挟んで２つのレンズ板９２１、９２２が直交する状態に配置されている。均一照明光学系９２３の２つのレンズ板９２１、９２２は、それぞれマトリクス状に配置された複数の矩形レンズを備えている。光源装置９２０から出射された光束は、第１のレンズ板９２１の矩形レンズによって複数の部分光束に分割される。そして、これらの部分光束は、第２のレンズ板９２２の矩形レンズによって３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂ付近で重畳される。従って、均一照明光学系９２３を用いることにより、光源装置９２０が出射光束の断面内で不均一な照度分布を有している場合でも、３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂを均一な照明光で照明することが可能となる。
【０１６３】
各色分離光学系９２４は、青緑反射ダイクロイックミラー９４１と、緑反射ダイクロイックミラー９４２と、反射ミラー９４３から構成される。まず、青緑反射ダイクロイックミラー９４１において、光束Ｗに含まれている青色光束Ｂおよび緑色光束Ｇが直角に反射され、緑反射ダイクロイックミラー９４２の側に向かう。赤色光束Ｒはこのミラー９４１を通過して、後方の反射ミラー９４３で直角に反射されて、赤色光束Ｒの出射部９４４からプリズムユニット９１０の側に出射される。
【０１６４】
次に、緑反射ダイクロイックミラー９４２において、青緑反射ダイクロイックミラー９４１において反射された青色、緑色光束Ｂ、Ｇのうち、緑色光束Ｇのみが直角に反射されて、緑色光束Ｇの出射部９４５から色合成光学系の側に出射される。緑反射ダイクロイックミラー９４２を通過した青色光束Ｂは、青色光束Ｂの出射部９４６から導光系９２７の側に出射される。本例では、均一照明光学素子の光束Ｗの出射部から、色分離光学系９２４における各色光束の出射部９４４、９４５、９４６までの距離がほぼ等しくなるように設定されている。
【０１６５】
色分離光学系９２４の赤色、緑色光束Ｒ、Ｇの出射部９４４、９４５の出射側には、それぞれ集光レンズ９５１、９５２が配置されている。したがって、各出射部から出射した赤色、緑色光束Ｒ、Ｇは、これらの集光レンズ９５１、９５２に入射して平行化される。
【０１６６】
このように平行化された赤色、緑色光束Ｒ、Ｇは、ライトバルブ９２５Ｒ、９２５Ｇに入射して変調され、各色光に対応した画像情報が付加される。すなわち、これらの液晶装置は、図示を省略している駆動手段によって画像情報に応じてスイッチング制御されて、これにより、ここを通過する各色光の変調が行われる。一方、青色光束Ｂは、導光系９２７を介して対応するライトバルブ９２５Ｂに導かれ、ここにおいて、同様に画像情報に応じて変調が施される。尚、本例のライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂは、それぞれさらに入射側偏光手段９６０Ｒ、９６０Ｇ、９６０Ｂと、出射側偏光手段９６１Ｒ、９６１Ｇ、９６１Ｂと、これらの間に配置された液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂとからなる液晶ライトバルブである。
【０１６７】
導光系９２７は、青色光束Ｂの出射部９４６の出射側に配置した集光レンズ９５４と、入射側反射ミラー９７１と、出射側反射ミラー９７２と、これらの反射ミラーの間に配置した中間レンズ９７３と、ライトバルブ９２５Ｂの手前側に配置した集光レンズ９５３とから構成されている。集光レンズ９４６から出射された青色光束Ｂは、導光系９２７を介して液晶装置９６２Ｂに導かれて変調される。各色光束の光路長、すなわち、光束Ｗの出射部から各液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂまでの距離は青色光束Ｂが最も長くなり、したがって、青色光束の光量損失が最も多くなる。しかし、導光系９２７を介在させることにより、光量損失を抑制することができる。
【０１６８】
各ライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂを通って変調された各色光束Ｒ、Ｇ、Ｂは、色合成プリズム９１０に入射され、ここで合成される。そして、この色合成プリズム９１０によって合成された光が投射レンズユニット９０６を介して所定の位置にある投射面１００の表面に拡大投射されるようになっている。
【０１６９】
本例では、液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂには、ＴＦＴの下側に第１遮光膜（遮光層）が設けられているため、当該液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂからの投射光に基づく液晶プロジェクタ内の投射光学系による反射光、投射光が通過する際のＴＦＴアレイ基板の表面からの反射光、他の液晶装置から出射した後に投射光学系を突き抜けてくる投射光の一部等が、戻り光としてＴＦＴアレイ基板の側から入射しても、画素電極のスイッチング用のＴＦＴのチャネルに対する遮光を十分に行うことができる。
【０１７０】
このため、小型化に適したプリズムユニットを投射光学系に用いても、各液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂとプリズムユニットとの間において、戻り光防止用のフィルムを別途配置したり、偏光手段に戻り光防止処理を施したりすることが不要となるので、構成を小型且つ簡易化する上で大変有利である。
【０１７１】
また、本実施形態では、戻り光によるＴＦＴのチャネル領域への影響を抑えることができるため、液晶装置に直接戻り光防止処理を施した偏光手段９６１Ｒ、９６１Ｇ、９６１Ｂを貼り付けなくてもよい。そこで、図１７に示されるように、偏光手段を液晶装置から離して形成、より具体的には、一方の偏光手段９６１Ｒ、９６１Ｇ、９６１Ｂはプリズムユニット９１０に貼り付け、他方の偏光手段９６０Ｒ、９６０Ｇ、９６０Ｂは集光レンズ９５３、９４５、９４４に貼り付けることが可能である。このように、偏光手段をプリズムユニットあるいは集光レンズに貼り付けることにより、偏光手段の熱は、プリズムユニットあるいは集光レンズで吸収されるため、液晶装置の温度上昇を防止することができる。
【０１７２】
また、図示を省略するが、液晶装置と偏光手段とを離間形成することにより、液晶装置と偏光手段との間には空気層ができるため、冷却手段を設け、液晶装置と偏光手段との間に冷風等の送風を送り込むことにより、液晶装置の温度上昇をさらに防ぐことができ、液晶装置の温度上昇による誤動作を防ぐことができる。
【０１７３】
【発明の効果】
以上説明したように、本発明の電気光学装置用基板の製造方法によれば、トランジスタ素子の形成領域にのみ遮光層を形成する場合など、光透過性基板の表面における凹部の面積が比較的大きい場合には、遮光層を形成した光透過性基板上に第１の絶縁体層と、第１の絶縁体層よりも研磨レートの低い（研磨されにくい）第２の絶縁体層を形成してから基板表面を研磨し、トランジスタ素子の非形成領域にも遮光層を形成する場合など、光透過性基板の表面における凹部の面積が比較的小さい場合には、遮光層を形成した光透過性基板上に第１の絶縁体層と、第１の絶縁体層よりも研磨レートの低い（研磨されにくい）第２の絶縁体層と、第２の絶縁体層より研磨レートの高い（研磨されやすい）第３の絶縁体層を形成してから基板表面を研磨することにより、第２の絶縁体層の存在によって、過剰に研磨される部分が生じることを防止することができるので、絶縁体層の表面を平坦化することができる。
【０１７４】
また、本発明の電気光学装置用基板の製造方法により製造される電気光学装置用基板及びこの電気光学装置用基板を備えた電気光学装置は、絶縁体層表面が平坦化されているので、絶縁体層と単結晶シリコン層とを貼り合わせた境界面にボイドがなく、絶縁体層と単結晶シリコン層との貼り合わせ強度が強く、トランジスタ素子の特性にばらつきや欠陥を生じることがない、性能の優れたものとなる。
【０１７５】
また、本発明の電気光学装置を備えることにより、性能の優れた電子機器を提供することができる。
【図面の簡単な説明】
【図１】 図１は、本発明に係る第１実施形態の電気光学装置において、画素部を構成する各種素子、配線等の等価回路図である。
【図２】 図２は、本発明に係る第１実施形態の電気光学装置において、ＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。
【図３】 図３は、図２のＡ−Ａ’断面図である。
【図４】 図４（ａ）〜（ｃ）は、本発明に係る第１実施形態の電気光学装置用基板の製造方法を示す工程図である。
【図５】 図５（ａ）〜（ｃ）は、本発明に係る第１実施形態の電気光学装置用基板の製造方法を示す工程図である。
【図６】 図６（ａ）〜（ｅ）は、本発明に係る第１実施形態の電気光学装置用基板の製造方法を示す工程図である。
【図７】 図７（ａ）〜（ｄ）は、本発明に係る第１実施形態の電気光学装置用基板の製造方法を示す工程図である。
【図８】 図８（ａ）〜（ｅ）は、本発明に係る第１実施形態の電気光学装置用基板の製造方法を示す工程図である。
【図９】 図９（ａ）〜（ｄ）は、本発明に係る第１実施形態の電気光学装置用基板の製造方法を示す工程図である。
【図１０】 図１０（ａ）〜（ｃ）は、本発明に係る第１実施形態の電気光学装置用基板の製造方法を示す工程図である。
【図１１】 図１１（ａ）〜（ｃ）は、本発明に係る第１実施形態の電気光学装置用基板の製造方法を示す工程図である。
【図１２】 図１２は、本発明に係る第１実施形態の電気光学装置用基板の製造方法を用いて製造された電気光学装置用基板を備えた電気光学装置のＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板側から見た平面図である。
【図１３】 図１３は、図１２のＨ−Ｈ’断面図である。
【図１４】 図１４（ａ）〜（ｃ）は、本発明に係る第２実施形態の電気光学装置用基板の製造方法を示す工程図である。
【図１５】 図１５（ａ）、（ｂ）は、本発明に係る第２実施形態の電気光学装置用基板の製造方法を示す工程図である。
【図１６】 図１６は、本発明に係る第１、第２実施形態の電気光学装置用基板の製造方法により製造された電気光学装置用基板を備えた電気光学装置を用いた電子機器の一例である投射型表示装置の構成図である。
【図１７】 図１７（ａ）、（ｂ）は、従来の課題を説明するための図である。
【符号の説明】
１ａ…半導体層
１ａ’…チャネル領域
１ｂ…低濃度ソース領域（ソース側ＬＤＤ領域）
１ｃ…低濃度ドレイン領域（ドレイン側ＬＤＤ領域）
１ｄ…高濃度ソース領域
１ｅ…高濃度ドレイン領域
１０…ＴＦＴアレイ基板
２０…対向基板
１０Ａ、２０Ａ…基板本体（光透過性基板）
１１ａ…第１遮光膜（遮光層）
１２、１２０…第１層間絶縁膜（絶縁体層）
１２Ａ…第１の絶縁体層
１２Ｂ…第２の絶縁体層
１２Ｃ…第３の絶縁体層
３０…画素スイッチング用ＴＦＴ（トランジスタ素子）
５０…液晶層（電気光学材料層）
２０６…単結晶シリコン層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a substrate for an electro-optical device, in which a light-shielding layer having a predetermined pattern, an insulator layer, and a transistor element are sequentially provided on the surface of the light-transmitting substrate, and for the electro-optical device manufactured by the manufacturing method. The present invention relates to a substrate, an electro-optical device including the substrate for the electro-optical device, and an electronic apparatus.
[0002]
[Prior art]
The SOI technology, in which a single crystal silicon thin film is formed on an insulating substrate and a semiconductor device is formed on the single crystal silicon thin film, has advantages such as higher element speed, lower power consumption, and higher integration. It is suitably used for an electro-optical device such as a device.
[0003]
When the SOI technology is applied to the electro-optical device as described above, a single crystal silicon substrate is bonded to a light transmissive substrate, a thin single crystal silicon layer is formed by polishing or the like, and the single crystal silicon layer is used for driving a liquid crystal, for example. Transistor elements such as MOSFETs are formed.
[0004]
By the way, in a projection display device such as a projector using a liquid crystal device, light is usually incident from one light-transmitting substrate side (the surface of the liquid crystal device) constituting the liquid crystal device. In general, a light shielding layer is provided on the light incident side of the transistor element in order to prevent light leakage current from entering the channel region of the transistor element formed on the surface of the substrate.
[0005]
However, even if a light-shielding layer is provided on the light incident side of the transistor element, if the substrate on which the transistor element is formed has light transmittance, the light incident on the liquid crystal device is incident on the substrate on which the transistor element is formed. The light may be reflected at the interface on the back surface and enter the channel portion of the transistor element as return light. This return light is a small percentage of the amount of light incident from the surface of the liquid crystal device, but in a device using a very powerful light source such as a projector, a light leakage current can be sufficiently generated. That is, the return light from the back surface of the substrate on which the transistor element is formed affects the switching characteristics of the element and degrades the device characteristics. Here, the surface on which the single crystal silicon layer is formed is the front surface of the substrate, and the opposite side is the back surface.
[0006]
Japanese Patent Application Laid-Open No. 10-293320 proposes a technique for forming a light-shielding layer corresponding to each transistor element on the surface of the substrate on which the transistor element is formed, and has a predetermined pattern on the substrate surface as described above. A method has been proposed in which a light-shielding layer is formed, an insulator layer is formed thereon, the surface of the insulator layer is flattened by polishing, and a single crystal silicon substrate is bonded onto the surface.
[0007]
[Problems to be solved by the invention]
However, in a general electro-optical device, transistor elements are formed on a substrate surface such that transistor elements are formed only in a display region (pixel portion) and transistor elements are not formed in a non-display region. Region) and regions that are not dense (regions that are not formed). Therefore, the light shielding layer provided corresponding to each transistor element is also distributed at the same density, and as a result, irregularities are formed on the surface of the insulator layer formed thereon, and the irregularities are also distributed. Even if the surface of the insulating layer is polished, the degree of polishing varies on the surface of the substrate. Even if the entire surface of the substrate is polished, the insulating layer becomes thicker at the portions where the convex portions are densely packed. There is a risk that the insulating layer becomes thin in the portion where the portion is not dense (the portion where the concave portion is dense), and the flatness of the surface of the insulating layer after polishing is low.
[0008]
For example, as illustrated in FIG. 17A, when a region 1010 where the light shielding layer 1003 is dense and a region 1020 where the light shielding layer 1003 is not dense exist on the surface of the substrate 1001, the light shielding layer 1003 is formed on the substrate 1001. On the surface of the insulating layer 1004, more concave portions are formed in the non-dense region 1020 than in the region 1010 where the light-shielding layer 1003 is dense. Note that in the region 1010 where the light-shielding layers 1003 are densely formed, fine unevenness is formed on the surface of the insulator layer 1004 in accordance with the pattern of the light-shielding layer 1003, but is omitted from the drawing for simplification. .
[0009]
As described above, when the surface of the insulator layer 1004 having uneven distribution is polished, the area of the convex portion in the surface of the insulator layer 1004 where the area of the convex portion is smaller (the region 1020 in which the light shielding layers 1003 are not densely packed) Polishing is performed faster than a region having a large amount of light (region 1010 where the light shielding layer 1003 is densely packed). As a result, as illustrated in FIG. 17B, the insulator layer 1004 in the region 1020 where the light shielding layer 1003 is not densely polished is excessively polished, and the region 1010 where the light shielding layer 1003 is densely concentrated on the surface of the insulator layer 1004. A step is generated between the region 1020 and the non-performed region 1020, and the flatness of the surface of the insulator layer 1004 is low.
[0010]
As described above, when the flatness of the surface of the insulator layer is lowered, the following problems occur. First, voids are generated at the interface between the insulator layer and the single crystal silicon layer, and the characteristics of the transistor element formed in the region where the voids are present may be deteriorated. Secondly, the bonding strength between the insulator layer and the single crystal silicon layer is weakened, which may cause defects such as film peeling in the transistor element formation process after the formation of the single crystal silicon layer, thereby reducing the product yield. There is.
[0011]
The present invention has been made to solve such a problem, and an electro-optical device substrate manufacturing method and an electro-optical device substrate capable of flattening an insulator layer surface to which a single crystal silicon layer is bonded, It is an object of the present invention to provide an electro-optical device including a substrate for an electro-optical device, and an electronic apparatus including the electro-optical device.
[0012]
[Means for Solving the Problems]
The present inventor has solved the above problem by the following method when the area of the concave portion on the surface of the light-transmitting substrate is relatively large, such as when a light shielding layer is formed only in the region where the transistor element is formed. It has been found that the surface of the insulator layer to which the layers are bonded can be planarized.
[0013]
That is, when the area of the concave portion on the surface of the light transmissive substrate is relatively large, such as when a light shielding layer is formed only in the transistor element formation region, Transparent substrate above A step of forming a light shielding layer and the light shielding layer; Is patterned in the formation region of the transistor element And patterned light shielding layer On the top, there are convex portions due to the thickness of the patterned light shielding layer, and concave portions between the adjacent convex portions. Forming an insulator layer; Surface of the insulator layer And polishing the surface Insulator layer A step of bonding a single crystal silicon layer to the surface of the substrate, and a step of forming a transistor element with the single crystal silicon layer. The step of forming the insulator layer includes a step of forming a first insulator layer on the patterned light shielding layer, and a step of forming the first insulator layer on the first insulator layer. Forming a second insulator layer having a lower polishing rate than the surface, and in the polishing step, the surface of the second insulator layer formed in the recess is flush with the surface. The first and second insulator layers of the convex part are polished, and the convex part is removed. It is characterized by that.
[0014]
In the case where the light-shielding layer is formed only in the region where the transistor element is formed as described above, the present inventor, when the area of the concave portion on the surface of the light-transmitting substrate is relatively large, By forming a first insulator layer and a second insulator layer having a polishing rate lower than that of the first insulator layer (not easily polished) on the substrate, and polishing the substrate surface, the second insulator layer is polished. It has been found that due to the presence of the insulator layer, an excessively polished portion can be prevented and the surface of the insulator layer can be planarized. The reason why the surface of the insulator layer can be planarized by this method will be described in detail in the embodiment.
[0015]
In addition, the inventor solves the above problem by the following method when the area of the concave portion on the surface of the light-transmitting substrate is relatively small, such as when a light shielding layer is formed also in a non-formed region of the transistor element. The inventors have found that the surface of the insulator layer on which the single crystal silicon layer is bonded can be planarized.
[0016]
That is, when the area of the concave portion on the surface of the light-transmitting substrate is relatively small, such as when a light shielding layer is formed also in a region where a transistor element is not formed, Light transmissive substrate above A step of forming a light shielding layer and the light shielding layer; Is patterned in the formation region of the transistor element And patterned light shielding layer On the top, there are convex portions due to the thickness of the patterned light shielding layer, and concave portions between the adjacent convex portions. Forming an insulator layer; Surface of the insulator layer And polishing the surface Insulator layer A step of bonding a single crystal silicon layer to the surface of the substrate, and a step of forming a transistor element with the single crystal silicon layer. The step of forming the insulator layer includes a step of forming a first insulator layer on the patterned light shielding layer, and a step of forming the first insulator layer on the first insulator layer. Forming a second insulator layer having a lower polishing rate, and patterning a third insulator layer having a higher polishing rate than the second insulator layer on the second insulator layer. Forming a thickness higher than the height of the step formed in the second insulator layer due to the thickness of the light-shielding layer, and polishing the third insulator layer in the polishing step Then, the polishing is stopped after the second insulating layer of the convex portion is exposed. It is characterized by that.
[0017]
As described above, the present inventor, when the area of the concave portion on the surface of the light transmissive substrate is relatively small, such as when the light shielding layer is formed also in the non-formed region of the transistor element, In addition, the first insulator layer, the second insulator layer having a polishing rate lower than that of the first insulator layer (not easily polished), and the polishing rate higher than that of the second insulator layer (easily polished). By polishing the substrate surface after forming the third insulator layer, it is possible to prevent an excessively polished portion from occurring due to the presence of the second insulator layer. Was found to be flattened. The reason why the surface of the insulator layer can be planarized by this method will be described in detail in the embodiment.
[0018]
According to the method for manufacturing a substrate for an electro-optical device according to the first and second aspects of the present invention, since the surface of the insulator layer can be flattened, the boundary surface where the insulator layer and the single crystal silicon layer are bonded together Since no void is generated in the transistor, deterioration of the characteristics of the transistor element can be prevented. In addition, since the bonding strength between the insulator layer and the single crystal silicon layer can be ensured, defects such as film peeling can be prevented in the process of forming the transistor element, and the yield of the product can be improved.
[0019]
An electro-optical device substrate comprising, on the light-transmitting substrate, at least a light-shielding layer having a predetermined pattern, an insulator layer, and a transistor element in order by the method for manufacturing an electro-optical device substrate according to the first aspect of the present invention. The insulator layer is partially formed so as not to overlap the light shielding layer on the first insulator layer made of silicon oxide, and the first insulator layer. And a second insulator layer made of silicon nitride having a lower polishing rate than that, the surface of which is flattened by polishing, and the semiconductor layer constituting the transistor element is formed of a single crystal silicon layer. The substrate for an electro-optical device can be provided.
[0020]
According to the electro-optical device substrate manufacturing method of the second aspect of the present invention, there is provided an electro-optical device substrate comprising a light-transmitting substrate, a light-shielding layer having a predetermined pattern, an insulator layer, and a transistor element sequentially. The insulator layer is formed on a surface of the first insulator layer made of silicon oxide and the first insulator layer, and silicon nitride having a polishing rate lower than that of the first insulator layer. And a silicon oxide layer partially formed on the surface of the second insulator layer so as not to overlap the light shielding layer and having a polishing rate higher than that of the second insulator layer. And a third insulating layer comprising: a surface of which is planarized by polishing; and a semiconductor layer constituting the transistor element is formed of a single crystal silicon layer. Provides a substrate for electro-optic devices Rukoto can.
[0021]
In the electro-optical device substrate of the present invention, the materials of the first insulator layer and the third insulator layer are silicon oxide, and the polishing rate is higher than that of the first insulator layer and the third insulator layer. An example of the material of the low second insulator layer is silicon nitride.
[0022]
Furthermore, the electro-optical device substrate includes another light-transmitting substrate disposed so as to face the surface of the electro-optical device substrate on which the transistor elements are formed. An electro-optical device comprising an electro-optical material layer sandwiched between substrates can be provided.
[0023]
The substrate for an electro-optical device of the present invention and the electro-optical device of the present invention including the substrate for an electro-optical device are free from voids at the interface between the insulator layer and the single crystal silicon layer, and The bonding strength with the single crystal silicon layer is strong, and there is no variation or defect in the characteristics of the transistor elements, resulting in excellent performance.
[0024]
In addition, by providing the electro-optical device of the present invention, an electronic apparatus with excellent performance can be provided.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments according to the present invention will be described in detail. In the following first and second embodiments, an active matrix liquid crystal device using a TFT (transistor element) as a switching element will be described as an example of an electro-optical device. In the first and second embodiments, the step of forming the first interlayer insulating film (insulator layer) on the surface of the light transmissive substrate on which the first light shielding film (light shielding layer) is formed, and the first formed The structure of the one-layer insulating film (insulator layer) is particularly characteristic.
[0026]
[First Embodiment]
(Structure of electro-optical device)
First, the structure of the electro-optical device according to the first embodiment of the invention will be described by taking up a liquid crystal device. The electro-optical device (liquid crystal device) of the present embodiment includes a TFT array substrate (electro-optical device substrate) manufactured by the method of manufacturing the electro-optical device substrate of the present embodiment.
[0027]
In the present embodiment, a case where a first light-shielding film (light-shielding layer) described later is formed only in a transistor element formation region (pixel portion) will be described.
[0028]
FIG. 1 is an equivalent circuit of various elements, wirings, and the like in a plurality of pixels formed in a matrix that forms a pixel portion (display region) of a liquid crystal device. FIG. 2 is an enlarged plan view showing a plurality of adjacent pixel groups on the TFT array substrate on which data lines, scanning lines, pixel electrodes, light shielding films, and the like are formed. 3 is a cross-sectional view taken along the line AA ′ of FIG. In FIG. 1 to FIG. 3, the scales are different for each layer and each member so that each layer and each member have a size that can be recognized on the drawings.
[0029]
In FIG. 1, a plurality of pixels formed in a matrix that forms a pixel portion of a liquid crystal device includes a plurality of pixel electrodes 9 a formed in a matrix and a TFT (transistor element) 30 for controlling the pixel electrodes 9 a. Thus, the data line 6 a to which the image signal is supplied is electrically connected to the source of the TFT 30. The image signals S1, S2,..., Sn to be written to the data line 6a may be supplied line-sequentially in this order, or may be supplied for each group to a plurality of adjacent data lines 6a. . Further, the scanning line 3a is electrically connected to the gate of the TFT 30, and the scanning signals G1, G2,..., Gm are applied to the scanning line 3a in a pulse-sequential manner in this order at a predetermined timing. It is configured.
[0030]
The pixel electrode 9a is electrically connected to the drain of the TFT 30, and the image signal S1, S2,..., Sn supplied from the data line 6a is obtained by closing the switch of the TFT 30 as a switching element for a certain period. Write at a predetermined timing. Image signals S1, S2,..., Sn written to the liquid crystal via the pixel electrode 9a are held for a certain period with a counter electrode described later formed on a counter substrate described later.
[0031]
The liquid crystal modulates light by changing the orientation and order of the molecular assembly according to the applied voltage level, thereby enabling gradation display. In the normally white mode, incident light cannot pass through the liquid crystal part according to the applied voltage. In the normally black mode, incident light passes through the liquid crystal part according to the applied voltage. Light that has a contrast corresponding to the image signal is emitted from the liquid crystal device as a whole.
[0032]
Here, in order to prevent a display defect such as a decrease in contrast ratio and flicker called flicker due to a leak of the held image signal, the liquid crystal capacitance formed between the pixel electrode 9a and the counter electrode is connected in parallel. A storage capacity 70 is added. For example, the voltage of the pixel electrode 9a is held by the storage capacitor 70 for a time that is three orders of magnitude longer than the time when the voltage is applied to the data line. Thereby, the holding characteristics are further improved, and a liquid crystal device with a high contrast ratio can be realized. In the present embodiment, in particular, in order to form such a storage capacitor 70, a capacitor line 3b having a low resistance using the same layer as the scanning line or a conductive light-shielding film is provided as will be described later.
[0033]
Next, referring to FIG. 2, the planar structure in the transistor element formation region (pixel portion) of the TFT array substrate will be described in detail. As shown in FIG. 2, in the transistor element formation region (pixel portion) on the TFT array substrate of the liquid crystal device, the outline is indicated by a plurality of transparent pixel electrodes 9a (dotted line portions 9a ′) in a matrix. ), And a data line 6a, a scanning line 3a, and a capacitor line 3b are provided along the vertical and horizontal boundaries of the pixel electrode 9a. The data line 6a is electrically connected to a source region to be described later in the semiconductor layer 1a of the single crystal silicon layer through the contact hole 5, and the pixel electrode 9a is connected to the source layer in the semiconductor layer 1a through the contact hole 8. It is electrically connected to a drain region described later. Further, the scanning line 3a is arranged so as to face the channel region (the hatched region in the upper right in the drawing) of the semiconductor layer 1a, and the scanning line 3a functions as a gate electrode.
[0034]
The capacitance line 3b is formed from a main line portion (that is, a first region formed along the scanning line 3a in a plan view) extending substantially linearly along the scanning line 3a and a portion intersecting the data line 6a. And a protruding portion (that is, a second region extending along the data line 6 a when viewed in a plan view) that protrudes forward (upward in the drawing) along the data line 6 a.
[0035]
A plurality of first light-shielding films (light-shielding layers) 11a are provided in the region indicated by the diagonal lines rising to the right in the drawing. More specifically, the first light-shielding film 11a is provided at a position where the TFT including the channel region of the semiconductor layer 1a is covered in the pixel portion as viewed from the substrate body side described later of the TFT array substrate. A main line portion that extends in a straight line along the scanning line 3a facing the main line portion of the line 3b, and protrudes from a portion intersecting the data line 6a to the adjacent step side (that is, downward in the figure) along the data line 6a. And a protruding portion. The tip of the downward projecting portion in each stage (pixel row) of the first light shielding film 11a overlaps the tip of the upward projecting portion of the capacitor line 3b in the next stage under the data line 6a. A contact hole 13 for electrically connecting the first light shielding film 11a and the capacitor line 3b to each other is provided at the overlapping portion. In other words, in the present embodiment, the first light shielding film 11a is electrically connected to the upstream or downstream capacitor line 3b through the contact hole 13.
[0036]
In the present embodiment, the pixel electrode 9a, the TFT, and the first light shielding film 11a are provided only in the pixel portion.
[0037]
Next, a cross-sectional structure in the pixel portion of the liquid crystal device will be described with reference to FIG. As shown in FIG. 3, in the liquid crystal device, a liquid crystal layer 50 is sandwiched between the TFT array substrate 10 and a counter substrate 20 disposed to face the TFT array substrate 10.
[0038]
The TFT array substrate 10 is mainly composed of a substrate body 10A made of a light transmissive substrate such as quartz, a pixel electrode 9a formed on the surface of the liquid crystal layer 50, a TFT (transistor element) 30, and an alignment film 16. The counter substrate 20 is mainly composed of a substrate body 20A made of a transparent substrate such as transparent glass or quartz, a counter electrode (common electrode) 21 formed on the surface of the liquid crystal layer 50, and an alignment film 22. Has been.
[0039]
A pixel electrode 9a is provided on the surface of the substrate body 10A of the TFT array substrate 10 on the liquid crystal layer 50 side, and the alignment film 16 subjected to a predetermined alignment process such as a rubbing process is provided on the liquid crystal layer 50 side. Is provided. The pixel electrode 9a is made of a transparent conductive thin film such as ITO (indium tin oxide), and the alignment film 16 is made of an organic thin film such as polyimide.
[0040]
On the surface of the substrate body 10A on the liquid crystal layer 50 side, as shown in FIG. 3, pixel switching TFTs 30 that perform switching control of the pixel electrodes 9a are provided at positions adjacent to the pixel electrodes 9a.
[0041]
On the other hand, a counter electrode (common electrode) 21 is provided over the entire surface of the substrate body 20A of the counter substrate 20 on the liquid crystal layer 50 side, and a predetermined rubbing process or the like is provided on the liquid crystal layer 50 side. An alignment film 22 having been subjected to the alignment process is provided. The counter electrode 21 is made of a transparent conductive thin film such as ITO, and the alignment film 22 is made of an organic thin film such as polyimide.
[0042]
Further, on the surface of the substrate body 20A on the liquid crystal layer 50 side, as shown in FIG. 3, a second light shielding film 23 is provided in a region other than the opening region of each pixel portion. By providing the second light-shielding film 23 on the counter substrate 20 side in this way, incident light from the counter substrate 20 side causes the channel region 1a ′ of the semiconductor layer 1a of the pixel switching TFT 30 and the LDD (Lightly Doped Drain) regions 1b and 1c. Intrusion into the image can be prevented and contrast can be improved.
[0043]
Between the TFT array substrate 10 and the counter substrate 20, which are configured in this manner and arranged so that the pixel electrode 9 a and the counter electrode 21 face each other, a sealing material (illustrated) formed between the peripheral portions of both substrates. Liquid crystal (electro-optical material) is enclosed in a space surrounded by (approximately), and a liquid crystal layer (electro-optical material layer) 50 is formed.
[0044]
The liquid crystal layer 50 is made of, for example, a liquid crystal in which one or several types of nematic liquid crystals are mixed, and takes a predetermined alignment state by the alignment films 16 and 22 in a state where an electric field from the pixel electrode 9a is not applied.
[0045]
Further, the sealing material is made of an adhesive such as a photo-curing adhesive or a thermosetting adhesive for bonding the TFT array substrate 10 and the counter substrate 20 at their peripheral portions, and both the substrates are inside. Spacers such as glass fibers and glass beads are mixed to make the distance between them a predetermined value.
[0046]
Further, as shown in FIG. 3, on the surface of the substrate body 10A of the TFT array substrate 10 on the liquid crystal layer 50 side, a first light shielding film (light shielding layer) 11a is provided at a position corresponding to each pixel switching TFT 30. ing. The first light shielding film 11a is preferably made of a simple metal, an alloy, a metal silicide, or the like containing at least one of Ti, Cr, W, Ta, Mo, and Pd, which are preferably opaque high melting point metals.
[0047]
By configuring the first light shielding film 11a from such a material, the high temperature in the formation process of the pixel switching TFT 30 performed after the formation process of the first light shielding film 11a on the surface of the substrate body 10A of the TFT array substrate 10 is achieved. By the treatment, it is possible to prevent the first light shielding film 11a from being broken or melted.
[0048]
In the present embodiment, since the first light-shielding film 11a is formed on the TFT array substrate 10 in this way, the return light from the TFT array substrate 10 side is caused by the channel region 1a ′ or the LDD region 1b of the pixel switching TFT 30. 1c can be prevented, and the characteristics of the pixel switching TFT 30 as a transistor element can be prevented from deteriorating due to the generation of photocurrent.
[0049]
A first interlayer insulating film (insulator layer) 12 is provided between the first light shielding film 11 a and the plurality of pixel switching TFTs 30. The first interlayer insulating film 12 is provided to electrically insulate the semiconductor layer 1a constituting the pixel switching TFT 30 from the first light shielding film 11a. The first interlayer insulating film 12 is a surface of the substrate body 10A. It is formed on the entire upper surface.
[0050]
Further, by providing the first interlayer insulating film 12 on the surface of the TFT array substrate 10 in this way, it is possible to prevent the first light shielding film 11a from contaminating the pixel switching TFT 30 and the like.
[0051]
In the present embodiment, the first interlayer insulating film 12 is partially formed on the surfaces of the first insulator layer and the first insulator layer, and has a polishing rate lower than that of the first insulator layer. It is composed of a second insulator layer, and the surface is flattened. The internal structure of the first interlayer insulating film 12 will be described in detail when the electro-optical device substrate manufacturing method of the present embodiment (the TFT array substrate 10 manufacturing method) is described.
[0052]
In the present embodiment, the gate insulating film 2 is extended from a position facing the scanning line 3a and used as a dielectric film, the semiconductor film 1a is extended to form the first storage capacitor electrode 1f, and further opposed thereto. The storage capacitor 70 is configured by using a part of the capacitor line 3b to be a second storage capacitor electrode.
[0053]
More specifically, the high-concentration drain region 1e of the semiconductor layer 1a extends below the data line 6a and the scanning line 3a, and an insulating film is formed on the capacitor line 3b that extends along the data line 6a and the scanning line 3a. The first storage capacitor electrode (semiconductor layer) 1f is disposed so as to be opposed to each other. In particular, since the insulating film 2 as a dielectric of the storage capacitor 70 is nothing but the gate insulating film 2 of the TFT 30 formed on the single crystal silicon layer by high-temperature oxidation, it can be a thin and high withstand voltage insulating film. The storage capacitor 70 can be configured as a large storage capacitor with a relatively small area.
[0054]
Further, as can be seen from FIGS. 2 and 3, in the storage capacitor 70, the first light shielding film 11a is connected to the first storage capacitor electrode 1f on the opposite side of the capacitor line 3b as the second storage capacitor electrode. By arranging the third storage capacitor electrode so as to face each other through the film 12 (see the storage capacitor 70 on the right side of FIG. 3), the storage capacitor is further provided. That is, in the present embodiment, a double storage capacitor structure in which storage capacitors are provided on both sides across the first storage capacitor electrode 1f is constructed, and the storage capacitor is further increased. By adopting such a structure, it is possible to improve a function of the liquid crystal device of the present embodiment that prevents flicker and burn-in in a display image.
[0055]
As a result, the space outside the opening area, that is, the area under the data line 6a and the area where the liquid crystal disclination occurs along the scanning line 3a (that is, the area where the capacitor line 3b is formed) is effectively used. Thus, the storage capacity of the pixel electrode 9a can be increased.
[0056]
In the present embodiment, the first light shielding film 11a (and the capacitor line 3b electrically connected thereto) is electrically connected to a constant potential source, and the first light shielding film 11a and the capacitor line 3b are Constant potential. Therefore, the potential fluctuation of the first light shielding film 11a does not adversely affect the pixel switching TFT 30 disposed opposite to the first light shielding film 11a. Further, the capacitor line 3 b can function well as the second storage capacitor electrode of the storage capacitor 70. As the constant potential source, a constant potential source such as a negative power source or a positive power source supplied to a peripheral circuit (for example, a scanning line driving circuit, a data line driving circuit, etc.) for driving the liquid crystal device of this embodiment, Examples thereof include a ground power source and a constant potential source supplied to the counter electrode 21. In this way, if the power source such as a peripheral circuit is used, the first light shielding film 11a and the capacitor line 3b can be set to a constant potential without the need to provide a dedicated potential wiring or external input terminal.
[0057]
Further, as shown in FIGS. 2 and 3, in the present embodiment, in addition to providing the first light shielding film 11a on the TFT array substrate 10, the first light shielding film 11a is formed in the previous stage or via the contact hole 13. It is configured to be electrically connected to the subsequent capacity line 3b. In the case of such a configuration, the data lines 6a are arranged along the edge of the opening region of the pixel portion as compared with the case where each first light shielding film 11a is electrically connected to the capacitor line of its own stage. There are few steps with respect to the other region where the capacitor line 3b and the first light shielding film 11a are formed. Thus, if there are few steps along the edge of the opening area of the pixel portion, the liquid crystal disclination (alignment failure) caused by the step can be reduced, so that the opening area of the pixel portion can be widened. Become.
[0058]
Further, in the first light shielding film 11a, the contact hole 13 is opened at the protruding portion protruding from the main line portion extending linearly as described above. Here, as the location of the contact hole 13 is closer to the edge, cracks are less likely to occur due to the fact that stress is more easily released from the edge. Therefore, the stress applied to the first light-shielding film 11a during the manufacturing process depends on how close to the tip of the protruding portion the contact hole 13 is opened (preferably, depending on how close the tip is to the tip of the margin). Is mitigated, cracks can be prevented more effectively, and the yield can be improved.
[0059]
The capacitor line 3b and the scanning line 3a are made of the same polysilicon film, the dielectric film of the storage capacitor 70 and the gate insulating film 2 of the TFT 30 are made of the same high-temperature oxide film, and the first storage capacitor electrode 1f and the channel formation region 1a, the source region 1d, the drain region 1e, and the like of the TFT 30 are made of the same semiconductor layer 1a. For this reason, the laminated structure formed on the surface of the substrate main body 10A of the TFT array substrate 10 can be simplified. Further, in the manufacturing method of the liquid crystal device described later, the capacitor line 3b and the scanning line 3a are formed in the same thin film forming step. The dielectric film of the storage capacitor 70 and the gate insulating film 2 can be formed at the same time.
[0060]
Further, as shown in FIG. 2, the first light shielding film 11a extends along the scanning line 3a, and is divided into a plurality of stripes in the direction along the data line 6a. For this reason, for example, the first light shielding film 11a, the scanning line 3a, and the capacitor line 3b are formed as compared with the case where a grid-shaped light shielding film formed integrally around the opening region of each pixel portion is provided. In the laminated structure of the liquid crystal device of the present embodiment, which is composed of a polysilicon film, a metal film forming the data line 6a, an interlayer insulating film, etc., stress caused by heating and cooling during the manufacturing process due to the difference in physical properties of each film Can be relieved significantly. For this reason, it is possible to prevent the occurrence of cracks in the first light shielding film 11a and the like and to improve the yield.
[0061]
In FIG. 2, the linear main line portion of the first light shielding film 11 a is formed so as to substantially overlap the linear main line portion of the capacitance line 3 b, but the first light shielding film 11 a is formed in the channel of the TFT 30. If it is provided at a position covering the region and overlapped with the capacitor line 3b at any point so that the contact hole 13 can be formed, it has a light shielding function for the TFT 30 and a function for reducing the resistance of the capacitor line. it can. Therefore, for example, the first light-shielding film 11a is provided even in a longitudinal gap region along the scanning line between the adjacent scanning line 3a and the capacitor line 3b or a position slightly overlapping with the scanning line 3a. Also good.
[0062]
The capacitor line 3b and the first light-shielding film 11a are electrically connected to each other reliably and with high reliability through the contact hole 13 opened in the first interlayer insulating film 12, Such a contact hole 13 may be opened for each pixel, or may be opened for each pixel group including a plurality of pixels.
[0063]
When the contact hole 13 is opened for each pixel, the resistance of the capacitor line 3b can be reduced by the first light-shielding film 11a, and the degree of redundant structure between the two can be increased. On the other hand, when the contact hole 13 is opened for each pixel group composed of a plurality of pixels (for example, every 2 pixels or every 3 pixels), the sheet resistance, the driving frequency of the capacitor line 3b and the first light shielding film 11a, Taking into account the required specifications, etc., the benefits of the low resistance and redundant structure of the capacitor line 3b by the first light-shielding film 11a, the complexity of the manufacturing process by opening a large number of contact holes 13, or the liquid crystal device Since it is possible to properly balance the adverse effects such as the deterioration of the quality, it is very advantageous in practice.
[0064]
Further, the contact hole 13 provided for each pixel or each pixel group is formed under the data line 6a when viewed from the counter substrate 20 side. For this reason, the contact hole 13 is out of the opening region of the pixel portion, and is provided in the portion of the first interlayer insulating film 12 where the TFT 30 and the first storage capacitor electrode 1f are not formed. Defects of the TFT 30 and other wirings due to the formation of the contact hole 13 can be prevented while effectively utilizing.
[0065]
In FIG. 3, the pixel switching TFT 30 has an LDD (Lightly Doped Drain) structure, and a channel region 1a ′ of a semiconductor layer 1a in which a channel is formed by an electric field from the scanning line 3a and the scanning line 3a. Gate insulating film 2 that insulates scan line 3a from semiconductor layer 1a, data line 6a, low concentration source region (source side LDD region) 1b and low concentration drain region (drain side LDD region) 1c of semiconductor layer 1a, semiconductor layer 1a of high concentration source region 1d and high concentration drain region 1e.
[0066]
A corresponding one of the plurality of pixel electrodes 9a is connected to the high concentration drain region 1e. As will be described later, the source regions 1b and 1d and the drain regions 1c and 1e are doped with an N-type or P-type dopant having a predetermined concentration depending on whether an N-type or P-type channel is formed in the semiconductor layer 1a. It is formed by doping. N-channel TFTs have the advantage of high operating speed and are often used as pixel switching TFTs 30 that are pixel switching elements.
[0067]
The data line 6a is composed of a light-shielding thin film such as a metal film such as Al or an alloy film such as metal silicide. A second contact hole 5 leading to the high concentration source region 1d and a contact hole 8 leading to the high concentration drain region 1e are formed on the scanning line 3a, the gate insulating film 2 and the first interlayer insulating film 12, respectively. An interlayer insulating film 4 is formed. The data line 6a is electrically connected to the high concentration source region 1d through the contact hole 5 to the source region 1b.
[0068]
Furthermore, on the data line 6a and the second interlayer insulating film 4, a third interlayer insulating film 7 in which a contact hole 8 to the high concentration drain region 1e is formed is formed. The pixel electrode 9a is electrically connected to the high concentration drain region 1e through the contact hole 8 to the high concentration drain region 1e. The above-described pixel electrode 9a is provided on the upper surface of the third interlayer insulating film 7 thus configured. The pixel electrode 9a and the high-concentration drain region 1e may be electrically connected by relaying the same Al film as the data line 6a or the same polysilicon film as the scanning line 3b.
[0069]
The pixel switching TFT 30 preferably has an LDD structure as described above, but may have an offset structure in which impurity ions are not implanted into the low concentration source region 1b and the low concentration drain region 1c. It may be a self-aligned TFT in which impurity ions are implanted at a high concentration using the (scanning line 3a) as a mask and high concentration source and drain regions are formed in a self-aligning manner.
[0070]
In addition, although a single gate structure in which only one gate electrode (scanning line 3a) of the pixel switching TFT 30 is disposed between the source-drain regions 1b and 1e is used, two or more gate electrodes are disposed therebetween. Also good. At this time, the same signal is applied to each gate electrode. If the TFT is constituted by a double gate or a triple gate or more in this way, a leakage current at the junction between the channel and the source-drain region can be prevented, and the off-state current can be reduced. If at least one of these gate electrodes has an LDD structure or an offset structure, the off-current can be further reduced and a stable switching element can be obtained.
[0071]
Here, in general, the single crystal silicon layer constituting the channel region 1a ′, the low concentration source region 1b, the low concentration drain region 1c, and the like of the semiconductor layer 1a has a photoelectric current due to the photoelectric conversion effect of silicon when light enters. However, in this embodiment, since the data line 6a is formed from a light-shielding metal thin film such as Al so as to cover the scanning line 3a from above, at least, the transistor characteristics of the pixel switching TFT 30 are deteriorated. Incident light can be prevented from entering the channel region 1a ′ and the LDD regions 1b and 1c of the semiconductor layer 1a.
[0072]
Further, as described above, since the first light shielding film 11a is provided below the pixel switching TFT 30 (on the substrate body 10A side), at least the channel region 1a ′ and the LDD regions 1b, 1c of the semiconductor layer 1a. It is possible to prevent the return light from entering.
[0073]
In the present embodiment, since the capacitor line 3b provided in the adjacent upstream or downstream pixel is connected to the first light shielding film 11a, the first light shielding is applied to the uppermost or lowermost pixel. The capacitor line 3b for supplying a constant potential to the film 11a is required. Therefore, it is preferable to provide one extra capacity line 3b with respect to the number of vertical pixels.
[0074]
(Method for manufacturing electro-optical device)
Next, a method for manufacturing a liquid crystal device having the above structure will be described with reference to FIGS.
[0075]
First, a method for manufacturing the TFT array substrate 10 will be described as a method for manufacturing the substrate for an electro-optical device according to the present embodiment with reference to FIGS. 4 to 5 and FIGS. 6 to 11 are shown in different scales.
[0076]
First, based on FIG. 4 and FIG. 5, the process until the first light shielding film (light shielding layer) 11a and the first interlayer insulating film 12 are formed on the surface of the substrate body 10A of the TFT array substrate 10 will be described in detail. To do. 4 and 5 are process charts showing a part of the TFT array substrate in each process corresponding to the AA 'cross section of FIG. 2, as in FIG.
[0077]
First, a substrate body (light transmissive substrate) 10A such as a quartz substrate or hard glass is prepared, and the substrate body 10A is preferably N. 2 In an inert gas atmosphere such as (nitrogen), annealing is performed at a high temperature of about 850 to 1300 ° C., more preferably 1000 ° C., and pre-processing is performed so that distortion generated in the substrate body 10A is reduced in a high-temperature process performed later. It is desirable. That is, it is desirable to heat-treat the substrate body 10A at the same temperature or higher according to the maximum temperature processed in the manufacturing process.
[0078]
As shown in FIG. 4 (a), the entire surface of the substrate body 10A thus treated includes at least one of Ti, Cr, W, Ta, Mo, and Pd. The light shielding layer 11 is formed by depositing a metal silicide or the like to a film thickness of, for example, 150 to 200 nm by a sputtering method, a CVD method, an electron beam heating vapor deposition method, or the like.
[0079]
Next, after forming a photoresist on the entire surface of the substrate body 10A, the photoresist is exposed using a photomask having a pattern (see FIG. 2) of the first light-shielding film 11a to be finally formed. By developing the photoresist, as shown in FIG. 4B, a photoresist 207 having a pattern of the first light shielding film 11a to be finally formed is formed.
[0080]
Next, the light shielding layer 11 is etched using the photoresist 207 as a mask, and then the photoresist 207 is peeled off to form a transistor element on the surface of the substrate body 10A as shown in FIG. The first light shielding film (light shielding layer) 11a having a predetermined pattern (see FIG. 2) is formed only in the region (pixel portion). The film thickness of the first light shielding film 11a is, for example, 150 to 200 nm.
[0081]
Next, as shown in FIG. 5A, a first insulator layer 12A is formed on the surface of the substrate body 10A on which the first light-shielding film 11a is formed by sputtering, CVD, or the like. As the material of the first insulator layer 12A, high insulation properties such as silicon oxide, NSG (non-doped silicate glass), PSG (phosphorus silicate glass), BSG (boron silicate glass), BPSG (boron phosphorus silicate glass), etc. Glass etc. can be illustrated. The film thickness of the first insulator layer 12A is set to be at least larger than the film thickness of the first light-shielding film 11a, and is, for example, about 400 to 1000 nm, more preferably about 800 nm.
[0082]
Next, as shown in FIG. 5B, the polishing rate is lower on the surface of the first insulator layer 12A than the first insulator layer 12A by the sputtering method, the CVD method, or the like (not easily polished). ) The second insulator layer 12B is formed. In the case where the first insulator layer 12A is made of silicon oxide, silicon nitride can be exemplified as the material of the second insulator layer 12B having a polishing rate lower than that of the first insulator layer 12A. The polishing rate of silicon nitride is about 1/3 to 1/5 of the polishing rate of silicon oxide.
[0083]
The film thickness of the second insulator layer 12B is determined by the difference in the polishing rate with the first insulator layer 12A, but is thick enough to suppress excessive polishing in a polishing step described later, for example, 50 to About 150 nm.
[0084]
As shown in FIG. 5B, the surface of the substrate body 10A after the formation of the second insulator layer 12B has irregularities in the transistor element formation region, and in the non-transistor region. It is a flat recess.
[0085]
Next, the surface of the substrate body 10A on which the second insulator layer 12B is formed is polished using a method such as a CMP (Chemical Mechanical Polishing) method.
[0086]
In this step, since the convex portion is formed only in the transistor element formation region, the polishing rate is low and the polishing rate is low in the transistor element formation region, but the second insulator layer 12B on the surface of the convex portion is polished. Is done. After the second insulator layer 12B on the surface of the convex portion is removed, the convex portion is composed of the first insulator layer 12A having a low polishing rate, so that the polishing of the convex portion proceeds. At this time, since the surface of the concave portion is composed of the second insulator layer 12B having a polishing rate lower than that of the convex portion, the concave surface can be prevented from being polished, and only the convex portion can be polished. it can.
[0087]
When the convex portions decrease and the polishing reaches the height of the second insulator layer 12B in the non-formation region of the transistor element and the concave surface of the formation region, as shown in FIG. 5C, the surface of the substrate body 10A In this case, since the area occupied by the second insulator layer 12B having a low polishing rate increases and the polishing rate decreases, the polishing is stopped at this point, so that the first insulator layer 12A and the first insulation layer are stopped. A first interlayer insulating film (partially formed on the surface of the body layer 12A and composed of a second insulator layer 12B having a polishing rate lower than that of the first insulator layer 12A and having a planarized surface) Insulator layer) 12 is formed.
[0088]
In this step, the non-transistor region of the transistor element and the second insulator layer 12B on the concave surface of the formation region may not be cut at all or may be slightly cut and thinned. Polishing is performed so that the first insulator layer 12A is not exposed to the formation region and the concave surface of the formation region.
[0089]
Next, a method of manufacturing the TFT array substrate 10 from the substrate body 10A on which the first interlayer insulating film 12 having a planarized surface is formed will be described with reference to FIGS. 6 to 11 are process diagrams showing a part of the TFT array substrate in each process in correspondence with the AA ′ cross section of FIG. 2, as in FIG.
[0090]
FIG. 6A is a diagram showing a part of FIG. In FIGS. 6 to 11, the illustration of the first insulator layer 12 </ b> A and the second insulator layer 12 </ b> B constituting the first interlayer insulating film 12 is omitted for simplification.
[0091]
As shown in FIG. 6B, the substrate main body 10A shown in FIG. 6A on which the first interlayer insulating film (insulator layer) 12 having a planarized surface is bonded to the single crystal silicon substrate 206a. I do.
[0092]
The thickness of the single crystal silicon substrate 206a used for bonding is, for example, 600 μm, and an oxide film layer 206b is formed on the surface of the single crystal silicon substrate 206a on the side to be bonded to the substrate body 10A in advance. Ion (H + ) Is, for example, an acceleration voltage of 100 keV and a dose of 10 × 10 16 / Cm 2 It is injected at. The oxide film layer 206b is formed by oxidizing the surface of the single crystal silicon substrate 206a by about 0.05 to 0.8 μm.
[0093]
For the bonding step, for example, a method of directly bonding two substrates by heat treatment at 300 ° C. for 2 hours can be employed. In order to further increase the bonding strength, it is necessary to further increase the heat treatment temperature to about 450 ° C., but there is a large difference in the thermal expansion coefficient between the substrate body 10A made of quartz or the like and the single crystal silicon substrate 206a. Therefore, if it is heated as it is, defects such as cracks are generated in the single crystal silicon layer, and the quality of the manufactured TFT array substrate 10 may be deteriorated.
[0094]
In order to suppress the occurrence of defects such as cracks, the single crystal silicon substrate 206a once subjected to heat treatment for bonding at 300 ° C. is thinned to about 100 to 150 μm by wet etching or CMP, Further, it is desirable to perform a high temperature heat treatment. For example, using a KOH aqueous solution at 80 ° C., etching is performed so that the thickness of the single crystal silicon substrate 206a is 150 μm, and then bonding to the substrate body 10A is performed, and further heat treatment is performed at 450 ° C. It is desirable to increase.
[0095]
Next, as shown in FIG. 6C, the single crystal silicon substrate 206a is attached to the substrate body 10A while leaving the oxide film 206b and the single crystal silicon layer 206 on the bonded surface side of the bonded single crystal silicon substrate 206a. Heat treatment for peeling from the substrate is performed. This substrate peeling phenomenon is caused by the fact that silicon bonds are broken at a certain layer near the surface of the single crystal silicon substrate 206a by hydrogen ions introduced into the single crystal silicon substrate 206a.
[0096]
The heat treatment can be performed, for example, by heating the two bonded substrates to 600 ° C. at a temperature rising rate of 20 ° C. per minute. By this heat treatment, the bonded single crystal silicon substrate 206a is separated from the substrate body 10A, and a single crystal silicon layer 206 of about 200 nm ± 5 nm is formed on the surface of the substrate body 10A. Note that the single crystal silicon layer 206 can be formed to have an arbitrary film thickness from 50 nm to 3000 nm by changing the acceleration voltage of hydrogen ion implantation performed on the single crystal silicon substrate 206a described above.
[0097]
In addition to the method described here, the thinned single crystal silicon layer 206 is obtained by polishing the surface of the single crystal silicon substrate to a thickness of 3 to 5 μm, and then further using a PACE (Plasma Assisted Chemical Etching) method. The ELTRAN (Epitaxial film) is a method in which the film thickness is etched to about 0.05 to 0.8 μm and the epitaxial silicon layer formed on the porous silicon is transferred onto the bonded substrate by selective etching of the porous silicon layer. It can also be obtained by the Layer Transfer method.
[0098]
Next, as shown in FIG. 6D, a semiconductor layer 1a having a predetermined pattern as shown in FIG. 2 is formed by a photolithography process, an etching process, or the like. That is, in particular, in a region where the capacitor line 3b is formed under the data line 6a and a region where the capacitor line 3b is formed along the scanning line 3a, the first layer extending from the semiconductor layer 1a constituting the pixel switching TFT 30 is provided. One storage capacitor electrode 1f is formed.
[0099]
Next, as shown in FIG. 6E, the first storage capacitor electrode 1f together with the semiconductor layer 1a constituting the pixel switching TFT 30 is placed at a temperature of about 850 to 1300 ° C., preferably about 1000 ° C. for about 72 minutes. By thermal oxidation, a relatively thin thermal silicon oxide film having a thickness of about 60 nm is formed, and the gate insulating film 2 for forming a capacitor is formed together with the gate insulating film 2 of the pixel switching TFT 30. As a result, the thickness of the semiconductor layer 1a and the first storage capacitor electrode 1f is about 30 to 170 nm, and the thickness of the gate insulating film 2 is about 60 nm.
[0100]
Next, as shown in FIG. 7A, a resist film 301 is formed at a position corresponding to the N-channel semiconductor layer 1a, and a dopant 302 of a V group element such as P is added to the P-channel semiconductor layer 1a at a low concentration. (For example, P ions are accelerated by 70 keV, 2 × 10 11 / Cm 2 Dope).
[0101]
Next, as shown in FIG. 7B, a resist film is formed at a position corresponding to a P-channel semiconductor layer 1a (not shown), and a group 303 element dopant 303 such as B is formed on the N-channel semiconductor layer 1a. At a low concentration (for example, an acceleration voltage of 35 keV for B ions, 1 × 10 12 / Cm 2 Dope).
[0102]
Next, as shown in FIG. 7C, a resist film 305 is formed on the surface of the substrate 10 excluding the end of the channel region 1a ′ of each semiconductor layer 1a for each P channel and N channel. About 1 to 10 times the dose shown in FIG. 7A, a dose of about 1 to 10 times that of the step shown in FIG. A dopant 306 of a group III element such as B is doped.
[0103]
Next, as shown in FIG. 7D, in order to reduce the resistance of the first storage capacitor electrode 1f formed by extending the semiconductor layer 1a, it corresponds to the scanning line 3a (gate electrode) on the surface of the substrate body 10A. A resist film 307 (wider than the scanning line 3a) is formed on the portion to be formed, and this is used as a mask to form a V group element dopant 308 such as P at a low concentration (for example, P ions at an acceleration voltage of 70 keV). 3 × 10 14 / Cm 2 Dope).
[0104]
Next, as shown in FIG. 8A, a contact hole 13 reaching the first light shielding film 11a is formed in the first interlayer insulating film 12 by dry etching such as reactive etching, reactive ion beam etching, or wet etching. To do. At this time, opening the contact hole 13 or the like by anisotropic etching such as reactive etching or reactive ion beam etching has an advantage that the opening shape can be made substantially the same as the mask shape. However, if a hole is formed by combining dry etching and wet etching, these contact holes 13 and the like can be tapered, so that an advantage of preventing disconnection during wiring connection can be obtained.
Next, as shown in FIG. 8B, after the polysilicon layer 3 is deposited to a thickness of about 350 nm by a low pressure CVD method or the like, phosphorus (P) is thermally diffused to make the polysilicon film 3 conductive. . Alternatively, a doped silicon film in which P ions are introduced simultaneously with the formation of the polysilicon film 3 may be used. Thereby, the conductivity of the polysilicon layer 3 can be increased.
[0105]
Next, as shown in FIG. 8C, the capacitance line 3b is formed together with the scanning line 3a having a predetermined pattern as shown in FIG. 2 by a photolithography process, an etching process, etc. using a resist mask. Thereafter, the polysilicon remaining on the back surface of the substrate body 10A is removed by etching with the surface of the substrate body 10A covered with a resist film.
[0106]
Next, as shown in FIG. 8D, in order to form a P-channel LDD region in the semiconductor layer 1a, a position corresponding to the N-channel semiconductor layer 1a is covered with a resist film 309, and the scanning line 3a (gate First, a dopant 310 of a group III element such as B is used at a low concentration (for example, BF) using the electrode as a diffusion mask. 2 Ions are accelerated at 90 keV, 3 × 10 13 / Cm 2 The lightly doped source region 1b and the lightly doped drain region 1c of the P channel are formed.
[0107]
Subsequently, as shown in FIG. 8E, in order to form the P-channel high-concentration source region 1d and the high-concentration drain region 1e in the semiconductor layer 1a, a position corresponding to the N-channel semiconductor layer 1a is formed on the resist film. 309 and a state in which a resist layer is formed on the scanning line 3a corresponding to the P channel with a mask wider than the scanning line 3a (not shown), but also of a group III element such as B High concentration of dopant 311 (eg, BF 2 Ions are accelerated at 90 keV, 2 × 10 15 / Cm 2 Dope).
[0108]
Next, as shown in FIG. 9A, in order to form an N-channel LDD region in the semiconductor layer 1a, a position corresponding to the P-channel semiconductor layer 1a is covered with a resist film (not shown) and scanned. Using the line 3a (gate electrode) as a diffusion mask, a dopant 60 of a group V element such as P is used at a low concentration (for example, P ions are accelerated by 70 keV, 6 × 10 6 12 / Cm 2 N-channel lightly doped source region 1b and lightly doped drain region 1c are formed.
[0109]
Subsequently, as shown in FIG. 9B, in order to form the N channel high concentration source region 1d and the high concentration drain region 1e in the semiconductor layer 1a, a resist 62 is formed with a mask wider than the scanning line 3a. After forming on the scanning line 3a corresponding to the N channel, the dopant 61 of a V group element such as P is also used at a high concentration (for example, P ions are accelerated at a voltage of 70 keV, 4 × 10 4 15 / Cm 2 Dope).
[0110]
Next, as shown in FIG. 9C, for example, by using a normal pressure or reduced pressure CVD method or TEOS gas so as to cover the capacitor line 3b and the scan line 3a together with the scan line 3a in the pixel switching TFT 30, A second interlayer insulating film 4 made of a silicate glass film such as NSG, PSG, BSG or BPSG, a silicon nitride film or a silicon oxide film is formed. The film thickness of the second interlayer insulating film 4 is preferably about 500 to 1500 nm, and more preferably 800 nm.
[0111]
Thereafter, an annealing process at about 850 ° C. is performed for about 20 minutes in order to activate the high concentration source region 1d and the high concentration drain region 1e.
[0112]
Next, as shown in FIG. 9D, the contact hole 5 for the data line 31 is formed by dry etching such as reactive etching or reactive ion beam etching or by wet etching. Further, contact holes for connecting the scanning lines 3 a and the capacitor lines 3 b to wirings (not shown) are also formed in the second interlayer insulating film 4 by the same process as the contact holes 5.
[0113]
Next, as shown in FIG. 10A, on the second interlayer insulating film 4, a low resistance metal such as light-shielding Al or a metal silicide is formed on the second interlayer insulating film 4 by a sputtering process or the like as a metal film 6. The film is deposited to a thickness of 700 nm, preferably about 350 nm. Further, as shown in FIG. 10B, the data line 6a is formed by a photolithography process, an etching process, or the like.
[0114]
Next, as shown in FIG. 10 (c), a silicate glass film such as NSG, PSG, BSG, BPSG is used to cover the data line 6a by using, for example, normal pressure or low pressure CVD, TEOS gas, or the like. Then, a third interlayer insulating film 7 made of a silicon nitride film, a silicon oxide film or the like is formed. The film thickness of the third interlayer insulating film 7 is preferably about 500 to 1500 nm, and more preferably 800 nm.
[0115]
Next, as shown in FIG. 11A, in the pixel switching TFT 30, the contact hole 8 for electrically connecting the pixel electrode 9a and the high-concentration drain region 1e is formed by reactive etching or reactive ion beam. It is formed by dry etching such as etching.
[0116]
Next, as shown in FIG. 11B, a transparent conductive thin film 9 such as ITO is deposited on the third interlayer insulating film 7 by sputtering or the like to a thickness of about 50 to 200 nm. As shown in FIG. 11C, the pixel electrode 9a is formed by a photolithography process, an etching process, or the like. In the case where the liquid crystal device of the present embodiment is a reflective liquid crystal device, the pixel electrode 9a may be formed from an opaque material having a high reflectance such as Al.
[0117]
Subsequently, after a polyimide alignment film coating solution is applied onto the pixel electrode 9a, the alignment film 16 (see FIG. 3) is formed by performing a rubbing process in a predetermined direction so as to have a predetermined pretilt angle. ) Is formed.
[0118]
As described above, the TFT array substrate (electro-optical device substrate) 10 is manufactured.
[0119]
According to the method for manufacturing an electro-optical device substrate of the present embodiment, the first light-shielding film (light-shielding layer) 11a is formed only on the transistor element formation region (pixel portion) on the surface of the substrate body (light-transmissive substrate) 10A. The first insulator layer 12A and the second insulator layer 12B having a polishing rate lower than that of the first insulator layer 12A are sequentially stacked on the surface of the substrate body 10A on which the first light shielding film 11a is formed. By polishing the surface of the substrate body 10A after the formation, the first interlayer insulating film (insulator layer) 12 having a flattened surface can be formed, so the first interlayer insulating film (insulator layer) Since no void is generated at the boundary surface where 12 and the single crystal silicon layer 206 are bonded, deterioration of characteristics of the TFT (transistor element) 30 can be prevented.
[0120]
In addition, since the bonding strength between the first interlayer insulating film 12 and the single crystal silicon layer 206 can be secured, it is possible to prevent the occurrence of defects such as film peeling in the process of forming the TFT (transistor element) 30. , Can improve the product yield.
[0121]
Next, a manufacturing method of the counter substrate 20 and a method of manufacturing a liquid crystal device from the TFT array substrate 10 and the counter substrate 20 will be described.
[0122]
For the counter substrate 20 shown in FIG. 3, a light-transmitting substrate such as a glass substrate is prepared as the substrate body 20A, and the second light-shielding film 23 and a second light-shielding as a peripheral parting described later are formed on the surface of the substrate body 20A. A film is formed. The second light-shielding film 23 and the second light-shielding film as a peripheral parting described later are formed through a photolithography process and an etching process after sputtering a metal material such as Cr, Ni, and Al. These second light-shielding films may be formed of a material such as resin black in which carbon, Ti, or the like is dispersed in a photoresist in addition to the above metal material.
[0123]
Thereafter, a counter electrode 21 is formed by depositing a transparent conductive thin film such as ITO on the entire surface of the substrate main body 20A to a thickness of about 50 to 200 nm by sputtering or the like. Further, after an alignment film coating solution such as polyimide is applied to the entire surface of the counter electrode 21, the alignment film 22 (see FIG. 5) is applied by rubbing in a predetermined direction so as to have a predetermined pretilt angle. 3). The counter substrate 20 is manufactured as described above.
[0124]
Finally, the TFT array substrate 10 and the counter substrate 20 manufactured as described above are bonded to each other with a sealing material so that the alignment films 16 and 22 face each other, and a method such as a vacuum suction method is used. A liquid crystal device having the above-described structure is manufactured by sucking, for example, liquid crystal formed by mixing a plurality of types of nematic liquid crystals into the space to form a liquid crystal layer 50 having a predetermined thickness.
[0125]
(Overall configuration of liquid crystal device)
The overall configuration of the liquid crystal device of the present embodiment configured as described above will be described with reference to FIGS. 12 is a plan view of the TFT array substrate 10 as viewed from the counter substrate 20 side. FIG. 13 is a cross-sectional view taken along the line HH ′ of FIG.
[0126]
In FIG. 12, a sealing material 52 is provided on the surface of the TFT array substrate 10 along the edge thereof. As shown in FIG. 13, the opposing surface has substantially the same contour as the sealing material 52 shown in FIG. The substrate 20 is fixed to the TFT array substrate 10 by the sealing material 52.
[0127]
As shown in FIG. 12, a second light shielding film 53 is provided on the surface of the counter substrate 20 in parallel with the inside of the sealing material 52, for example, as a peripheral parting made of the same or different material as the second light shielding film 23. ing.
[0128]
In the TFT array substrate 10, a data line driving circuit 101 and a mounting terminal 102 are provided along one side of the TFT array substrate 10 in a region outside the sealing material 52. It is provided along two sides adjacent to one side. Needless to say, when the delay of the scanning signal supplied to the scanning line 3a is not a problem, the scanning line driving circuit 104 may be provided on only one side.
[0129]
In addition, the data line driving circuit 101 may be arranged on both sides along the side of the display region (pixel portion). For example, the odd-numbered data lines 6a are supplied with image signals from the data line driving circuit arranged along one side of the display area, and the even-numbered data lines 6a are arranged along the opposite side of the display area. An image signal may be supplied from the provided data line driving circuit. If the data lines 6a are driven in a comb-like shape in this way, the area occupied by the data line driving circuit can be expanded, so that a complicated circuit can be configured.
[0130]
Further, a plurality of wirings 105 are provided on the remaining side of the TFT array substrate 10 to connect between the scanning line driving circuits 104 provided on both sides of the display area. Further, the second light shielding film 53 is used as a peripheral parting. A precharge circuit may be provided under the cover. In addition, at least one corner portion between the TFT array substrate 10 and the counter substrate 20 is provided with a conductive material 106 for electrical conduction between the TFT array substrate 10 and the counter substrate 20.
[0131]
Further, on the surface of the TFT array substrate 10, an inspection circuit or the like for inspecting the quality, defects, etc. of the liquid crystal device during the manufacturing or at the time of shipment may be formed. Further, instead of providing the data line driving circuit 101 and the scanning line driving circuit 104 on the surface of the TFT array substrate 10, for example, the driving LSI mounted on the TAB (tape automated bonding substrate) is connected to the TFT array substrate 10. You may make it connect electrically and mechanically through the anisotropic conductive film provided in the periphery area | region.
[0132]
Further, for example, the TN (twisted nematic) mode, the STN (super TN) mode, and the D-STN (dual scan-STN) are respectively provided on the light incident side of the counter substrate 20 and the light output side of the TFT array substrate 10. ) Mode or the like, or a normally white mode / normally black mode, a polarizing film, a retardation film, a polarizing means, etc. are arranged in a predetermined direction.
[0133]
When the liquid crystal device of this embodiment is applied to a color liquid crystal projector (projection display device), three liquid crystal devices are used as RGB light valves, and each panel is for RGB color separation. Each color light separated through the dichroic mirror is incident as projection light. Therefore, in that case, as shown in the above embodiment, the counter substrate 20 is not provided with a color filter.
[0134]
However, even if an RGB color filter is formed together with the protective film in a predetermined region facing the pixel electrode 9a on which the second light shielding film 23 is not formed on the surface of the counter substrate 20 on the liquid crystal layer 50 side of the substrate body 20A. Good. With such a configuration, the liquid crystal device of the above embodiment can be applied to a color liquid crystal device such as a direct-view type or a reflective type color liquid crystal television other than the liquid crystal projector.
[0135]
Furthermore, a micro lens may be formed on the surface of the counter substrate 20 so as to correspond to one pixel. In this way, a bright liquid crystal device can be realized by improving the collection efficiency of incident light. Furthermore, a dichroic filter that creates RGB colors using light interference may be formed by depositing multiple layers of interference layers having different refractive indexes on the surface of the counter substrate 20. According to this counter substrate with a dichroic filter, a brighter color liquid crystal device can be realized.
[0136]
In the liquid crystal device according to this embodiment, incident light is incident from the counter substrate 20 side as in the conventional case. However, since the TFT array substrate 10 is provided with the first light-shielding film 11a, the TFT array substrate 10 Incident light may be incident from the side and emitted from the counter substrate 20 side. That is, even when the liquid crystal device is attached to the liquid crystal projector in this way, it is possible to prevent light from entering the channel region 1a ′ and the LDD regions 1b and 1c of the semiconductor layer 1a and display a high-quality image. Is possible.
[0137]
Conventionally, in order to prevent reflection on the back surface side of the TFT array substrate 10, it is necessary to separately arrange anti-reflection (AR) -coated polarizing means or to attach an AR film. However, in this embodiment, since the first light-shielding film 11a is formed between the surface of the TFT array substrate 10 and at least the channel region 1a ′ and the LDD regions 1b and 1c of the semiconductor layer 1a, such an AR film is formed. There is no need to use the polarized light means or the AR film, or to use the substrate obtained by AR-treating the TFT array substrate 10 itself.
[0138]
Therefore, according to the above embodiment, the material cost can be reduced, and it is very advantageous that the yield is not lowered due to dust, scratches, etc. when the polarizing means is attached. In addition, since the light resistance is excellent, even when a bright light source is used or polarization conversion is performed by a polarization beam splitter to improve light use efficiency, image quality degradation such as crosstalk due to light does not occur.
[0139]
In addition, since the liquid crystal device of the present embodiment includes the TFT array substrate (electro-optical device substrate) 10 manufactured by the method for manufacturing the substrate for an electro-optical device of the present embodiment, the first interlayer There is no void at the interface between the insulating film (insulator layer) 12 and the single crystal silicon layer 206, and the bonding strength between the first interlayer insulating film (insulator layer) 12 and the single crystal silicon layer 206 is strong. The TFT (transistor element) 30 has excellent performance without causing variations and defects in characteristics.
[0140]
[Second Embodiment]
(Method of manufacturing substrate for electro-optical device)
Next, a method for manufacturing a TFT array substrate will be described as a method for manufacturing a substrate for an electro-optical device according to a second embodiment of the present invention.
[0141]
The method for manufacturing the substrate for an electro-optical device according to the present embodiment differs from the method for manufacturing the substrate for an electro-optical device according to the first embodiment only in the formation region of the first light shielding film and the formation method of the first interlayer insulating film. is there.
[0142]
Therefore, only the steps until the first interlayer insulating film is formed on the surface of the substrate body of the TFT array substrate will be described with reference to FIGS. 14 and 15 correspond to FIGS. 4 and 5 of the first embodiment. The manufacturing steps after FIG. 15, that is, the steps after forming the first interlayer insulating film are exactly the same as those shown in FIGS. 6 to 11 in the first embodiment. In FIG. 14 and FIG. 15, the same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted.
[0143]
In the present embodiment, a case will be described in which a first light-shielding film (light-shielding layer) that is not patterned is formed not only in a transistor element formation region but also in a transistor element non-formation region.
[0144]
In the present embodiment, the transistor element non-formation region specifically refers to a seal that applies a sealing material for bonding to the counter substrate, which exists in the peripheral region of the transistor element formation region (pixel portion). It refers to a region, a peripheral portion of a driving circuit for driving data lines and scanning lines, a terminal pad region for forming connection terminals for connecting input / output signal lines, and the like.
[0145]
As shown in FIG. 14A, similarly to the first embodiment, a first light shielding film (light shielding layer) 11a having a predetermined pattern is formed on the surface of the substrate body 10A of the TFT array substrate 10. In the present embodiment, a first light-shielding film (light-shielding layer) 11a having a predetermined pattern (see FIG. 2) is formed in the transistor element formation region, and the first light-shielding film not patterned in the non-transistor region is formed. (Light shielding layer) 11a is formed. The film thickness of the first light shielding film 11a is, for example, about 150 to 200 nm.
[0146]
Next, as shown in FIG. 14B, as in the first embodiment, the first insulator layer 12A is formed on the surface of the substrate body 10A on which the first light shielding film (light shielding layer) 11a is formed. To do. The film thickness of the first insulator layer 12A is set to be at least thicker than the film thickness of the first light shielding film 11a, for example, about 400 to 1000 nm, and more preferably about 800 nm.
[0147]
Next, as shown in FIG. 14C, as in the first embodiment, the second insulation having a polishing rate lower than that of the first insulator layer 12A is formed on the surface of the first insulator layer 12A. The body layer 12B is formed. The film thickness of the second insulator layer 12B is determined by the difference in the polishing rate with the third insulator layer 12C formed in the next step, but is such that excessive polishing can be suppressed in the polishing step described later. The thickness is, for example, about 50 to 150 nm.
[0148]
Next, as shown in FIG. 15A, a third insulation having a polishing rate higher than that of the second insulator layer 12B is formed on the surface of the second insulator layer 12B by sputtering, CVD, or the like. The body layer 12C is formed. The film thickness of the third insulator layer 12C is set to be at least thicker than the height of the step formed on the surface of the substrate body 10A on which the second insulator layer 12B is formed. That is, the film thickness of the third insulator layer 12C is set to be at least thicker than the film thickness of the first light shielding film 11a, for example, about 300 nm.
[0149]
The material of the first insulator layer 12A and the third insulator layer 12C is silicon oxide, and the second insulator layer 12B having a polishing rate lower than that of the first insulator layer 12A and the third insulator layer 12C. Examples of the material include silicon nitride. The polishing rate of silicon nitride is about 1/3 to 1/5 of the polishing rate of silicon oxide.
[0150]
As shown in FIG. 15A, the surface of the substrate body 10A on which the third insulator layer 12C is formed has irregularities in the transistor element formation region, and is flat in the transistor non-formation region. Has become a department.
[0151]
Next, the surface of the substrate body 10A on which the third insulator layer 12C is formed is polished by a method such as a CMP (Chemical Mechanical Polishing) method.
[0152]
In this step, first, the third insulator layer 12C having a high polishing rate is polished in the convex portion and the non-forming region of the transistor element formation region. Thereafter, when the polishing reaches the height of the second insulating layer 12B in the projecting portion of the transistor element forming region and the non-forming region, the second insulating layer 12B having a low polishing rate on the surface of the substrate body 10A. Since the occupied area increases and the polishing rate decreases, the polishing is stopped at this point, so that as shown in FIG. 15B, the first insulator layer 12A and the first insulator layer 12A A second insulator layer 12B formed on the surface and having a polishing rate lower than that of the first insulator layer 12A, and partially formed on the surface of the second insulator layer 12B. A first interlayer insulating film 120 having a flattened surface is formed, which includes the third insulator layer 12C having a higher polishing rate than the layer 12B.
[0153]
In this step, the transistor element non-formation region and the projecting second insulating layer 12B of the formation region may not be scraped at all or may be slightly shaved and thinned. Further, polishing is performed so that the first insulator layer 12A is not exposed.
[0154]
According to the method for manufacturing a substrate for an electro-optical device of the present embodiment, the first light-shielding film (light-shielding layer) 11a is formed on the surface of the substrate body (light-transmissive substrate) 10A also in the region where the transistor element is not formed. The first insulator layer 12A, the second insulator layer 12B having a lower polishing rate than the first insulator layer 12A, and the first insulator layer 12A are formed on the surface of the substrate body 10A on which the first light shield film (light shield layer) 11a is formed. The surface of the substrate body 10A is polished by forming the third insulator layer 12C having a higher polishing rate than the second insulator layer 12B, and the surface of the first interlayer insulating film (insulator) Layer) 120 can be formed, so that no voids are generated at the interface between the first interlayer insulating film (insulator layer) 120 and the single crystal silicon layer, resulting in degradation of TFT (transistor element) characteristics. Can prevent That.
[0155]
In addition, since the bonding strength between the first interlayer insulating film (insulator layer) 120 and the single crystal silicon layer can be secured, it is possible to prevent the occurrence of defects such as film peeling in the process of forming the TFT (transistor element). , Can improve the product yield.
[0156]
In addition, according to the method for manufacturing the substrate for an electro-optical device of the present embodiment, the first insulator layer 12A is formed on the surface of the first insulator layer 12A and the polishing rate is higher than that of the first insulator layer 12A. Second insulator layer 12B having a low thickness and a third insulator layer 12C partially formed on the surface of second insulator layer 12B and having a polishing rate higher than that of second insulator layer 12B. A TFT array substrate (for an electro-optical device) having a first interlayer insulating film (insulator layer) 120 having a flat surface and a semiconductor layer constituting a TFT (transistor element) formed from a single crystal silicon layer. Substrate).
[0157]
Further, the first interlayer insulating film (insulator layer) 120 and the single crystal silicon are provided by including the TFT array substrate (electro-optical device substrate) manufactured by the electro-optical device substrate manufacturing method of the present embodiment. There is no void at the boundary surface where the layers are bonded, the bonding strength between the first interlayer insulating film (insulator layer) 120 and the single crystal silicon layer is strong, and there is no variation or defect in the characteristics of the transistor elements. A liquid crystal device (electro-optical device) having excellent performance can be provided.
[0158]
In the present embodiment, only the case where the non-patterned first light shielding film (light shielding layer) is formed in the non-formed region of the transistor element has been described. However, the first light shielding film formed in the non-formed region of the transistor element is described. The same effect can be obtained with any pattern such as the same pattern as the first light-shielding film formed in the transistor element formation region.
[0159]
(Electronics)
As an example of an electronic apparatus using a liquid crystal device (electro-optical device) provided with the electro-optical device substrate manufactured by the electro-optical device substrate manufacturing method according to the first and second embodiments, a projection display device The configuration will be described with reference to FIG.
[0160]
In FIG. 16, a projection display device 1100 prepares three liquid crystal devices each including an electro-optical device substrate manufactured by the method for manufacturing an electro-optical device substrate according to the first and second embodiments, each for RGB. The schematic block diagram of the optical system of the projection type liquid crystal device used as the liquid crystal devices 962R, 962G, and 962B of FIG.
[0161]
A light source device 920 and a uniform illumination optical system 923 are employed in the optical system of the projection display device of this example. The projection display device includes a color separation optical system 924 as color separation means for separating the light beam W emitted from the uniform illumination optical system 923 into red (R), green (G), and blue (B); The three light valves 925R, 925G, and 925B as modulation means for modulating the color light beams R, G, and B, and the color synthesis prism 910 as color synthesis means for recombining the modulated color light beams are combined. A projection lens unit 906 is provided as projection means for enlarging and projecting the light beam onto the surface of the projection surface 100. Further, a light guide system 927 for guiding the blue light beam B to the corresponding light valve 925B is also provided.
[0162]
The uniform illumination optical system 923 includes two lens plates 921 and 922 and a reflection mirror 931, and the two lens plates 921 and 922 are arranged to be orthogonal to each other with the reflection mirror 931 interposed therebetween. The two lens plates 921 and 922 of the uniform illumination optical system 923 each include a plurality of rectangular lenses arranged in a matrix. The light beam emitted from the light source device 920 is divided into a plurality of partial light beams by the rectangular lens of the first lens plate 921. These partial light beams are superimposed in the vicinity of the three light valves 925R, 925G, and 925B by the rectangular lens of the second lens plate 922. Therefore, by using the uniform illumination optical system 923, even when the light source device 920 has a non-uniform illuminance distribution within the cross section of the emitted light beam, the three light valves 925R, 925G, and 925B can be uniformly illuminated. It can be illuminated.
[0163]
Each color separation optical system 924 includes a blue-green reflecting dichroic mirror 941, a green reflecting dichroic mirror 942, and a reflecting mirror 943. First, in the blue-green reflecting dichroic mirror 941, the blue light beam B and the green light beam G included in the light beam W are reflected at right angles and travel toward the green reflecting dichroic mirror 942. The red light beam R passes through the mirror 941, is reflected at a right angle by the rear reflecting mirror 943, and is emitted from the emission unit 944 of the red light beam R to the prism unit 910 side.
[0164]
Next, in the green reflection dichroic mirror 942, only the green light beam G out of the blue and green light beams B and G reflected by the blue-green reflection dichroic mirror 941 is reflected at right angles, and the green light beam G is emitted from the emitting portion 945. The light is emitted to the side of the combining optical system. The blue light beam B that has passed through the green reflecting dichroic mirror 942 is emitted from the emission part 946 of the blue light beam B to the light guide system 927 side. In this example, the distances from the light beam W emission part of the uniform illumination optical element to the color light emission parts 944, 945, and 946 in the color separation optical system 924 are set to be substantially equal.
[0165]
Condensing lenses 951 and 952 are disposed on the emission side of the emission portions 944 and 945 for the red and green light beams R and G of the color separation optical system 924, respectively. Therefore, the red and green light beams R and G emitted from the respective emission portions are incident on these condenser lenses 951 and 952 and are collimated.
[0166]
The collimated red and green light beams R and G are incident on the light valves 925R and 925G and modulated, and image information corresponding to each color light is added. That is, these liquid crystal devices are subjected to switching control according to image information by a driving unit (not shown), thereby modulating each color light passing therethrough. On the other hand, the blue light beam B is guided to the corresponding light valve 925B via the light guide system 927, where it is similarly modulated according to the image information. The light valves 925R, 925G, and 925B of the present example further include incident-side polarization means 960R, 960G, and 960B, emission-side polarization means 961R, 961G, and 961B, and liquid crystal devices 962R and 962G disposed therebetween. , 962B.
[0167]
The light guide system 927 includes a condensing lens 954 arranged on the emission side of the emission part 946 of the blue light beam B, an incident-side reflection mirror 971, an emission-side reflection mirror 972, and an intermediate lens arranged between these reflection mirrors. 973 and a condenser lens 953 disposed on the front side of the light valve 925B. The blue light beam B emitted from the condenser lens 946 is guided to the liquid crystal device 962B via the light guide system 927 and modulated. The optical path length of each color light beam, that is, the distance from the emission part of the light beam W to each liquid crystal device 962R, 962G, 962B is the longest for the blue light beam B, and therefore, the light amount loss of the blue light beam is the largest. However, the light loss can be suppressed by interposing the light guide system 927.
[0168]
The color light beams R, G, and B modulated through the light valves 925R, 925G, and 925B are incident on the color synthesis prism 910 and synthesized there. Then, the light synthesized by the color synthesis prism 910 is enlarged and projected onto the surface of the projection surface 100 at a predetermined position via the projection lens unit 906.
[0169]
In this example, since the liquid crystal devices 962R, 962G, and 962B are provided with the first light shielding film (light shielding layer) on the lower side of the TFT, the liquid crystal projector based on the projection light from the liquid crystal devices 962R, 962G, and 962B. The reflected light from the projection optical system, the reflected light from the surface of the TFT array substrate when the projected light passes through, a part of the projected light that penetrates the projection optical system after being emitted from other liquid crystal devices, etc. Even if light enters from the TFT array substrate side, it is possible to sufficiently shield the channel of the TFT for switching the pixel electrode.
[0170]
For this reason, even if a prism unit suitable for miniaturization is used in the projection optical system, a film for preventing return light is separately arranged between the liquid crystal devices 962R, 962G, 962B and the prism unit, or the polarizing means is used. Since it is not necessary to perform a return light prevention process, it is very advantageous in reducing the size and simplification of the configuration.
[0171]
In this embodiment, since the influence of the return light on the channel region of the TFT can be suppressed, the polarizing means 961R, 961G, and 961B subjected to the return light prevention process directly on the liquid crystal device need not be attached. Therefore, as shown in FIG. 17, the polarizing means is formed apart from the liquid crystal device. More specifically, one polarizing means 961R, 961G, 961B is attached to the prism unit 910, and the other polarizing means 960R, 960G. , 960B can be attached to the condenser lenses 953, 945, and 944. In this way, by attaching the polarizing means to the prism unit or the condenser lens, the heat of the polarizing means is absorbed by the prism unit or the condenser lens, and thus the temperature rise of the liquid crystal device can be prevented.
[0172]
Although not shown, an air layer is formed between the liquid crystal device and the polarizing unit by forming the liquid crystal device and the polarizing unit apart from each other, so a cooling unit is provided between the liquid crystal device and the polarizing unit. By sending air such as cold air into the liquid crystal, it is possible to further prevent the temperature of the liquid crystal device from rising and to prevent malfunction due to the temperature rise of the liquid crystal device.
[0173]
【The invention's effect】
As described above, according to the method for manufacturing a substrate for an electro-optical device of the present invention, the area of the concave portion on the surface of the light-transmitting substrate is relatively large, such as when the light shielding layer is formed only in the transistor element formation region. In this case, a first insulator layer and a second insulator layer having a polishing rate lower than that of the first insulator layer (not easily polished) are formed on the light-transmitting substrate on which the light shielding layer is formed. When the area of the concave portion on the surface of the light-transmitting substrate is relatively small, such as when the surface of the substrate is polished and a light-shielding layer is also formed in the non-formation region of the transistor element, On top of this, the first insulator layer, the second insulator layer having a lower polishing rate than the first insulator layer (hard to be polished), and the polishing rate higher than the second insulator layer (easy to be polished). ) After forming the third insulator layer, the substrate surface is polished. By, by the presence of the second insulator layer, it is possible to prevent the portions from being excessively polished occurs, it is possible to flatten the surface of the insulator layer.
[0174]
Further, the electro-optical device substrate manufactured by the method for manufacturing the electro-optical device substrate of the present invention and the electro-optical device including the electro-optical device substrate have an insulating layer surface that is flattened. There is no void at the interface between the body layer and the single crystal silicon layer, the bonding strength between the insulator layer and the single crystal silicon layer is strong, and there are no variations or defects in the characteristics of the transistor elements. It will be excellent.
[0175]
In addition, by providing the electro-optical device of the present invention, an electronic apparatus with excellent performance can be provided.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit diagram of various elements, wirings, and the like constituting a pixel unit in an electro-optical device according to a first embodiment of the invention.
FIG. 2 is a plan view of a plurality of pixel groups adjacent to each other in a TFT array substrate in the electro-optical device according to the first embodiment of the invention.
FIG. 3 is a cross-sectional view taken along the line AA ′ in FIG.
FIGS. 4A to 4C are process diagrams showing a method for manufacturing a substrate for an electro-optical device according to the first embodiment of the invention.
FIGS. 5A to 5C are process diagrams showing a method for manufacturing a substrate for an electro-optical device according to the first embodiment of the invention. FIGS.
6A to 6E are process diagrams showing a method for manufacturing a substrate for an electro-optical device according to the first embodiment of the invention.
7A to 7D are process diagrams showing a method for manufacturing a substrate for an electro-optical device according to the first embodiment of the invention.
FIGS. 8A to 8E are process diagrams showing a method for manufacturing a substrate for an electro-optical device according to the first embodiment of the invention.
FIGS. 9A to 9D are process diagrams showing a method for manufacturing a substrate for an electro-optical device according to the first embodiment of the invention.
FIGS. 10A to 10C are process diagrams showing a method for manufacturing a substrate for an electro-optical device according to the first embodiment of the invention. FIGS.
FIGS. 11A to 11C are process diagrams showing a method for manufacturing a substrate for an electro-optical device according to the first embodiment of the invention. FIGS.
FIG. 12 shows a TFT array substrate of an electro-optical device provided with the electro-optical device substrate manufactured by using the electro-optical device substrate manufacturing method according to the first embodiment of the present invention; It is the top view seen from the counter substrate side with each formed component.
FIG. 13 is a cross-sectional view taken along the line HH ′ of FIG.
FIGS. 14A to 14C are process diagrams showing a method for manufacturing a substrate for an electro-optical device according to the second embodiment of the invention. FIGS.
FIGS. 15A and 15B are process diagrams showing a method for manufacturing a substrate for an electro-optical device according to a second embodiment of the invention. FIGS.
FIG. 16 is an example of an electronic apparatus using an electro-optical device including the electro-optical device substrate manufactured by the electro-optical device substrate manufacturing method according to the first and second embodiments of the present invention. It is a block diagram of the projection type display apparatus which is.
FIGS. 17A and 17B are diagrams for explaining a conventional problem.
[Explanation of symbols]
1a ... Semiconductor layer
1a '... channel region
1b: low concentration source region (source side LDD region)
1c: Low concentration drain region (drain side LDD region)
1d ... High concentration source region
1e ... High concentration drain region
10 ... TFT array substrate
20 ... Counter substrate
10A, 20A ... substrate body (light transmissive substrate)
11a ... 1st light shielding film (light shielding layer)
12, 120 ... 1st interlayer insulation film (insulator layer)
12A ... 1st insulator layer
12B ... Second insulator layer
12C ... Third insulator layer
30 ... TFT for pixel switching (transistor element)
50 ... Liquid crystal layer (electro-optic material layer)
206 ... single crystal silicon layer

Claims (9)

光透過性基板上に遮光層を形成する工程と、
前記遮光層をトランジスタ素子の形成領域にパターニングする工程と、
前記パターニングされた遮光層上に、前記パターニングされた遮光層の厚みに起因する凸部と、隣合う該凸部間に凹部とを有する絶縁体層を形成する工程と、
前記絶縁体層の表面を研磨する工程と、
表面を研磨した前記絶縁体層の表面に単結晶シリコン層を貼り合わせる工程と、
前記単結晶シリコン層によりトランジスタ素子を形成する工程とを具備し、
前記絶縁体層を形成する工程は、
前記パターニングされた遮光層上に、第１の絶縁体層を形成する工程と、
前記第１の絶縁体層上に、該第１の絶縁体層よりも研磨レートの低い第２の絶縁体層を形成する工程とを有し、
前記研磨する工程において、前記凹部に形成された前記第２の絶縁体層の表面と同一面となるように、前記凸部の第１及び第２の絶縁体層を研磨し、当該凸部を除去することを特徴とする電気光学装置用基板の製造方法。Forming a light shielding layer on the light transmissive substrate;
Patterning the light shielding layer in a transistor element formation region;
On the patterned light shielding layer, forming an insulating layer having a convex portion due to the thickness of the patterned light shielding layer and a concave portion between the adjacent convex portions;
Polishing the surface of the insulator layer;
Bonding a single crystal silicon layer to the surface of the insulator layer whose surface has been polished;
Forming a transistor element from the single crystal silicon layer,
The step of forming the insulator layer includes
Forming a first insulator layer on the patterned light shielding layer;
Forming a second insulator layer having a polishing rate lower than that of the first insulator layer on the first insulator layer;
In the polishing step, the first and second insulator layers of the protrusion are polished so as to be flush with the surface of the second insulator layer formed in the recess, and the protrusion is A method of manufacturing a substrate for an electro-optical device, comprising removing the substrate. 前記遮光層をパターニングする工程において、トランジスタ素子の形成領域にのみ遮光層を形成することを特徴とする請求項１に記載の電気光学装置用基板の製造方法。  2. The method for manufacturing a substrate for an electro-optical device according to claim 1, wherein in the step of patterning the light shielding layer, the light shielding layer is formed only in a transistor element formation region. 光透過性基板上に遮光層を形成する工程と、
前記遮光層をトランジスタ素子の形成領域にパターニングする工程と、
前記パターニングされた遮光層上に、前記パターニングされた遮光層の厚みに起因する凸部と、隣合う該凸部間に凹部とを有する絶縁体層を形成する工程と、
前記絶縁体層の表面を研磨する工程と、
表面を研磨した前記絶縁体層の表面に単結晶シリコン層を貼り合わせる工程と、
前記単結晶シリコン層によりトランジスタ素子を形成する工程とを具備し、
前記絶縁体層を形成する工程は、
前記パターニングされた遮光層上に、第１の絶縁体層を形成する工程と、
前記第１の絶縁体層上に、該第１の絶縁体層よりも研磨レートの低い第２の絶縁体層を形成する工程と、
前記第２の絶縁体層上に、該第２の絶縁体層よりも研磨レートの高い第３の絶縁体層を前記パターニングされた遮光層の厚みに起因して前記第２の絶縁体層に形成された段差の高さよりも厚く形成する工程とを有し、
前記研磨する工程において、前記第３の絶縁体層を研磨して前記凸部の第２の絶縁体層を露出させてから研磨を停止することを特徴とする電気光学装置用基板の製造方法。Forming a light shielding layer on the light transmissive substrate;
Patterning the light shielding layer in a transistor element formation region;
On the patterned light shielding layer, forming an insulating layer having a convex portion due to the thickness of the patterned light shielding layer and a concave portion between the adjacent convex portions;
Polishing the surface of the insulator layer;
Bonding a single crystal silicon layer to the surface of the insulator layer whose surface has been polished;
Forming a transistor element from the single crystal silicon layer,
The step of forming the insulator layer includes
Forming a first insulator layer on the patterned light shielding layer;
Forming a second insulator layer having a polishing rate lower than that of the first insulator layer on the first insulator layer;
On the second insulator layer, a third insulator layer having a polishing rate higher than that of the second insulator layer is formed on the second insulator layer due to the thickness of the patterned light shielding layer. Forming a step thicker than the height of the formed step,
In the polishing step, the polishing is stopped after the third insulator layer is polished to expose the second insulator layer of the convex portion. 光透過性基板上に、少なくとも所定のパターンの遮光層と絶縁体層とトランジスタ素子とを順次具備する電気光学装置用基板であって、
前記絶縁体層が、酸化シリコンからなる第１の絶縁体層と、該第１の絶縁体層上に前記遮光層と重ならないように部分的に形成され、該第１の絶縁体層よりも研磨レートの低い窒化シリコンからなる第２の絶縁体層とから構成され、表面が研磨により平坦化されたものであるとともに、
前記トランジスタ素子を構成する半導体層が単結晶シリコン層から形成されたものであることを特徴とする電気光学装置用基板。An electro-optical device substrate comprising, on a light-transmitting substrate, at least a light-shielding layer having a predetermined pattern, an insulator layer, and a transistor element in order,
The insulator layer is formed partially on the first insulator layer made of silicon oxide so as not to overlap the light shielding layer on the first insulator layer, and more than the first insulator layer. It is composed of a second insulator layer made of silicon nitride having a low polishing rate, and the surface is flattened by polishing,
A substrate for an electro-optical device, wherein a semiconductor layer constituting the transistor element is formed of a single crystal silicon layer. 前記遮光層がトランジスタ素子の形成領域にのみ形成されたことを特徴とする請求項４に記載の電気光学装置用基板。  5. The electro-optical device substrate according to claim 4, wherein the light shielding layer is formed only in a transistor element formation region. 光透過性基板上に、所定のパターンの遮光層と絶縁体層とトランジスタ素子とを順次具備する電気光学装置用基板であって、
前記絶縁体層が、酸化シリコンからなる第１の絶縁体層と、該第１の絶縁体層の表面上に形成され、該第１の絶縁体層よりも研磨レートの低い窒化シリコンからなる第２の絶縁体層と、該第２の絶縁体層の表面上に前記遮光層と重ならないように部分的に形成され、該第２の絶縁体層よりも研磨レートの高い酸化シリコンからなる第３の絶縁体層とから構成され、表面が研磨により平坦化されたものであるとともに、
前記トランジスタ素子を構成する半導体層が単結晶シリコン層から形成されたものであることを特徴とする電気光学装置用基板。An electro-optical device substrate comprising a light-transmitting substrate, a light-shielding layer having a predetermined pattern, an insulator layer, and a transistor element in order;
The insulator layer is formed on a surface of the first insulator layer made of silicon oxide and the first insulator layer, and is made of silicon nitride made of silicon nitride having a polishing rate lower than that of the first insulator layer. A second insulating layer and a second insulating layer made of silicon oxide that is partially formed on the surface of the second insulating layer so as not to overlap the light shielding layer and has a higher polishing rate than the second insulating layer. 3 of the insulator layer, the surface is flattened by polishing,
A substrate for an electro-optical device, wherein a semiconductor layer constituting the transistor element is formed of a single crystal silicon layer. 前記遮光層がトランジスタ素子の非形成領域にも形成されたことを特徴とする請求項６に記載の電気光学装置用基板。  The electro-optical device substrate according to claim 6, wherein the light-shielding layer is also formed in a region where a transistor element is not formed. 請求項４から請求項７までのいずれか１項に記載の電気光学装置用基板と、
該電気光学装置用基板のトランジスタ素子が形成された面と対向するように配置された他の光透過性基板を具備し、
これら２枚の光透過性基板の間に挟持された電気光学材料層を具備することを特徴とする電気光学装置。The substrate for an electro-optical device according to any one of claims 4 to 7,
Comprising another light-transmitting substrate disposed so as to face the surface on which the transistor element of the electro-optical device substrate is formed,
An electro-optical device comprising an electro-optical material layer sandwiched between the two light-transmitting substrates. 請求項８に記載の電気光学装置を備えたことを特徴とする電子機器。  An electronic apparatus comprising the electro-optical device according to claim 8.
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