JP4838061B2 - Method for adding chip ID in semiconductor integrated circuit - Google Patents

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Description

本発明は、半導体チップが作製されたウエハー上の位置を特定するチップＩＤ付加方法に関する。   The present invention relates to a chip ID adding method for specifying a position on a wafer on which a semiconductor chip is manufactured.

一般に集積回路は次のようなフローで製造される。
（１）ウエハー上に多数のチップを作りこむ。
（２）ウエハー上に回路作成後、ウエハー状態のままで各種電気的機能テストを行う。
ここまでの工程（１），（２）は一般に前工程と呼ばれる。以下の工程（３）−（５）は、一般に後工程と呼ばれる。
（３）１つ１つのチップを切り離し、個片化する。
（４）個片化した各チップをプラスチックやセラミックパッケージに封入する。
（５）パッケージに封入後、最終テストを経て集積回路として完成する。 In general, an integrated circuit is manufactured by the following flow.
(1) Build a large number of chips on a wafer.
(2) After creating a circuit on the wafer, various electrical function tests are performed in the wafer state.
The steps (1) and (2) up to this point are generally called a pre-process. The following steps (3) to (5) are generally called post-steps.
(3) Separate each chip into individual pieces.
(4) Each chip is encapsulated in a plastic or ceramic package.
(5) After enclosing in a package, it is completed as an integrated circuit through a final test.

次に、先にあげた工程（１）に示したウエハー内に多数のチップを作りこむ前工程について説明する。通常、前工程においてウエハーに回路を作りこむには、フォトリソグラフィーと呼ばれる技術を利用する。この技術はマスク（レチクル）に作成された回路パターンを、光を利用してウエハー上に露光させ、回路パターンを転写する技術である。通常、マスクには同一の回路パターンを持った複数チップ分の回路パターンが作成されている(例：横４チップ×縦４チップ)ため、一回の露光(ショット)で複数チップ(例：４×４＝１６チップ)分の回路パターンを転写することが出来る。   Next, a description will be given of a pre-process for forming a large number of chips in the wafer shown in the above-described process (1). Usually, a technique called photolithography is used to form a circuit on a wafer in the previous process. In this technique, a circuit pattern created on a mask (reticle) is exposed on a wafer using light, and the circuit pattern is transferred. Usually, a circuit pattern for a plurality of chips having the same circuit pattern is created on the mask (for example, 4 chips in the horizontal direction × 4 chips in the vertical direction), so that a plurality of chips (for example, 4 in the single exposure (shot)). A circuit pattern for (× 4 = 16 chips) can be transferred.

なお、通常１回のショットでは１枚のウエハー全ての領域に渡って回路パターンを転写することは出来ないため、１枚のウエハー全てにわたって回路パターンを転写するためには、ウエハーをのせたステージを横方向や縦方向に動かして、複数回ショットを繰り返すことでウエハー全面に対して回路パターンを転写している。この方式をステップ・アンド・リピート方式と呼ぶ。このフォトリソグラフィー工程では、最大でも１回の工程あたり配線１層分の回路パターンのみ転写可能である。しかし、何度もフォトリソグラフィー工程を繰り返すことにより、配線層を何層も持った複雑な構造や回路を作ることが可能になる。集積回路の製造工程では、このように何回もリソグラフィー工程を繰り返しながら、全く同一の回路パターンもったチップを１枚のウエハー上に数十から数百個作りこんでいる。   Normally, a single shot cannot transfer a circuit pattern over the entire area of one wafer. Therefore, in order to transfer a circuit pattern over the entire wafer, the stage on which the wafer is placed is placed. The circuit pattern is transferred to the entire surface of the wafer by moving in the horizontal and vertical directions and repeating the shot multiple times. This method is called a step-and-repeat method. In this photolithography process, only a circuit pattern for one wiring layer can be transferred per process at the maximum. However, by repeating the photolithography process many times, it becomes possible to make a complicated structure or circuit having multiple wiring layers. In the manufacturing process of an integrated circuit, tens to hundreds of chips having exactly the same circuit pattern are formed on one wafer while repeating the lithography process as described above.

なお、完成した個々の集積回路において、ウエハー上のどの位置で作られたチップかを知ることが出来れば、各種電気的特性のバラツキ具合のウエハー面内位置依存性などを調査できる。このため、個々のチップがウエハー面内のどこで作られたチップかという情報は、品質管理のうえで重要な情報となる。このような情報は、チップ毎に異なる製造履歴を記した情報のため、個々のチップのＩＤという意味でチップＩＤと呼ばれ、各集積回路の中に電気的に消えない情報として作りこまれる。 In addition, if it is possible to know at which position on the wafer the chip is manufactured in each completed integrated circuit, it is possible to investigate the wafer surface position dependency of the variation of various electrical characteristics. For this reason, information on where each chip is made on the wafer surface is important information for quality control. Since such information is information describing a manufacturing history that differs for each chip, it is called a chip ID in the sense of an ID of each chip, and is created as information that does not disappear electrically in each integrated circuit.

既に述べたように、従来の集積回路製造法では同一のチップを一度に大量に製造するため、このチップＩＤを前工程の段階で作りこむことは困難であった。このため、従来の半導体集積回路の製造方法においては、専用の特別な工程を後工程内に設けなくてはならなかった。具体的には、それぞれのチップ毎にチップ内部に設けられたレーザーヒューズや電気ヒューズを切断することで、個々のチップごとのＩＤを書き込んでいる。   As already described, in the conventional integrated circuit manufacturing method, since the same chip is manufactured in large quantities at a time, it is difficult to create this chip ID at the stage of the previous process. For this reason, in the conventional method of manufacturing a semiconductor integrated circuit, a special special process must be provided in the subsequent process. Specifically, the ID for each chip is written by cutting a laser fuse or an electric fuse provided inside the chip for each chip.

例えば、ウエハー上の位置Ａで製造された場合、１本目のヒューズのみを切断し、位置Ｃで製造された場合、１本目と２本目のヒューズを切断する。このヒューズを切断する工程は、通常、先に上げた工程（２）での電気的機能テストに付随する工程として実施される。このヒューズ切断工程は個々のチップ毎に異なるヒューズを切断しなくてはならないため、１チップずつ順に行わなければならず、長時間を要するという問題があった。   For example, when manufactured at position A on the wafer, only the first fuse is cut, and when manufactured at position C, the first and second fuses are cut. The step of cutting the fuse is usually performed as a step accompanying the electrical function test in the step (2) described above. Since this fuse cutting process has to cut a different fuse for each chip, it has to be performed one chip at a time, and there is a problem that it takes a long time.

特許文献１には、ヒューズを用いることなくウエハー内でのチップの位置を特定する方法が示されている。ここでは、ウエハー内チップの最終配線工程の露光処理において、ウエハー内チップ位置表示パターンの下地マークを各チップのデバイス領域の一部に露光により形成する。その後、下地マークに対して位置の異なるショットを露光により形成し、下地マークとショットの位置の組み合わせによりウエハー内でのチップの位置を特定している。
特開平５−１７５０９３号公報 Patent Document 1 discloses a method for specifying the position of a chip in a wafer without using a fuse. Here, in the exposure process of the final wiring process of the in-wafer chip, the base mark of the in-wafer chip position display pattern is formed on a part of the device area of each chip by exposure. Thereafter, shots having different positions with respect to the base mark are formed by exposure, and the position of the chip in the wafer is specified by a combination of the position of the base mark and the shot.
Japanese Patent Laid-Open No. 5-175093

しかしながら、上記のような特許文献１に示された方法の場合、下地マークの上に露光されるショットの転写位置を順に変えるため、専用のパターンが必要となる他、専用の工程を実施する必要がある。その結果、製造工程の複雑化及び製造コストの増大を招く恐れがある。   However, in the case of the method disclosed in Patent Document 1 as described above, a dedicated pattern is required in order to sequentially change the transfer position of the shot exposed on the base mark, and a dedicated process must be performed. There is. As a result, the manufacturing process may be complicated and the manufacturing cost may increase.

本発明は上記のような状況に鑑みてなされたものであり、簡易な方法により製造コストの増大を最小限に抑えつつ、ウエハー内でのチップの位置を特定可能な方法を提供することを目的とする。   The present invention has been made in view of the above situation, and an object thereof is to provide a method capable of specifying the position of a chip in a wafer while minimizing an increase in manufacturing cost by a simple method. And

上記課題を解決するために、本発明の第１の態様は、半導体チップが形成されたウエハー上の位置を示すチップＩＤを付与してその位置を特定するチップ形成位置特定方法において、配線層を形成するのに使用される転写用マスクに、通常の機能配線の他にチップ毎に異なるマークを形成し（以下、当該転写用マスクを「マーク形成マスク」と称する）、前記マーク形成マスクを複数用意し、複数の前記マーク形成マスクによってウエハー上に転写された複数のマークの組み合わせによって当該ウエハー上におけるチップの位置を特定する。   In order to solve the above-described problem, a first aspect of the present invention provides a chip formation position specifying method in which a chip ID indicating a position on a wafer on which a semiconductor chip is formed is assigned and the position is specified. In addition to normal functional wiring, a different mark is formed for each chip on the transfer mask used for forming (hereinafter, the transfer mask is referred to as a “mark formation mask”), and a plurality of the mark formation masks are formed. The position of the chip on the wafer is specified by a combination of a plurality of marks prepared and transferred onto the wafer by the plurality of mark forming masks.

本発明の第２の態様は、半導体チップが形成されたウエハー上の位置を示すチップＩＤを付与してその位置を特定するチップ形成位置特定方法において、絶縁層に複数のコンタクトホールを形成するのに使用される転写用マスクに、機能パターン（コンタクトホール等）の他にチップ毎に異なるマークを形成し（以下、当該転写用マスクを「マーク形成マスク」と称する）、前記マーク形成マスクを複数用意し、複数の前記マーク形成マスクによってウエハー上に転写された複数のマークの組み合わせによって当該ウエハー上におけるチップの位置を特定する。上記第１の態様においては配線層にＩＤ用のマークを形成しているが、第２の態様においては絶縁膜用のマスクパターンにＩＤ用のマークを形成している。   According to a second aspect of the present invention, a plurality of contact holes are formed in an insulating layer in a chip formation position specifying method in which a chip ID indicating a position on a wafer on which a semiconductor chip is formed is assigned and the position is specified. In addition to a functional pattern (contact hole or the like), a different mark is formed for each chip (hereinafter, the transfer mask is referred to as a “mark formation mask”), and a plurality of mark formation masks are used. The position of the chip on the wafer is specified by a combination of a plurality of marks prepared and transferred onto the wafer by the plurality of mark forming masks. In the first aspect, the ID mark is formed on the wiring layer. In the second aspect, the ID mark is formed on the mask pattern for the insulating film.

好ましくは、前記マーク形成マスクは、複数のチップ領域をマトリックス状に配列した構成であり、各チップ領域には直線状マークが１本ずつ形成され、前記マーク形成マスクの間で、前記直線状マークは互いに直交する方向に延びてウエハー上に転写したときに交差し、前記ウエハー上のチップ形成位置によって前記交差位置が異なる構成であり、前記交差位置に基づいて前記ウエハー上のチップ位置を特定する。   Preferably, the mark forming mask has a configuration in which a plurality of chip regions are arranged in a matrix, and one linear mark is formed in each chip region, and the linear mark is formed between the mark forming masks. Extend in directions perpendicular to each other and intersect when transferred onto a wafer, and the intersection position differs depending on the chip formation position on the wafer, and the chip position on the wafer is specified based on the intersection position. .

本発明の第３の態様は、複数の配線層を有する半導体チップについて、当該半導体チップが形成されたウエハー上の位置を示すチップＩＤを付与してその位置を特定するチップ形成位置特定方法において、前記複数の配線層のうち第１の配線層を形成するのに使用される転写用マスク（以下、「第１のマーク形成マスク」と称する）に、通常の機能配線の他にチップ毎に異なるマークを形成し、前記複数の配線層のうち前記第１の配線層の上層に形成される第２の配線層を形成するのに使用される転写用マスク（以下、「第２のマーク形成マスク」と称する）に、通常の機能配線の他にチップ毎に異なるマークを形成し、前記第１及び第２のマーク形成マスクは、複数のチップ領域をマトリックス状に配列した構成とし、各チップ領域に直線状マークを１本ずつ形成し、前記第１及び第２のマーク形成マスクの間で、前記直線状マークは互いに直交する方向に延びてウエハー上に転写したときに交差し、前記ウエハー上のチップ形成位置によって前記交差位置が異なる構成とし、前記交差位置において前記直交する直線状マークを導通させ、前記第１及び第２のマーク形成マスクの間での、前記直線状マークの導通状態に基づいて前記ウエハー上のチップ位置を特定する。   According to a third aspect of the present invention, in a chip formation position specifying method for specifying a position of a semiconductor chip having a plurality of wiring layers by assigning a chip ID indicating a position on the wafer on which the semiconductor chip is formed, A transfer mask (hereinafter referred to as a “first mark formation mask”) used to form a first wiring layer among the plurality of wiring layers is different for each chip in addition to a normal functional wiring. A transfer mask used for forming a mark and forming a second wiring layer formed on the first wiring layer among the plurality of wiring layers (hereinafter referred to as “second mark formation mask”). In addition to normal functional wiring, different marks are formed for each chip, and the first and second mark formation masks have a configuration in which a plurality of chip regions are arranged in a matrix, and each chip region Straight to A mark is formed one by one, and between the first and second mark formation masks, the linear mark extends in a direction orthogonal to each other and intersects when transferred onto a wafer, thereby forming a chip on the wafer. The crossing position is different depending on the position, and the orthogonal linear mark is made conductive at the crossing position, and the linear mark is connected between the first and second mark forming masks based on the conductive state of the linear mark. The chip position on the wafer is specified.

ここで、前記第１及び第２のマーク形成マスクを用いて形成される配線層の層間に、これらマスクに形成された直線状マークに沿った位置に垂直方向に延びる貫通配線層を有する他の配線層を形成し、前記第１及び第２のマーク形成マスクに形成された直線状マークの交差位置において互いのマークを前記貫通配線によって導通させ、前記第１のマーク形成マスクに形成された直線状マーク；前記貫通配線；前記第２のマーク形成マスクに形成された直線状マークを流れる電流又は電圧を測定することにより、前記ウエハー上における当該チップの形成位置を特定することができる。   Here, another wiring layer having a through wiring layer extending vertically between the wiring layers formed using the first and second mark formation masks in a position along the linear marks formed on the masks. A wiring layer is formed, and at the intersection of the linear marks formed on the first and second mark forming masks, the marks are made conductive by the through wiring, and the straight lines formed on the first mark forming mask are formed. The formation position of the chip on the wafer can be specified by measuring the current or voltage flowing through the linear mark; the through-wire; and the linear mark formed on the second mark formation mask.

上述したように、本発明においては、通常のデバイス形成用マスクを用いてチップＩＤ用のマークを転写することができ、チップＩＤ用に特別のマスクを用意しあるいは、特別の工程を付加する必要がない。その結果、チップＩＤ作製による製造コストの増大を最小限に抑えることが可能となる。   As described above, in the present invention, a chip ID mark can be transferred using a normal device forming mask, and it is necessary to prepare a special mask for chip ID or add a special process. There is no. As a result, it is possible to minimize an increase in manufacturing cost due to chip ID fabrication.

更に、一つの配線層に形成されたマークと、他の配線層に形成されたマークとの電気的な導通状態に基づいて、完成した半導体チップのウエハー上での位置を特定する方法によれば、電子顕微鏡などを用いた目視によらず、自動的に検出を行うことができ、半導体チップの機能テストの合理化を図ることが可能となる。さらに、モールドパッケージから半導体チップを取り出すことなくチップＩＤを確認できるというメリットがある。
Further, according to the method for specifying the position of the completed semiconductor chip on the wafer based on the electrical conduction state between the mark formed on one wiring layer and the mark formed on another wiring layer. In addition, the detection can be automatically performed without visual inspection using an electron microscope or the like, and the functional test of the semiconductor chip can be rationalized. Further, there is an advantage that the chip ID can be confirmed without taking out the semiconductor chip from the mold package.

以下、本発明を実施するための最良の形態について、実施例に沿って詳細に説明する。図１は、本発明に適用可能なウエハーの構造を示す概略平面図である。ウエハーＷ上には、同一構造の多数の半導体チップ１０が形成される。半導体チップ１０は、複数の積層された配線層を有する構造とすることができる。   Hereinafter, the best mode for carrying out the present invention will be described in detail with reference to examples. FIG. 1 is a schematic plan view showing the structure of a wafer applicable to the present invention. A large number of semiconductor chips 10 having the same structure are formed on the wafer W. The semiconductor chip 10 can have a structure having a plurality of stacked wiring layers.

図２は、本発明の第１実施例に係る方法に適用可能なマスクパターンを示す平面図である。本実施例に係る半導体装置の製造方法においては、一つの配線層のフォトリソグラフィー工程の際に、図２（Ａ）に示す構成のマスク１１０を用いてウエハーＷ全面に回路パターンを転写する。この例では、１ショットあたり４×４＝１６チップ分の転写ができるマスク（レチクル）を用いて、１ウエハーあたり９ショット行う。   FIG. 2 is a plan view showing a mask pattern applicable to the method according to the first embodiment of the present invention. In the method of manufacturing a semiconductor device according to the present embodiment, a circuit pattern is transferred to the entire surface of the wafer W using a mask 110 having the configuration shown in FIG. In this example, 9 shots per wafer are performed using a mask (reticle) capable of transferring 4 × 4 = 16 chips per shot.

マスク１１０は、同一の機能配線（デバイス形成用配線）を有する１６のチップ領域をマトリックス状に配置してなり、各チップ領域には異なるマークが形成されている。本実施例においては、マークとして大文字のアルファベットＡ−Ｐを採用しているが、アルファベット以外の文字又は記号などを用いることもできる。また、マークの位置及び大きさは、機能配線に影響を及ぼさない位置・大きさであればチップ領域の端部でなくてもよい。図２（Ａ）においては、半導体チップの機能に関わる配線（機能配線）については、便宜上図示を省略する。   The mask 110 is formed by arranging 16 chip regions having the same functional wiring (device forming wiring) in a matrix, and different marks are formed in each chip region. In the present embodiment, capital letters AP are used as marks, but characters or symbols other than alphabets can also be used. Further, the position and size of the mark may not be the end portion of the chip region as long as the position and size do not affect the functional wiring. In FIG. 2A, the wiring (functional wiring) related to the function of the semiconductor chip is omitted for convenience.

図２（Ｂ）に示すマスクパターン１２０は、図２（Ａ）に示すマスクパターン１１０と異なる配線層を形成する際に使用される。例えば、マスクパターン１１０を使用した配線層の上層に絶縁層を介してマスクパターン１２０を使用した配線層を形成することができる。マスクパターン１１０と同様に、リソグラフィー工程によりウエハー全面に回路パターンを転写する。   The mask pattern 120 shown in FIG. 2B is used when forming a wiring layer different from the mask pattern 110 shown in FIG. For example, a wiring layer using the mask pattern 120 can be formed on the wiring layer using the mask pattern 110 via an insulating layer. Similarly to the mask pattern 110, a circuit pattern is transferred to the entire wafer surface by a lithography process.

この例では、１ショットあたり３×３＝９チップ分の転写ができるマスクを用い、１ウエハーあたり１６ショット行う。マスク１２０は、同一の機能配線を有する９のチップ領域をマトリックス状に配置してなり、各チップ領域には異なるマークが形成されている。本実施例においては、マークとして小文字のアルファベットａ−ｉを採用しているが、アルファベット以外の文字又は記号などを用いることもできる。また、マークの位置及び大きさは、機能配線に影響を及ぼさない位置・大きさであればチップ領域の端部でなくてもよい。図２（Ｂ）においても、半導体チップの機能に関わる配線（機能配線）については、便宜上図示を省略する。   In this example, a mask capable of transferring 3 × 3 = 9 chips per shot is used, and 16 shots are performed per wafer. The mask 120 is formed by arranging nine chip regions having the same functional wiring in a matrix, and different marks are formed in each chip region. In the present embodiment, lower case alphabets ai are adopted as marks, but characters or symbols other than alphabets may be used. Further, the position and size of the mark may not be the end portion of the chip region as long as the position and size do not affect the functional wiring. In FIG. 2B as well, wiring (functional wiring) related to the function of the semiconductor chip is omitted for convenience.

図３は、実際にウエハーＷ上にマスクパターン１１０を用いてマークを転写した様子を第１の配線層パターン１１４として示す。また、図４は、図３の第１の配線層パターン１１４の上にマスクパターン１２０を用いてマークを転写することによって形成される第２の配線層パターン１１８を示す。本実施例の製造方法においては、各チップに形成されたマークを確認することにより、個々のチップがウエハーＷ上のどの位置で製造されたものなのか知ることが出来る。例えば、今回の例において、第１の配線層１１４で「G」というマークが確認され、第２の配線層１１８で更に「g」というマークを確認された場合、その半導体チップはウエハーＷの中央で形成されたチップであることがわかる。   FIG. 3 shows a first wiring layer pattern 114 in which a mark is actually transferred onto the wafer W using the mask pattern 110. 4 shows a second wiring layer pattern 118 formed by transferring a mark using the mask pattern 120 on the first wiring layer pattern 114 of FIG. In the manufacturing method of the present embodiment, it is possible to know at which position on the wafer W each chip is manufactured by confirming the mark formed on each chip. For example, in this example, when a mark “G” is confirmed in the first wiring layer 114 and a mark “g” is further confirmed in the second wiring layer 118, the semiconductor chip is located at the center of the wafer W. It can be seen that this is a chip formed by.

本実施例においては、第１の配線層に縦４列×横４行＝１６チップを一度に露光できるマスクと、第２の配線層に縦３列×横３行＝９チップを一度に露光できるマスクとを用いているため、最大で縦１２列×横１２行＝１４４チップまで区別することが出来る。この計算における「１２」という数字は、第１の配線層のマスク１１０の縦（若しくは横）４列（行）という値と、第２の配線層のマスク１２０の縦（若しくは横）３列（行）という値の最小公倍数である。仮に、第１の配線層に縦Y1列×横X1行＝Y1X1チップを一度に露光できるマスクと、第２の配線層に縦Y2列×横X2行＝Y2X2チップを一度に露光できるマスクを用いた場合、最大で(Y1とY2の最小公倍数)×(X1とX2の最小公倍数)チップまで区別することが可能となる。 In this embodiment, the first wiring layer is exposed to 4 columns × 4 rows = 16 chips at a time, and the second wiring layer is exposed to 3 columns × 3 rows = 9 chips at a time. Since a mask that can be used is used, a maximum of 12 columns × 12 rows × 144 chips can be distinguished. The number “12” in this calculation is a value of 4 columns (rows) in the vertical (or horizontal) mask 110 of the first wiring layer and 3 columns (or horizontal) of the mask 120 in the second wiring layer ( Line) is the least common multiple of the values. Temporarily, a mask capable of exposing Y 1 column × width X 1 row = Y 1 X 1 chip at a time on the first wiring layer and a length Y 2 column × width X 2 row = Y 2 X on the second wiring layer. When a mask capable of exposing two chips at a time is used, it is possible to distinguish up to (the least common multiple of Y 1 and Y 2 ) × (the least common multiple of X 1 and X 2 ) chips.

また、更に第３の配線層に縦Y3列×横X3行＝Y3X3チップを一度に露光できるマスクを用いれば、区別できるチップ数を最大(Y1とY2とY3の最小公倍数)×(X1とX2とX3の最小公倍数)チップまで増やすことが出来る。本実施例の方法では、前工程内で転写する第１の配線層のマーク１１０と第２の配線層のマーク１２０がチップＩＤの役割を果たす。すなわち、マスクパターン１１０に形成されたマークとマスクパターン１２０に形成されたマークとの組み合わせによって、製造された半導体チップのウエハー上での位置を特定することが可能となる。このため、従来のように時間のかかるヒューズ切断工程を後工程内に設ける必要がない。 Furthermore, if a mask capable of exposing Y 3 columns × horizontal X 3 rows = Y 3 X 3 chips at a time is used for the third wiring layer, the number of distinguishable chips is maximized (Y 1 , Y 2 and Y 3 LCM) × (X 1 and X 2 and the least common multiple of X 3) can be increased to the chip. In the method of this embodiment, the mark 110 of the first wiring layer and the mark 120 of the second wiring layer transferred in the previous process serve as a chip ID. That is, the position of the manufactured semiconductor chip on the wafer can be specified by the combination of the mark formed on the mask pattern 110 and the mark formed on the mask pattern 120. For this reason, it is not necessary to provide a time-consuming fuse cutting step in the subsequent step as in the prior art.

なお、上述した第１の実施例においてはＩＤ用のマークを形成するマスクパターンを２種類（１１０，１２０）を使用しているが、３種類以上（３層以上）使用することも可能である。また、マスク１１０，１２０を形成する層の位置は、特に限定されないが、後に目視（電子顕微鏡）によって確認するためには、上側（最上層を含む）の層に形成することが好ましい。   In the first embodiment described above, two types (110, 120) of mask patterns for forming the ID mark are used, but three or more types (three layers or more) can be used. . Further, the position of the layer for forming the masks 110 and 120 is not particularly limited, but is preferably formed on the upper layer (including the uppermost layer) in order to be confirmed later by visual observation (electron microscope).

図９は、第１実施例に係る方法の別の態様（変形例）に使用される絶縁膜用マスクパターンを示す平面図である。上記実施例においては配線層にＩＤ用のマークを形成しているが、図９に示すような絶縁膜用のマスクパターンにＩＤ用のマークを形成することができる。使用するＩＤ用マークは図２〜図４に示すものを採用することができる。図９の例の場合には、２枚のマスク１５０Ａ、１５０Ｂを用いて単一の絶縁層に複数のコンタクトホールを形成するようになっている。マスク１５０Ａのパターン１５２ｂと、マスク１５０Ｂのパターン１５４ａがコンタクトホール形成位置に対応し、マスク１５０Ａのパターン１５２ａと、マスク１５０Ｂのパターン１５４ｂはコンタクトホール形成に寄与しない。図９の例においては、１回目の露光でマスク１５０Ａを使用し、その後の２回目の露光でマスク１５０Ｂを使用することになる。すなわち、マスク１５０Ａを使用して半数のコンタクトホールを形成（露光）し、マスク１５０Ｂを使用して残りの半数のコンタクトホールを形成（露光）する。   FIG. 9 is a plan view showing an insulating film mask pattern used in another mode (modification) of the method according to the first embodiment. In the above embodiment, the ID mark is formed on the wiring layer, but the ID mark can be formed on the mask pattern for the insulating film as shown in FIG. The ID marks used can be those shown in FIGS. In the case of the example of FIG. 9, a plurality of contact holes are formed in a single insulating layer using two masks 150A and 150B. The pattern 152b of the mask 150A and the pattern 154a of the mask 150B correspond to the contact hole formation positions, and the pattern 152a of the mask 150A and the pattern 154b of the mask 150B do not contribute to the contact hole formation. In the example of FIG. 9, the mask 150A is used in the first exposure, and the mask 150B is used in the subsequent second exposure. That is, half of the contact holes are formed (exposed) using the mask 150A, and the other half of the contact holes are formed (exposed) using the mask 150B.

配線層にＩＤ用のマークを形成する場合においても、複数枚のマスクを持ち単一の配線層にＩＤ用のマークを形成するように構成することもできる。この場合、図９に示す絶縁層の場合と同様な手順でＩＤ用のマークを形成することができる。   Even when the ID mark is formed on the wiring layer, the ID mark may be formed on a single wiring layer with a plurality of masks. In this case, an ID mark can be formed by the same procedure as that for the insulating layer shown in FIG.

なお、絶縁層にＩＤ用のマークを形成するよりも、配線層にＩＤ用のマークを形成した方が視認性が良いため、実際には配線層に形成する方が好ましい。   In addition, since it is better to form the ID mark on the wiring layer than to form the ID mark on the insulating layer, it is actually preferable to form the ID mark on the wiring layer.

実際のウエハープロセスにおいては、予めマスクパターン１１０を構成する各チップ領域に機能配線（デバイス）及びアルファベットマークを形成しておく。例えば、透明なガラス基板上にクロムなどの金属を用いて描画する。マスクパターン１２０を同様の方法により、機能配線及びアルファベットマーク（小文字）を形成する。最初に、マスクパターン１１０を用いて縮小投影露光装置（ステッパー）によるステップ・アンド・リピートにより、ウエハーＷ上に図３に示すパターンを転写する。その後、マスクパターン１２０を用いて、同様な方法により図４に示すようなパターンをウエハーＷに転写する。   In an actual wafer process, functional wirings (devices) and alphabet marks are formed in advance in each chip area constituting the mask pattern 110. For example, drawing is performed using a metal such as chromium on a transparent glass substrate. In the mask pattern 120, functional wiring and alphabet marks (lower case letters) are formed by the same method. First, the pattern shown in FIG. 3 is transferred onto the wafer W by step-and-repeat using a reduction projection exposure apparatus (stepper) using the mask pattern 110. Thereafter, using the mask pattern 120, a pattern as shown in FIG.

その後、周知の工程を経て個別の半導体チップを完成させる。次に、個片化した各半導体チップをプラスチックやセラミックパッケージに封入し、最終テストを経て集積回路として完成させる。完成した半導体集積回路に対して品質テストを行い、不良又は欠陥の発見された半導体集積回路は、例えば、光学顕微鏡により目視観察され、ウエハー上のどの位置で形成されたものか判別される。なお、実際にチップＩＤを確認する際には、半導体チップをモールドパッケージから取り出して確認する。あるいは、モールドパッケージに封入する前に確認する。   Thereafter, individual semiconductor chips are completed through a known process. Next, each separated semiconductor chip is encapsulated in a plastic or ceramic package, and is completed as an integrated circuit through a final test. A quality test is performed on the completed semiconductor integrated circuit, and the semiconductor integrated circuit in which a defect or defect is found is visually observed by, for example, an optical microscope to determine where the semiconductor integrated circuit is formed on the wafer. Note that when actually checking the chip ID, the semiconductor chip is taken out of the mold package and checked. Alternatively, check before sealing in the mold package.

図５は、本発明の第２実施例に係る方法に適用可能なマスクパターン（２１０，２２０）を示す平面図である。基本的に、本実施例と上述した第１の実施例との違いはチップＩＤを構成するマークの形状である。本実施例のマーク２１０，２２０によれば、第１の実施例に示したアルファベットマーク（文字マーク）に比べ、視認性がよいというメリットがある。第２実施例では、垂直方向に延びるライン状のマークを有するマスクパターン２１０と、水平方向に延びるライン状のマークを有するマスクパターン２２０を使用する。   FIG. 5 is a plan view showing mask patterns (210, 220) applicable to the method according to the second embodiment of the present invention. Basically, the difference between this embodiment and the first embodiment described above is the shape of the mark constituting the chip ID. According to the marks 210 and 220 of this embodiment, there is a merit that the visibility is better than the alphabet mark (character mark) shown in the first embodiment. In the second embodiment, a mask pattern 210 having line-shaped marks extending in the vertical direction and a mask pattern 220 having line-shaped marks extending in the horizontal direction are used.

マスクパターン２１０の各チップ領域には、各々本数の異なるライン状マークが形成されている。同様に、マスクパターン２２０の各チップ領域にも、各々本数の異なるライン状マークが形成されている。これら２つのパターン２１０，２２０の組み合わせによって半導体チップのウエハーＷ上での位置が特定される。組み合わせた（重ね合わせた）様子を図５（Ｃ）に示す。   A different number of line marks are formed in each chip region of the mask pattern 210. Similarly, a different number of line marks are formed in each chip region of the mask pattern 220. The position of the semiconductor chip on the wafer W is specified by the combination of these two patterns 210 and 220. FIG. 5C shows the state of combination (superposition).

本実施例に係る半導体装置の製造方法においては、一つの配線層のフォトリソグラフィー工程の際に、図５（Ａ）に示したようなマスク２１０を用いてウエハーＷ全面に回路パターンを転写する。この例では、１ショットあたり４×４＝１６チップ分の転写ができるマスク（レチクル）を用いて、１ウエハーあたり９ショット行う。マスク２１０は、同一の機能配線（デバイス）を有する１６のチップ領域をマトリックス状に配置してなる。マークの位置、幅、長さなどは、機能配線（デバイス）に影響を及ぼさない位置・形状であればチップ領域の端部でなくてもよい。なお、図５（Ａ）においては、半導体チップの機能に関わる配線（機能配線）については、便宜上図示を省略する。   In the method of manufacturing a semiconductor device according to this embodiment, a circuit pattern is transferred to the entire surface of the wafer W using a mask 210 as shown in FIG. 5A during the photolithography process of one wiring layer. In this example, 9 shots per wafer are performed using a mask (reticle) capable of transferring 4 × 4 = 16 chips per shot. The mask 210 is formed by arranging 16 chip regions having the same functional wiring (device) in a matrix. The position, width, length, etc. of the mark need not be the end of the chip region as long as it does not affect the functional wiring (device). In FIG. 5A, the wiring (functional wiring) related to the function of the semiconductor chip is not shown for convenience.

図５（Ｂ）に示すマスクパターン２２０は、図５（Ａ）に示すマスクパターン２１０と異なる配線層を形成する際に使用される。例えば、マスクパターン２１０を使用した配線層の上層に絶縁層を介してマスクパターン２２０を使用した配線層を形成することができる。マスクパターン２１０と同様に、リソグラフィー工程によりウエハー全面に回路パターンを転写する。この例では、１ショットあたり３×３＝９チップ分の転写ができるマスクを用い、１ウエハーあたり１６ショット行う。マスク２２０は、同一の機能配線を有する９のチップ領域をマトリックス状に配置してなる。マスクパターン２１０と同様に、マークの位置、幅、長さなどは、機能配線（デバイス）に影響を及ぼさない位置・形状であればチップ領域の端部でなくてもよい。また、図５（Ｂ）においても、半導体チップの機能に関わる配線（機能配線）については、便宜上図示を省略する。   A mask pattern 220 shown in FIG. 5B is used when a wiring layer different from the mask pattern 210 shown in FIG. 5A is formed. For example, a wiring layer using the mask pattern 220 can be formed over the wiring layer using the mask pattern 210 via an insulating layer. Similar to the mask pattern 210, a circuit pattern is transferred to the entire wafer surface by a lithography process. In this example, a mask capable of transferring 3 × 3 = 9 chips per shot is used, and 16 shots are performed per wafer. The mask 220 is formed by arranging nine chip regions having the same functional wiring in a matrix. Similar to the mask pattern 210, the position, width, length, etc. of the mark may not be the end of the chip region as long as it does not affect the functional wiring (device). In FIG. 5B as well, wiring (functional wiring) related to the function of the semiconductor chip is omitted for convenience.

本実施例によれば、上述した第１実施例に比べ、２つのマークが重なった場合でも認識することが容易である。このため、２つのマークが重なるようにマスクパターン２１０，２２０を設計することができ、チップＩＤ用のマークを形成するスペースを最小限に抑えることが可能となる。   According to the present embodiment, it is easy to recognize even when two marks overlap each other as compared with the first embodiment described above. Therefore, the mask patterns 210 and 220 can be designed so that the two marks overlap, and the space for forming the chip ID mark can be minimized.

図６は、本発明の第３実施例に係る方法に適用可能なマスクパターン３１０，３２０を示す平面図である。本実施例と上述した第１及び第２の実施例とでは、チップＩＤを構成するマークの形状が異なる。後に詳細に説明するが、本実施例においてはチップＩＤ用のマーク３１０ａ，３２０ａは、目視によらず電気的に検出する。本実施例では、チップ領域ごとに垂直方向に延びる１本のライン状のマークを有するマスクパターン３１０と、チップ領域ごとに水平方向に延びる１本のライン状のマークを有するマスクパターン３２０を使用する。これら２つのパターン３１０，３２０の組み合わせによって半導体チップのウエハーＷ上での位置が特定される。組み合わせた（重ね合わせた）様子を図６（Ｃ）に示す。   FIG. 6 is a plan view showing mask patterns 310 and 320 applicable to the method according to the third embodiment of the present invention. This embodiment differs from the first and second embodiments described above in the shape of the mark constituting the chip ID. As will be described in detail later, in the present embodiment, the chip ID marks 310a and 320a are electrically detected without visual observation. In this embodiment, a mask pattern 310 having one line-shaped mark extending in the vertical direction for each chip area and a mask pattern 320 having one line-shaped mark extending in the horizontal direction for each chip area are used. . The position of the semiconductor chip on the wafer W is specified by the combination of these two patterns 310 and 320. FIG. 6C shows the state of combination (superposition).

本実施例に係る半導体装置の製造方法においては、一つの配線層のフォトリソグラフィー工程の際に、図６（Ａ）に示したようなマスク３１０を用いてウエハーＷ全面に回路パターンを転写する。この例では、１ショットあたり４×４＝１６チップ分の転写ができるマスク（レチクル）を用いて、１ウエハーあたり９ショット行う。マスク３１０は、同一の機能配線（デバイス）を有する１６のチップ領域をマトリックス状に配置してなる。マークの位置、幅、長さなどは、機能配線（デバイス）に影響を及ぼさない位置・形状であればチップ領域の端部でなくてもよい。なお、図６（Ａ）においては、半導体チップの機能に関わる配線（機能配線）については、便宜上図示を省略する。   In the method of manufacturing a semiconductor device according to this embodiment, a circuit pattern is transferred to the entire surface of the wafer W using a mask 310 as shown in FIG. 6A during the photolithography process of one wiring layer. In this example, 9 shots per wafer are performed using a mask (reticle) capable of transferring 4 × 4 = 16 chips per shot. The mask 310 is formed by arranging 16 chip regions having the same functional wiring (device) in a matrix. The position, width, length, etc. of the mark need not be the end of the chip region as long as it does not affect the functional wiring (device). Note that in FIG. 6A, the wiring (functional wiring) related to the function of the semiconductor chip is omitted for convenience.

図６（Ｂ）に示すマスクパターン３２０は、図６（Ａ）に示すマスクパターン３１０と異なる配線層を形成する際に使用される。例えば、マスクパターン３１０を使用した配線層の上層に絶縁層を介してマスクパターン３２０を使用した配線層を形成することができる。マスクパターン３１０と同様に、リソグラフィー工程によりウエハー全面に回路パターンを転写する。この例では、１ショットあたり３×３＝９チップ分の転写ができるマスクを用い、１ウエハーあたり１６ショット行う。マスク３２０は、同一の機能配線を有する９のチップ領域をマトリックス状に配置してなる。マスクパターン３１０と同様に、マークの位置、幅、長さなどは、機能配線（デバイス）に影響を及ぼさない位置・形状であればチップ領域の端部でなくてもよい。また、図６（Ｂ）においても、半導体チップの機能に関わる配線（機能配線）については、便宜上図示を省略する。   A mask pattern 320 shown in FIG. 6B is used when a wiring layer different from the mask pattern 310 shown in FIG. For example, a wiring layer using the mask pattern 320 can be formed on the wiring layer using the mask pattern 310 via an insulating layer. Similarly to the mask pattern 310, a circuit pattern is transferred to the entire wafer surface by a lithography process. In this example, a mask capable of transferring 3 × 3 = 9 chips per shot is used, and 16 shots are performed per wafer. The mask 320 is formed by arranging nine chip regions having the same functional wiring in a matrix. Similar to the mask pattern 310, the position, width, length, etc. of the mark may not be the end of the chip region as long as it does not affect the functional wiring (device). In FIG. 6B, the wiring (functional wiring) related to the function of the semiconductor chip is not shown for convenience.

図７（Ａ）は第３実施例に係る方法に適用可能なマスクパターン３３０を示す平面図であり、図７（Ｂ）は第３実施例に係る方法によって形成されたパターンの一部を示す拡大説明図である。マスクパターン３３０は、図６（Ａ）に示すマスクパターン３１０を用いた配線層と、図６（Ｂ）に示すマスクパターン３２０を用いた配線層との間の配線層を形成する際に使用される。マスクパターン３３０には、マスクパターン３１０及び３２０に形成されたライン状マークのピッチ（チップ領域間のずれ量）に対応した間隔をもってマトリックス状に配置・形成されたドットパターン３３２を有する。また、ドットパターン３３２は、ライン状マーク３１０ａ，３２０ａの交点に対応する位置に形成される。
FIG. 7A is a plan view showing a mask pattern 330 applicable to the method according to the third embodiment, and FIG. 7B shows a part of the pattern formed by the method according to the third embodiment. FIG. Mask pattern 330 is used for forming a wiring layer using the mask pattern 310 shown in FIG. 6 (A), a wiring layer between the wiring layer using the mask pattern 320 shown in FIG. 6 (B) The The mask pattern 330 has dot patterns 332 arranged and formed in a matrix with intervals corresponding to the pitch of the line-shaped marks formed on the mask patterns 310 and 320 (shift amount between chip regions). The dot pattern 332 is formed at a position corresponding to the intersection of the line marks 310a and 320a.

ドットパターン３３２は、ライン状マーク３１０ａ，３２０ａに対応する位置に形成されていれば足り、チップ領域全体にわたって形成する必要はない。マスクパターン３３０は、機能配線（デバイス）に影響を及ぼさない位置・形状であれば、機能配線と同一のマスクに形成することが可能である。あるいは、専用のマスクを使用することも可能である。マスクパターン３３０は、マスクパターン３１０と同様に４×４の配列や、マスクパターン３２０と同様に３×３の配列で構成することができる。   The dot pattern 332 only needs to be formed at a position corresponding to the line-shaped marks 310a and 320a, and does not need to be formed over the entire chip area. The mask pattern 330 can be formed on the same mask as the functional wiring if it has a position and shape that does not affect the functional wiring (device). Alternatively, a dedicated mask can be used. The mask pattern 330 can be configured in a 4 × 4 array as in the mask pattern 310 or a 3 × 3 array in the same manner as the mask pattern 320.

図７（Ｂ）に示すように、ドットパターン３３２によって円柱状の貫通配線３３２ａが形成され、ライン状マーク３１０ａと３２０ａとを電気的に接続可能となっている。
 As shown in FIG. 7B , a cylindrical through wiring 332a is formed by the dot pattern 332, and the line marks 310a and 320a can be electrically connected.

図８は、第３実施例に係る方法に適用可能なチップＩＤ検出用回路の構成を示す回路図である。マスクパターン３１０に形成されたライン状マーク３１０ａによって形成される配線には、チップＩＤ用デコーダ３３４の出力端子Ｄ１−Ｄ１６が接続される。また、マスクパターン３２０に形成されたライン状マーク３２０ａによって形成される配線には、チップＩＤ検出用アンプ３３６の入力端子Ａ１−Ａ９が接続される。マスクパターン３１０によって形成されるチップＩＤ検出用配線は、図６（Ａ）に示すようにマスク上のどの位置のチップかによって作りこまれる位置が異なる。その結果、マスク上のどの位置のチップかにより、接続されるチップＩＤ用デコーダ３３４の出力端子Ｄ１−Ｄ１６が異なるように製造される。例えば、図６（Ａ）に示すマスクパターン３１０の左上角のチップの場合、接続されるチップＩＤ検出用デコーダ３３４の出力端子はＤ１となる。また、マスクパターン３１０の一番左上の一つ右隣のチップの場合、接続されるチップＩＤ検出用デコーダ３３４の出力端子はＤ２となる。   FIG. 8 is a circuit diagram showing a configuration of a chip ID detection circuit applicable to the method according to the third embodiment. Output terminals D1-D16 of the chip ID decoder 334 are connected to the wiring formed by the line-shaped marks 310a formed on the mask pattern 310. Further, the input terminals A1 to A9 of the chip ID detection amplifier 336 are connected to the wiring formed by the line-shaped marks 320a formed on the mask pattern 320. As shown in FIG. 6A, the chip ID detection wiring formed by the mask pattern 310 differs in position created depending on which chip on the mask. As a result, the output terminals D1-D16 of the chip ID decoder 334 to be connected are manufactured differently depending on the position of the chip on the mask. For example, in the case of the upper left corner chip of the mask pattern 310 shown in FIG. 6A, the output terminal of the connected chip ID detection decoder 334 is D1. Further, in the case of the chip on the rightmost one on the top left of the mask pattern 310, the output terminal of the connected chip ID detection decoder 334 is D2.

マスクパターン３２０によって形成されるチップＩＤ検出用配線は、図６（Ｂ）に示すようにマスク上のどの位置のチップかによって作りこまれる位置が異なる。その結果、マスク上のどの位置のチップかにより、接続されるチップＩＤ検出用アンプ３３６の入力端子Ａ１−Ａ９が異なるように製造される。例えば、図６（Ｂ）に示すマスクパターン３２０の左上角のチップの場合、接続されるチップＩＤ検出用アンプ３３６の入力端子はＡ１となる。また、マスクパターン３２０の一番左上の一つ右隣のチップの場合、接続されるチップＩＤ検出用アンプ３３６の入力端子はＡ２となる。 As shown in FIG. 6B, the chip ID detection wiring formed by the mask pattern 320 differs in position created depending on the position of the chip on the mask. As a result, the input terminals A1 to A9 of the chip ID detection amplifier 336 to be connected are manufactured differently depending on the position of the chip on the mask. For example, in the case of the upper left corner chip of the mask pattern 320 shown in FIG. 6B, the input terminal of the connected chip ID detection amplifier 336 is A1. Further, in the case of the chip on the rightmost one on the upper left of the mask pattern 320, the input terminal of the connected chip ID detection amplifier 336 is A2.

次に、図８に示した回路の動作について説明する。まず、チップＩＤ用デコーダ３３４の複数ある出力のうちD1を動作させる。例えば、出力D1の電圧を３Vまで上げる。次に、チップＩＤ検出用アンプ３３６を動作させ、端子Ａ１〜Ａ９のどのアンプから信号が出力されるかを確認する。例えば、３Ｖの電圧が検出できたかを確認する。次に、デコーダ３３４に接続された配線Ｄ１での確認が終了したら、以降は同様に、デコーダ３３４の出力をＤ２からＤ１６まで変更したうえで、上記の動作を繰り返す。   Next, the operation of the circuit shown in FIG. 8 will be described. First, D1 is operated among a plurality of outputs of the chip ID decoder 334. For example, the voltage of the output D1 is increased to 3V. Next, the chip ID detection amplifier 336 is operated to check from which amplifier of the terminals A1 to A9 the signal is output. For example, it is confirmed whether a voltage of 3 V has been detected. Next, when the confirmation on the wiring D1 connected to the decoder 334 is completed, the above operation is repeated after changing the output of the decoder 334 from D2 to D16 in the same manner.

例えば、チップＩＤ検出用配線（Ｄ１−Ｄ１６，Ａ１−Ａ９）がそれぞれ、チップＩＤ用デコーダ３３４の出力端子Ｄ８と、チップＩＤ用検出用アンプ３３６の入力端子Ａ３とが接続されているようなチップＩＤをもつ集積回路については、次のような挙動を示すことになる。
１）チップＩＤ検出用回路のうち、デコーダ３３４の出力Ｄ１〜Ｄ７までと、Ｄ９〜Ｄ１６までのいずれかを動作させている(電圧を上げている)場合は、チップＩＤ用検出用アンプ３３６のＡ１〜Ａ９までの何れのアンプからも信号は出力されない。
２）チップＩＤ検出用回路のうち、デコーダ３３４の出力Ｄ８を動作させている場合は、チップＩＤ用検出用アンプ３３６のＡ３からのみ信号が出力される。
このように、どのデコーダ出力（Ｄ１−Ｄ１６）を動作させているときに、どのアンプ（Ａ１−Ａ９）から信号が出力されるかを確認すれば、対象の集積回路がどのようなチップＩＤをもっているかを知ることが出来る。 For example, a chip in which chip ID detection wirings (D1-D16, A1-A9) are connected to the output terminal D8 of the chip ID decoder 334 and the input terminal A3 of the chip ID detection amplifier 336, respectively. An integrated circuit having an ID exhibits the following behavior.
1) Among the chip ID detection circuits, when any one of the outputs D1 to D7 and D9 to D16 of the decoder 334 is operated (voltage is increased), the chip ID detection amplifier 336 No signal is output from any of the amplifiers A1 to A9.
2) In the chip ID detection circuit, when the output D8 of the decoder 334 is operated, a signal is output only from the A3 of the chip ID detection amplifier 336.
As described above, when the decoder output (D1-D16) is operated and which amplifier (A1-A9) outputs the signal, the target integrated circuit has what chip ID. I can know if.

一般に半導体集積回路は、半導体チップをモールドパッケージ内に封入した状態になっている。このため、第１及び第２の実施例でチップＩＤを確認するためには、モールドパッケージ内から半導体チップを取り出した上で観察を行わなければいけない。これに対し、本実施例を用いればモールドパッケージから半導体チップを取り出す必要なく、電気的にチップＩＤを確認することができる。
Generally, a semiconductor integrated circuit is in a state where a semiconductor chip is sealed in a mold package. Therefore, in order to confirm the chip ID in the first and second embodiments, the semiconductor chip must be taken out from the mold package and observed. On the other hand, if this embodiment is used, it is possible to electrically confirm the chip ID without having to take out the semiconductor chip from the mold package.

図１は、本発明に適用可能なウエハーの構造を示す概略平面図である。FIG. 1 is a schematic plan view showing the structure of a wafer applicable to the present invention. 図２は、本発明の第１実施例に係る方法に適用可能なマスクパターンを示す平面図である。FIG. 2 is a plan view showing a mask pattern applicable to the method according to the first embodiment of the present invention. 図３は、第１実施例に係る方法の位置工程を示す説明図である。FIG. 3 is an explanatory diagram illustrating a position process of the method according to the first embodiment. 図４は、第１実施例に係る方法の位置工程を示す説明図である。FIG. 4 is an explanatory diagram illustrating a position process of the method according to the first embodiment. 図５は、本発明の第２実施例に係る方法に適用可能なマスクパターンを示す平面図である。FIG. 5 is a plan view showing a mask pattern applicable to the method according to the second embodiment of the present invention. 図６は、本発明の第３実施例に係る方法に適用可能なマスクパターンを示す平面図である。FIG. 6 is a plan view showing a mask pattern applicable to the method according to the third embodiment of the present invention. 図７（Ａ）は第３実施例に係る方法に適用可能なマスクパターンを示す平面図であり、図７（Ｂ）は第３実施例に係る方法によって形成されたパターンの一部を示す拡大説明図である。FIG. 7A is a plan view showing a mask pattern applicable to the method according to the third embodiment, and FIG. 7B is an enlarged view showing a part of the pattern formed by the method according to the third embodiment. It is explanatory drawing. 図８は、第３実施例に係る方法に適用可能な回路構成を示す回路図である。FIG. 8 is a circuit diagram showing a circuit configuration applicable to the method according to the third embodiment. 図９は、第１実施例に係る方法の別の態様に使用される絶縁膜用マスクパターンを示す平面図である。FIG. 9 is a plan view showing an insulating film mask pattern used in another mode of the method according to the first embodiment.

符号の説明Explanation of symbols

１０ 半導体チップ
１１０，１２０，２１０，２２０，３１０，３２０ チップＩＤ用マスクパターン
３３４ チップＩＤ用デコーダ
３３６ チップＩＤ検出用アンプ
Ｗ ウエハー 10 Semiconductor chip 110, 120, 210, 220, 310, 320 Chip ID mask pattern 334 Chip ID decoder 336 Chip ID detection amplifier W Wafer

Claims (2)

複数の配線層を有する半導体チップについて、当該半導体チップが形成されたウエハー上の位置を示すチップＩＤを付与してその位置を特定するチップ形成位置特定方法において、
前記複数の配線層のうち第１の配線層を形成するのに使用される転写用マスク（以下、「第１のマーク形成マスク」と称する）に、通常の機能配線の他にチップ毎に異なるマークを形成し、
前記複数の配線層のうち前記第１の配線層の上層に形成される第２の配線層を形成するのに使用される転写用マスク（以下、「第２のマーク形成マスク」と称する）に、通常の機能配線の他にチップ毎に異なるマークを形成し、
前記第１及び第２のマーク形成マスクは、複数のチップ領域をマトリックス状に配列した構成とし、各チップ領域に直線状マークを１本ずつ形成し、
前記第１及び第２のマーク形成マスクの間で、前記直線状マークは互いに直交する方向に延びてウエハー上に転写したときに交差し、前記ウエハー上のチップ形成位置によって前記交差位置が異なる構成とし、
前記交差位置において前記直交する直線状マークを導通させ、
前記第１及び第２のマーク形成マスクの間での、前記直線状マークの導通状態に基づいて前記ウエハー上のチップ位置を特定することを特徴とするチップ形成位置特定方法。 In a chip formation position specifying method for assigning a chip ID indicating a position on a wafer on which a semiconductor chip is formed and specifying the position of the semiconductor chip having a plurality of wiring layers,
A transfer mask (hereinafter referred to as a “first mark formation mask”) used to form a first wiring layer among the plurality of wiring layers is different for each chip in addition to a normal functional wiring. Forming a mark,
As a transfer mask (hereinafter referred to as “second mark formation mask”) used to form a second wiring layer formed above the first wiring layer among the plurality of wiring layers. In addition to normal functional wiring, different marks are formed for each chip,
The first and second mark formation masks have a configuration in which a plurality of chip regions are arranged in a matrix, and one linear mark is formed in each chip region,
Between the first and second mark formation masks, the linear marks extend in directions orthogonal to each other and intersect when transferred onto the wafer, and the intersection positions differ depending on the chip formation position on the wafer. age,
Conducting the orthogonal linear mark at the crossing position;
A chip formation position specifying method, wherein a chip position on the wafer is specified based on a conduction state of the linear mark between the first and second mark formation masks. 前記第１及び第２のマーク形成マスクを用いて形成される配線層の層間に、これらマスクに形成された直線状マークに沿った位置に垂直方向に延びる貫通配線層を有する他の配線層を形成し、
前記第１及び第２のマーク形成マスクに形成された直線状マークの交差位置において互いのマークを前記貫通配線によって導通させ、
前記第１のマーク形成マスクに形成された直線状マーク；前記貫通配線；前記第２のマーク形成マスクに形成された直線状マークを流れる電流又は電圧を測定することにより、前記ウエハー上における当該チップの形成位置を特定することを特徴とする請求項１に記載のチップ形成位置特定方法。
Another wiring layer having a through wiring layer extending vertically between the wiring layers formed using the first and second mark formation masks at a position along the linear mark formed on the masks. Forming,
Making each mark conductive by the through wiring at the intersection of the linear marks formed on the first and second mark formation masks,
The chip on the wafer by measuring a linear mark formed on the first mark forming mask; the through wiring; a current or voltage flowing through the linear mark formed on the second mark forming mask. 2. The chip forming position specifying method according to claim 1, wherein the forming position of the chip is specified.
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