JP4831562B2

JP4831562B2 - 強誘電体メモリ装置

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Publication number: JP4831562B2
Application number: JP2005182889A
Authority: JP
Inventors: 研二丸山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2005-06-23
Filing date: 2005-06-23
Publication date: 2011-12-07
Anticipated expiration: 2025-06-23
Also published as: JP2007005513A

Description

本発明は強誘電体メモリ装置に関するものであり、特に、ＦＥＴ型ＦｅＲＡＭ（強誘電体メモリ）に用いる強誘電体膜の分極反転に伴って発生する応力を外部からかかる応力よりも常に大きく保つための構成に特徴のある強誘電体メモリ装置に関するものである。

半導体素子、とくに半導体メモリにはさまざまな特徴をもったものがあるが、そのなかでもとくに電源オフ時でもデータが保持されるものを不揮発性メモリ（ｎｏｎｖｏｌａｔｉｌｅｍｅｍｏｒｙ）と呼んでいる。

不揮発性メモリのなかで特に電荷を保持するキャパシタ用材料として強誘電体を用いたものは強誘電体メモリ（ＦｅＲＡＭ：ＦｅｒｒｏｅｌｅｃｔｒｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）と名付けられている（例えば、特許文献１参照）。

ＦｅＲＡＭは、極性の異なる２つの残留分極特性を利用しており、電源をオフにしてもデータが保持される。
また、不揮発性の目安になる書換え回数も１０¹⁰回〜１０¹²回と多く、書換え速度も数十ｎｓ（ナノ秒）のオーダであり高速性を有している。

このＦｅＲＡＭにおいては、キャパシタ用材料である強誘電体は、２つの方向の中の一方の方向に分極することができ、この分極方向を区別することによって、一方の分極方向に対応する”１”、及び、反対の分極方向に対応する”０”の情報を記憶することが可能になる。

また、この強誘電体の分極の方向は、キャパシタの前後の分極を切り換えるに十分な電位を与えることにより、感知することができる。

この様なＦｅＲＡＭに用いる強誘電体材料としては、鉛系強誘電体及びビスマス系強誘電体が挙げられ、鉛系強誘電体の代表的な材料としてはＰＺＴ（ＰｂＺｒ_xＴｉ_1-xＯ₃）、ＰＬＺＴ（Ｐｂ_yＬａ_1-yＺｒ_xＴｉ_1-xＯ₃）などがある。
一方、ビスマス系強誘電体の代表的な材料はＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）であるが、それ以外にもＢＩＴ（Ｂｉ₄Ｔｉ₃Ｏ₁₂）などがある。

これらの強誘電体を用いたシステムＬＳＩはＩＣカード、スマートカード等のマネー情報、個人情報を取り扱う機器に使用されるため、きわめて信頼性が高いことが必要であり、これらのシステムＬＳＩで想定されている記憶保持年数１０年、書換え回数１０¹⁵回、−４５℃〜＋１２５℃での安定動作保証が必要とされている。

しかしながら、従来のＦｅＲＡＭは１Ｔ１Ｃ（１Ｔｒａｎｓｉｓｔｏｒａｎｄ１Ｃａｐａｃｉｔｏｒ）型であるため、分極反転するごとに、強誘電体キャパシタに劣化が徐々に進行し、１０¹⁰回〜１０¹²回の書換えを行なうと、メモリとしての機能を失うという問題があり、書換え回数が１０¹⁰回〜１０¹²回までに制限されていた。

このタイプのＦｅＲＡＭでは、データ書込時だけではなくデータ読出し時にも強誘電体薄膜の分極反転を行うため、破壊読出し（ＤＲｏ：ＤｅｓｔｒｕｃｔｉｖｅＲｅａｄ−Ｏｕｔ）と呼ばれ、この破壊読出しが書換え回数に制限がある原因となっていた。

このことはＦｅＲＡＭを用いたシステム設計を行なう際には、書換え回数が制限があることを考慮して設計をしなければならず、ＦｅＲＡＭデバイスの用途を狭めるものであった。

この１Ｔ１Ｃ型ＦｅＲＡＭの欠点を補うものとして、１Ｔ型或いはＦＥＴ型と称するタイプのＦｅＲＡＭが提案されており、このＦＥＴ型ＦｅＲＡＭは強誘電体薄膜層をＭＯＳＦＥＴのゲートにつくり込んだ構造をしており、その構造から、ＭＦＩＳ構造（例えば、特許文献２参照）、或いは、ＭＦＭＩＳ構造（例えば、特許文献３参照）と呼ばれる。

このうち、前者はメタル（Ｍ）−強誘電体（Ｆ）−絶縁体層（Ｉ）−半導体（Ｓ）からなる構造であり、後者はメタル（Ｍ）−強誘電体（Ｆ）−メタル（Ｍ）−絶縁体層（Ｉ）−半導体（Ｓ）からなる構造である。

これらのＦＥＴ型ＦｅＲＡＭの優れた点は、データを書き込む時だけ、強誘電体薄膜を分極反転させれば良く、データの読出し時には分極反転させる必要はないので、非破壊読出し（ＮＤＲ：ＮｏｎＤｅｓｔｒｕｃｔｉｖｅＲｅａｄ−ｏｕｔ）動作となり、ＦＥＴ型ＦｅＲＡＭをシステム応用する場合に、分極反転する回数は大幅に減り、事実上書換え回数無制限としてシステム設計を行なうことが可能になる。
特開２０００−１５６４７１号公報特開２００２−００９２５５号公報特開２００３−０６０１６８号公報

ところが、１Ｔ１Ｃ型ＦｅＲＡＭを含めた強誘電体メモリ全般に関わる問題として、分極反転時に体積変化を伴なうため、強誘電体薄膜自体にかかる応力が強誘電体自身で発生する応力以上になると、分極反転を起こしにくくなるという問題がある。

例えば、チップの寸法や封止樹脂などの種類が変わると、ある組み合わせでは信頼性が悪くなるという現象が生じた。
即ち、高温・高湿の環境下ではチップをモールドする樹脂が吸湿することによって発生する膨張応力が、強誘電体が分極反転する際の変形で生ずる発生力Ｆを低減する方向に作用して分極反転が起こらない場合が発生するという問題があるので、この事情を図１２及び図１３を参照して説明する。

図１２参照
図１２は、強誘電体膜のヒステリス特性と形状変化の説明図であり、左図はヒステリシス特性図であり、右図は形状変化図であり、強誘電体膜は分極反転の時に変形し、電圧を０にすると元の形に戻る性質を有している。

例えば、負電圧を印加して一方の極性に分極させてａの状態にしたのち、電圧をオフにするとｂの状態を保ち”０”の情報を記憶し、形状としては元の形状になっている。

次いで、正電圧を印加してｃの状態を経て他方の極性に分極させてｄの状態にしたのち、電圧をオフにするとｅの状態を保ち”１”の情報を記憶するが、この時、分極が０になるｃの状態において形状が縦方向においては一旦圧縮したのちｄの状態において伸張した状態となり、この時、発生力Ｆは生ずる。

強誘電体膜の厚さが２００μｍの場合、強誘電体膜単独の場合の発生力Ｆは、強誘電体膜の圧電率ｄ₃₃をｄ₃₃＝１．３６×１０^-10ｍ／Ｖとすると、３Ｖの電圧を印加した場合の伸張量は、１×１０^-9ｍ＝１ｎｍとなる。

しかし、実際の強誘電体キャパシタ構造にした場合の１セル当たりの実測伸張量は、３Ｖの電圧印加時における平均値で０．０２３ｎｍであり、強誘電体膜単独の場合の２％程度となる。
これは、強誘電体キャパシタ構造にした場合に、強誘電体膜の下面が固定されているためである。

図１３参照
図１３は、強誘電体キャパシタにおける応力の釣合いを示す模式図であり、基板７１上に設けた下部電極７３／強誘電体膜７４／上部電極７５からなる強誘電体キャパシタ７２に対してはｚ軸方向においてＨ＋Ｇの力が印加される。
この場合、Ｇは層間絶縁膜７６などが弾性変形によって生じる力であり、Ｈはモールド樹脂による力である。

このうち、層間絶縁膜７６などが弾性変形によって生じる力Ｇは、縦ａ、横ｂ、厚さｄの強誘電体キャパシタに作用した場合に、Ｅを層間絶縁膜７６のヤング率、Δｚを強誘電体膜７４の変位量とすると、
Ｇ＝ａ×ｂ×Ｅ×Δｚ／ｄ
で表される。

ここで、ａ＝１μｍ、ｂ＝２μｍ、ｄ＝２００ｎｍ、Δｚ＝０．０２３×１０^-9ｍ、ＥをＡｌ₂Ｏ₃のヤング率、Ｅ＝４．１×１０⁹Ｎ／ｍ²とした場合、
Ｇ＝１×１０^-6ｍ×２×１０^-6ｍ×４．１×１０⁹Ｎ／ｍ²
×０．０２３×１０^-9ｍ／２×１０^-7ｍ
＝９．４３×１０^-7Ｎ
となる。

一方、樹脂の吸湿によって生ずる力、即ち、膨張応力をＨ_sを対角が２．７３ｍｍサイズのチップから２．２７５ｍｍサイズのチップまでの各種のサイズにチップに対してシミュレーションすると、
Ｈ_s＝７．６×１０⁷Ｐａ（対角２．７３ｍｍチップ）〜８．３×１０⁶Ｐａ（対角２．２７５ｍｍチップ）
となる。

この力Ｈ_sが縦ａ、横ｂの強誘電体キャパシタ７２に作用した場合に、強誘電体キャパシタ７２の受ける力Ｈは、ｋを強誘電体膜７４にかかる割合とした場合、
Ｈ＝ｋ×ａ×ｂ×Ｈ_s
で表される。
なお、ここでは、樹脂として通常のＦｅＲＡＭに用いられているエポキシ系の熱硬化性樹脂を想定している。

ここで、ｋをシミュレーションにより最大で１．５、最小で０．７１と求めたので、Ｈに代入すると、
Ｈ＝ｋ×ａ×ｂ×Ｈ_s＝ｋ×１×２×Ｈ_s
＝ｋ×１．６３×１０^-5Ｎ〜１．５２×１０^-4Ｎ
＝２．４９×１０^-5Ｎ〜２．２８×１０^-4Ｎ（ｋ＝１．５）
≒１．１８×１０^-5Ｎ〜１．０８×１０^-4Ｎ（ｋ＝０．７１）
となる。

因に、強誘電体キャパシタ７２にかかる応力は位置より異なり、上述の構成例では、
ｋ＝１．５の場合には、
端部で１．１×１０⁸Ｐａ＝１１０ＭＰａ、内部で１．２×１０⁷Ｐａ
ｋ＝０．７１の場合には、
端部で５．４×１０⁷Ｐａ、内部で５．９×１０⁶Ｐａ
となる。

一方、発生力Ｆを評価すると、
Ｆ＝ａ×ｂ×ｄ₃₃×Ｖ／（ｄ×ｓＥ₃₃）〜４．１×１０^-4Ｎ
となり、強誘電体キャパシタ７２に印加される応力Ｐ_fは、
Ｐ_f＝Ｆ／（ａ×ｂ）＝４．１×１０^-4Ｎ／２×１０^-12ｍ²
＝２．０５×１０⁸Ｎ／ｍ²≒２．１Ｐａ
となる。

したがって、Ｈ≫ＧでＧ寄与は無視できるので、樹脂の吸湿によって発生する力Ｈが最小の１．１８×１０^−５Ｎ（ｋ＝０．７１）の場合には、
Ｈ／Ｆ≒１．１８×１０^−５Ｎ／４．１×１０^−４Ｎ≒３×１０^−２（＝３％）
となり、問題なく分極反転は可能である。

しかし、樹脂の吸湿によって発生する力Ｈが最大の２．２７×１０^-4Ｎ（ｋ＝１．５）の場合には、
Ｈ／Ｆ≒２．２７×１０^-4Ｎ／４．１×１０^-4Ｎ≒５５．４×１０^-2（＝５５．４％）となり、発生力Ｆが４５％劣化した場合には発生力Ｆと樹脂の吸湿によって発生する力Ｈが等しくなり分極反転が起こらなくなる。

即ち、分極反転しようとした場合、形状変化が必要になるが、この形状変化が樹脂の吸湿によって発生する力Ｈにより妨げられるため、分極反転することができなくなる。
このような事情は、１Ｔ１Ｃ型ＦｅＲＡＭ及びＦＥＴ型ＦｅＲＡＭに共通な問題であり、ＦＥＴ型ＦｅＲＡＭにおいても樹脂の吸湿によって発生する力Ｈによって分極反転が妨げられる。

したがって、本発明は、強誘電体膜に印加される被覆樹脂の吸湿による応力を実効的に低減させて、安定した分極反転を可能にすることを目的とする。

図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
なお、図における符号１，２は、夫々半導体基板及びソース・ドレイン領域である。
図１参照
上記課題を解決するために、本発明は、チャネル領域３上に少なくともバッファ膜４、強誘電体膜５、及び、電極膜６をチャネル領域３側から積層させた強誘電体メモリ装置において、強誘電体膜５をバッファ膜４及び電極膜６の外周よりも内側に位置させるとともに、強誘電体膜５の周囲の少なくとも一部に、強誘電体膜５のヤング率より大きい材料からなる補強部材７を設けることを特徴とする。

このように、強誘電体膜５をバッファ膜４及び電極膜６の外周よりも内側に位置させるとともに、強誘電体膜５の周囲の少なくとも一部、より望ましくは全周囲に、強誘電体膜５のヤング率より大きい材料からなる補強部材７を設けることにより、樹脂の吸湿によって発生する力Ｈを補強部材７で受け止めて補強部材７の内側に設けた強誘電体膜５を自由な状態にすることができるので、分極反転に必要な形状変形を確実に可能にすることができる。

この場合のゲート構造としては、バッファ膜４と強誘電体膜５との間に導電体膜が設けられていないＭＦＩＳ構造でも良いし、或いは、バッファ膜４と強誘電体膜５との間に導電体膜が設けられているＭＦＭＩＳ構造でも良い。

また、補強部材７としては、Ｅを前記補強部材７のヤング率、Ｐを上記強誘電体膜５に印加される外部応力、ｄを強誘電体膜５の厚さ、Δｚを強誘電体膜５の発生力にともなって生じる寸法変位量、Ｓ₀を強誘電体膜５の底面積、Ｓ₁を補強部材７の底面積とした場合に、
Ｅ＞Ｐ・（ｄ／Δｚ）・（Ｓ₀／Ｓ₁）
を満たす部材を用いることが望ましく、それによって、安定した分極反転が可能になるので強誘電体メモリ装置の信頼性を大幅に向上することができる。

なお、この場合、強誘電体膜５に印加される外部応力Ｐは１５０ＭＰａ以下、例えば、１１０ＭＰａ程度に想定することが妥当であり、このＰの値に対して上記の関係式を満たすヤング率Ｅを有する材料を選択するれば良い。

また、補強部材７は、絶縁性部材でも良いし、導電性部材でも良く、導電性部材を用いる場合には、強誘電体膜５に補強部材７から電圧が印加されないように導電性部材の少なくとも電極膜６との界面に絶縁性部材を設ける必要がある。

この場合の補強部材７としてはヤング率Ｅの大きな、Ａｌ₂Ｏ₃（Ｅ＝４００ＧＰａ）、ＴｉＮ（Ｅ＝６００ＧＰａ）、或いは、ＩｒＯ₂（Ｅ＝５２８ＧＰａ、但し、この場合にはＩｒの値で代用）のいずれかを用いるが望ましい。

また、強誘電体膜５としては、強誘電体特性に優れたＰＺＴ（ＰｂＺｒ_xＴｉ_1-xＯ₃）、ＰＬＺＴ（Ｐｂ_yＬａ_1-yＺｒ_xＴｉ_1-xＯ₃）等のＰｂとＴｉを共に含んだペロブスカイト系強誘電体材料、ＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）等のＢｉを含んだＢｉ層状ペロブスカイト系強誘電体材料、或いは、ビスマスフェライト（ＢｉＦｅＯ₃）等のＢｉとＦｅを共に含んだペロブスカイト系強誘電体材料のいずれかが望ましい。

また、電極膜６としては、Ｐｔ、Ｉｒ、Ｒｕ、Ｏｓ等の貴金属材料或いはＳｒＲｕＯ₃、ＹＢＣＯ（ＹＢａ₂Ｃｕ₃Ｏ_x）、ＬＳＣＯ（Ｌａ_2-xＳｒ_xＣｕＯ₄）等の酸化物導電材料のいずれかが望ましく、特に、貴金属材料の場合には、耐熱性に優れ且つ自己配向性を有するＰｔ，Ｉｒが望ましい。

本発明では、ＦＥＴ型強誘電体メモリ装置において、強誘電体膜の分極反転に伴って発生する応力を強誘電体膜に外部からかかる応力より常に大きく保つことができ、その結果、ＦＥＴ型強誘電体メモリ装置の信頼性を大幅に向上することができる。

ここで、図２乃至図４を参照して、発明を実施するための最良の形態を説明する。
図２参照
図２は、本発明の実施の形態を説明するためのメモリセルの概念的断面図であり、ｐ型シリコン基板１１に素子分離酸化膜１２を形成したのち、バッファ膜１３、強誘電体膜１４、電極膜１５を順次堆積するとともに、強誘電体膜１４の周囲で且つバッファ膜１３と電極膜１５との間に補強部材１６を設けてゲート構造を形成し、このゲート構造の周囲にｎ型ソース・ドレイン領域１７を形成し、最後に、ゲート引出電極１８を設けたものである。

ここで、強誘電体膜１４にモールド樹脂の吸湿等により印加される外部応力をＰとし、強誘電体膜１４の底面積をＳ₀とすると、強誘電体膜１４に作用する力Ｈは、
Ｈ＝Ｐ×Ｓ₀
で表される。

一方、この強誘電体膜１４の形状変化に伴って、補強部材１６に作用する力Ｆ_hは、補強部材１６のヤング率をＥ、強誘電体膜１４の厚さをｄ、強誘電体膜１４の発生力にともなって生じる寸法変位量をΔｚ、補強部材１６の底面積をＳ₁とした場合に、
Ｆ_h＝Ｅ×（Δｚ／ｄ）×Ｓ₁
で表される。

ここで、強誘電体膜１４の分極反転に伴う変位Δｚが生じて実際に分極反転が生じるためには、強誘電体膜１４が外部応力によって受ける力Ｈが、強誘電体膜１４の分極反転に起因して補強部材１６に作用する力Ｆ_hより小さいことが必要条件となる。即ち、Ｆ_h＞Ｈが成立することが必要になる。

したがって、Ｆ_h＞Ｈから、
Ｆ_h＝Ｅ×（Δｚ／ｄ）×Ｓ₁＞Ｈ＝Ｐ×Ｓ₀
となり、（Δｚ／ｄ）×Ｓ₁で両辺を割ることによって、Ｅ＞Ｐ×（ｄ／Δｚ）×（Ｓ₀／Ｓ₁）
となる。

ここで、補強部材が必要とするヤング率Ｅを評価するために、強誘電体膜１４のサイズをゲート長ａ＝１μｍ、ゲート幅ｂ＝１．５μｍ、厚さｄ＝１００ｎｍとし、分極反転に伴う変位Δｚ＝０．０２３ｎｍとし、補強部材１６の横方向の厚さｔ＝０．３μｍとする。

したがって、強誘電体膜１４の底面積Ｓ₀は、
Ｓ₀＝１μｍ×１．５μｍ＝１．５μｍ²
となり、一方、補強部材１６の底面積Ｓ₁は（強誘電体膜１４の周囲）×（補強部材１６の横方向の厚さｔ）で近似されるので、
Ｓ₁＝２×（１μｍ＋１．５μｍ）×０．３μｍ＝１．５μｍ²
となる。

また、後述するように、モールド樹脂の吸湿等によって強誘電体膜１４に作用する平均応力Ｐを１００ＭＰａとすると、強誘電体膜１４の端部においてはＰ＝１１０ＭＰａ程度の極大値ととなり、
Ｅ＞Ｐ×（ｄ／Δｚ）×（Ｓ₀／Ｓ₁）
＝１１０ＭＰａ×（１００ｎｍ／０．０２３ｎｍ）
×（１．５μｍ²／１．５μｍ²）
≒４７８ＧＰａ
となる。

したがって、ヤング率Ｅが、４７８ＧＰａ以上を有する材料で補強部材１６を構成すれば良いことになる。

表１に示すように、各材料のうち、Ｅ＞４７８ＧＰａの条件を満たす材料は、ＴｉＮ（Ｅ＝６００ＧＰａ）とＩｒＯ₂（Ｅ＝５２８ＧＰａ）である。
但し、このようなＴｉＮ及びＩｒＯ₂は導電性を有しているので、この様な導電材料によって補強部材１６を構成した場合には、補強部材１６と電極膜１５とが短絡して、補強部材１６を介して強誘電体膜１４の横方向から電圧が印加されることになるので、補強部材１６を電極膜１５から絶縁する必要がある。

また、樹脂の吸湿特性を改善すれば作用する力Ｈは小さくなるので、それに伴って補強部材１６のヤング率Ｅも小さくても良くなるので、Ａｌ₂Ｏ₃（Ｅ＝４００ＧＰａ）等の使用も可能になり、この場合には絶縁性であるのでＡｌ₂Ｏ₃単独で補強部材１６を構成すれば良い。

次に、図３及び図４を参照して、具体的なＦｅＲＡＭの各部位にかかる応力分布を説明するが、ここでは、シミュレーションの都合上、１Ｔ１Ｃ型ＦｅＲＡＭについての解析結果を示す。
図３参照
図３は、シミュレーションに用いた強誘電体キャパシタ近傍の概略的断面図であり、シリコン基板２１をＳｉＯ₂からなる第１層間絶縁膜２２で覆ったのち、ＴｉＮ膜２３及びＴｉ膜２４を介して厚さが、例えば、１８０ｎｍのＰｔ下部電極２５、厚さが、例えば、１２０ｎｍのＰＺＴ膜２６、及び、厚さが、例えば、１５０ｎｍのＩｒＯ₂上部電極２７を設ける。
なお、この時、ＩｒＯ₂上部電極２７の上面の配線層の延在方向に沿った長さＳを１．５μｍとする。

次いで、この強誘電体キャパシタ構造をＡｌ₂Ｏ₃保護膜２８で覆ったのち、ＳｉＯ₂からなる第２層間絶縁膜２９で覆い、次いで、シリコン基板２１に達するビアホールを設け、このビアホールをＷで充填してＷプラグ３０を形成する。

次いで、ＩｒＯ₂上部電極２７に対するコンタクトホールを形成したのち、ＴｉＮ膜３２、Ａｌ−Ｃｕ膜３３、及び、ＴｉＮ膜３４を順次堆積し、通常のフォトエッチング工程を用いて多層構造からなる局所内部配線（ＬｏｃａｌＩｎｔｅｒｃｏｎｎｅｃｔ）３１を形成する。

図に示しているように、特に、ＴｉＮ膜３２，３４の垂直に近い角度の部分、即ち、樹脂の膨張応力の印加方向に幅細の部分における応力が一番強くなっていることが判明し、この部分においてはＰＺＴ膜２６が分極反転に伴う伸張方向と反対方向の応力を局所的に強く受けるため、この反対方向の応力がある程度以上になると分極反転が起こらなくなる。

図４参照
図４は、図３に示した素子構造に対して樹脂の吸湿による力が印加された場合の強誘電体キャパシタを構成する強誘電体膜に作用する応力Ｐのｚ方向成分の平面分布を示したもので、ここでは、強誘電体膜の一端部Ａから他端部Ｂにかけての分布を示している。

ここでは、樹脂の吸湿による応力Ｐが、１００ＭＰａ、１４０ＭＰａ、及び、４４０ＭＰａの場合のシミュレーション結果をしめしており、この場合には、図４から明らかなようにＴｉＮ膜３４の垂直に近い角度の部分での応力が一番大きくなっており、樹脂の吸湿による応力Ｐが１００ＭＰａの場合に、ＴｉＮ膜３４の垂直に近い角度の部分における応力は約１１０ＭＰａとなり、上述の図２における解析ではこの値を用いている。

次に、図５及び図６を参照して本発明の実施例１のＦＥＴ型ＦｅＲＡＭの製造工程を説明する。
図５参照
まず、ｎ型シリコン基板４１の所定領域にＳＴＩ構造の素子分離領域４２を形成したのち、露出した素子形成領域にＢを注入してｐ型ウエル領域４３を形成し、次いで、ｐ型ウエル領域４３にスパッタリング法を用いてＨｆＯ_２からなるバッファ膜４４、ＰＺＴからなる強誘電体膜４５及びＰｔからなる電極膜４６を順次堆積させる。

次いで、通常のドライエッチング工程によって、電極膜４６及び強誘電体膜４５を順次パターニングし、次いで、全面にＡｌ₂Ｏ₃膜を堆積したのち異方性エッチングを施すことによってサイドウォール４７を形成する。

図６参照
次いで、全面にＰｔからなる上部電極膜４８を堆積させたのち、通常のドライエッチング工程によって、上部電極膜４８／サイドウォール４７／バッファ膜４４を順次エッチングしてゲート構造４９を形成する。
このゲート構造４９の形成工程において、サイドウォール４７の残部が補強部材５０として強誘電体膜４５の周囲に且つ上部電極膜４８とバッファ膜４４との間に設けられる。

以降は、ゲート構造４９をマスクとしてＰをイオン注入することによってｎ型ソース・ドレイン領域５１を形成する。
以降は、図示を省略するものの、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）−ＮＳＧ膜等の厚いＳｉＯ₂膜等からなる第１層間絶縁膜を形成したのち、ｎ型ソース・ドレイン領域５１に達するビアホールを形成し、このビアホールをＴｉＮを介してＷで埋め込むことによってプラグを形成する。
また、上部電極膜４８にはゲート引出電極５２を設けることによって、メモリセルの基本構造が得られる。

以上説明したように、本発明の実施例１においては、強誘電体膜４５の周囲に且つ上部電極膜４８とバッファ膜４４との間にヤング率の大きなＡｌ₂Ｏ₃からなる補強部材５０を設けているので、樹脂の吸湿による応力を補強部材５０で受け止めることができ、それによって、強誘電体膜４５の安定した分極反転が可能になる。

なお、Ａｌ₂Ｏ₃のヤング率は４００ＧＰａであるが、樹脂の吸湿性を改善することによって、樹脂の吸湿による応力を小さくすることができるので、Ａｌ₂Ｏ₃からなる補強部材５０を設けることによっても強誘電体膜４５の安定した分極反転が可能になる。

なお、１Ｔ１Ｃ型のＤＲＡＭにおいて、高温熱処理工程に伴うストレスによる高誘電体膜の特性劣化を防止するために、キャパシタを構成する高誘電体膜の周囲をＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）膜等の絶縁膜で覆い、上下電極の端部が高誘電体膜の周囲にかからないように、絶縁膜上に位置させることが提案されており（必要ならば、特開平１１−１２６８８４号公報参照）、また、この場合の高誘電体膜が強誘電体膜を含むことも示唆されている。

しかし、この示唆は１Ｔ１Ｃ型のＦｅＲＡＭに関するものであり、本発明のＦＥＴ型ＦｅＲＡＭの構造とは異なっており、且つ、実施例においては高誘電体膜の特性劣化を問題にしているだけで、製品段階での被覆樹脂の吸湿により発生する力が強誘電体膜の発生力より大きくなることによる分極反転の阻害に関する認識は全くないものであり、さらに、ＴＥＯＳ膜は実質的にＳｉＯ₂膜であるので、上述の表１から明らかなようにヤング率は強誘電体膜のヤング率より小さく、したがって、被覆樹脂の吸湿により発生する力を強誘電体膜の分極反転を可能にするだけ低減させることはないものである。

次に、図７を参照して本発明の実施例２のＦＥＴ型ＦｅＲＡＭを説明するが、ゲート構造が異なるだけで基本的製造工程は同じであるので、具体的製造工程の説明は省略する。図７参照
図７は、本発明の実施例２のＦＥＴ型ＦｅＲＡＭの１メモリセルの概略的断面図であり、この実施例２においては、バッファ膜４４と強誘電体膜４５との間にＰｔからなる下部電極膜５３を設けたものであり、その他の構成は上記の実施例１と同様である。

この本発明の実施例２においても、実施例１と同様に強誘電体膜４５の周囲に且つ上部電極膜４８と下部電極膜５３／バッファ膜４４との間にヤング率の大きなＡｌ₂Ｏ₃からなる補強部材５０を設けているので、樹脂の吸湿による応力を補強部材５０で受け止めることができ、それによって、強誘電体膜４５の安定した分極反転が可能になる。

また、下部電極膜５３に用いたＰｔは自己配向性を有しているので、成膜時に結晶軸は配向した成長となるので、その上に成膜する強誘電体膜４５の結晶もエピタキシャル的に成長するので良好な結晶性が得られ、それによって、充分な強誘電体特性を発揮することができる。

次に、図８及び図９を参照して本発明の実施例３のＦＥＴ型ＦｅＲＡＭを説明する。
図８参照
まず、実施例１と同様に、ｎ型シリコン基板４１の所定領域にＳＴＩ構造の素子分離領域４２を形成したのち、露出した素子形成領域にＢを注入してｐ型ウエル領域４３を形成し、次いで、ｐ型ウエル領域４３にスパッタリング法を用いてＨｆＯ_２からなるバッファ膜４４、ＴｉＮ膜５４、及び、Ａｌ_２Ｏ_３膜５５を順次堆積させる。

次いで、通常のドライエッチング工程によって、レジストパターン５６をマスクとしてＡｌ₂Ｏ₃膜５５及びＴｉＮ膜５４を順次パターニングしてチャネル領域に対応する開口部５７を形成する。

次いで、レジストパターン５６を残したまま、スパッタリング法でＰＺＴ膜からなる強誘電体膜５８を堆積させたのち、レジストパターン５６を除去することによって開口部５７内にのみ強誘電体膜５８を残存させる。

次いで、全面にＰｔからなる上部電極膜４８を堆積させたのち、通常のドライエッチング工程によって、上部電極膜４８／Ａｌ₂Ｏ₃膜５５／ＴｉＮ膜５４を順次エッチングしてゲート構造５９を形成する。
このゲート構造５９の形成工程において、Ａｌ₂Ｏ₃膜５５／ＴｉＮ膜５４の残部が補強部材６０として強誘電体膜５８の周囲に且つ上部電極膜４８とバッファ膜４４との間に設けられる。

以降は、ゲート構造５９をマスクとしてＰをイオン注入することによってｎ型ソース・ドレイン領域５１を形成する。
以降は、図示を省略するものの、ＴＥＯＳ−ＮＳＧ膜等の厚いＳｉＯ₂膜等からなる第１層間絶縁膜を形成したのち、ｎ型ソース・ドレイン領域５１に達するビアホールを形成し、このビアホールをＴｉＮを介してＷで埋め込むことによってプラグを形成する。
また、上部電極膜４８にはゲート引出電極５２を設けることによって、メモリセルの基本構造が得られる。

この本発明の実施例３においては、補強部材６０の主要部をヤング率が大きなＴｉＮ膜５４によって構成しているので、樹脂の吸湿による応力が大きくなっても、強誘電体膜４５の安定した分極反転を可能にする変位量Δｚを確保することができる。

次に、図１０及び図１１を参照して本発明の実施例４のＦＥＴ型ＦｅＲＡＭを説明する。
図１０参照
まず、実施例３と同様に、ｎ型シリコン基板４１の所定領域にＳＴＩ構造の素子分離領域４２を形成したのち、露出した素子形成領域にＢを注入してｐ型ウエル領域４３を形成し、次いで、ｐ型ウエル領域４３にスパッタリング法を用いてＨｆＯ_２からなるバッファ膜４４、Ａｌ_２Ｏ_３膜６１、ＴｉＮ膜５４、及び、Ａｌ_２Ｏ_３膜５５を順次堆積させる。

次いで、通常のドライエッチング工程によって、レジストパターン（図示を省略）をマスクとしてＡｌ₂Ｏ₃膜５５、ＴｉＮ膜５４及びＡｌ₂Ｏ₃膜６１を順次パターニングして開口部６２を形成する。

次いで、レジストパターンを除去したのち、全面にＡｌ₂Ｏ₃膜を堆積したのち異方性エッチングを施すことによってサイドウォール６３を形成するとともに、チャネル領域に対応する新たな開口部６４を形成する。

次いで、スパッタリング法でＰＺＴ膜からなる強誘電体膜６５を堆積させたのち、Ａｌ₂Ｏ₃膜５５が露出するまでエッチバックすることによって、開口部６４内にのみ強誘電体膜６５を残存させる。

図１１参照
次いで、レジストパターン（図示を省略）をマスクとしてＡｌ₂Ｏ₃膜５５、ＴｉＮ膜５４及びＡｌ₂Ｏ₃膜６１の外周部を順次エッチングしたのち、レジストパターンを除去し、次いで、全面にＡｌ₂Ｏ₃膜を堆積したのち異方性エッチングを施すことによってサイドウォール６６を形成する。

以降は、上記の実施例１と同様に、全面にＰｔからなる上部電極膜４８を堆積させたのち、通常のドライエッチング工程によって、上部電極膜４８／サイドウォール６６／バッファ膜４４を順次エッチングしてゲート構造６７を形成する。

このゲート構造６７の形成工程において、Ａｌ₂Ｏ₃膜５５，６１及びサイドウォール６３，６６で上下左右を囲われたＴｉＮ膜５４からなる補強部材６８が強誘電体膜６５の周囲に且つ上部電極膜４８とバッファ膜４４との間に設けられる。

以降は、ゲート構造６７をマスクとしてＰをイオン注入することによってｎ型ソース・ドレイン領域５１を形成する。
以降は、図示を省略するものの、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）−ＮＳＧ膜等の厚いＳｉＯ₂膜等からなる第１層間絶縁膜を形成したのち、ｎ型ソース・ドレイン領域５１に達するビアホールを形成し、このビアホールをＴｉＮを介してＷで埋め込むことによってプラグを形成する。
また、上部電極膜４８にはゲート引出電極５２を設けることによって、メモリセルの基本構造が得られる。

この本発明の実施例４においては、補強部材６８の主要部をヤング率が大きなＴｉＮ膜５４によって構成しているので、樹脂の吸湿による応力が大きくなっても、強誘電体膜６５の安定した分極反転を可能にする変位量Δｚを確保することができる。

また、この本発明の実施例４においては、補強部材６８の主要部を構成するＴｉＮ膜５４の周囲をＡｌ₂Ｏ₃膜５５，６１及びサイドウォール６３，６６で覆っているので、ゲート構造の端部を介して上部電極膜４８と電極膜とが電気的に短絡することがない。

以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、強誘電体キャパシタを構成する材料、サイズ等は任意であり、各材料の有するヤング率或いは発生力等に応じて補強部材の種類、サイズ等を決定すれば良い。

また、上記の各実施例においては、補強部材としてＡｌ₂Ｏ₃或いはＴｉＮを用いているが、Ａｌ₂Ｏ₃よりヤング率の大きなＩｒＯ₂を用いても良く、このＩｒＯ₂は導電性を有するので、上記の実施例３と同様にＡｌ₂Ｏ₃等でＩｒＯ₂の周囲を覆う必要がある。

また、上記の実施例２においては、補強部材の主要部を構成するＴｉＮ膜をＡｌ₂Ｏ₃で覆っているが、Ａｌ₂Ｏ₃である必要はなく、ＳｉＯ₂やＳｉＮ等のＡｌ₂Ｏ₃よりエッチングが容易な絶縁膜を用いても良いものである。

また、上記の各実施例においては、強誘電体膜をＰＺＴで構成しているが、ＰＺＴに限られるものではなく、Ｐｂ_yＬａ_1-yＺｒ_xＴｉ_1-xＯ₃等のＰｂとＴｉを共に含んだペロブスカイト系強誘電体材料、ＳｒＢｉ₂Ｔａ₂Ｏ₉等のＢｉを含んだＢｉ層状ペロブスカイト系強誘電体材料、或いは、ＢｉＦｅＯ₃等のＢｉとＦｅを共に含んだペロブスカイト系強誘電体材料を用いても良いものである。

また、上記の各実施例においては、電極膜としてはＰｔを用いているがＰｔに限られるものではなく、Ｐｔ、Ｉｒ、Ｒｕ、Ｏｓ等の貴金属、或いは、ＳｒＲｕＯ₃、ＹＢａ₂Ｃｕ₃Ｏ_x、Ｌａ_2-xＳｒ_xＣｕＯ₄等の導電性酸化物を用いても良いものである。

また、上記の実施例２においては、下部電極膜としてＰｔを用いているが、Ｐｔに限られるものではなく、Ｐｔと同様に自己配向性を有するＩｒを用いても良いし、さらには、Ｒｕ、Ｏｓ等の貴金属、或いは、ＳｒＲｕＯ₃、ＹＢａ₂Ｃｕ₃Ｏ_x、Ｌａ_2-xＳｒ_xＣｕＯ₄等の導電性酸化物を用いても良いものである。

また、上記の実施例３においては、シリコン基板と強誘電体膜との反応を防止するためにバッファ膜としてＨｆＯ₂を用いているが、ＨｆＯ₂に限られるものではなく、ＺｒＯ₂、ＨｆＡｌＯ等を用いても良いものである。

また、上記の実施例１及び実施例２においては、サイドウォールを利用して補強部材を形成しているが、上記の実施例３と同様にリフトオフ法を利用してＡｌ₂Ｏ₃膜に設けた開口部に強誘電体膜を埋め込んだのちパターニングすることによって補強部材を形成しても良いものである。

また、実施例３においてはリフトオフ法を利用して補強部材を形成しているが、上記の実施例１と同様にサイドウォールを利用して補強部材を形成しても良いものであり、この場合には、Ａｌ₂Ｏ₃膜／ＴｉＮ膜によるサイドウォールを形成したのち、Ａｌ₂Ｏ₃を堆積させて、再び、サイドウォールを構成することによってＡｌ₂Ｏ₃膜／ＴｉＮ膜／Ａｌ₂Ｏ₃膜からなるサイドウォールを形成しても良いものである。

また、実施例３においては強誘電体膜の側面にＴｉＮ膜を直接接触させているが、開口部を形成したのち、Ａｌ₂Ｏ₃等の絶縁膜からなるサイドウォールを形成して強誘電体膜の側面とＴｉＮ膜をＡｌ₂Ｏ₃膜で分離しても良いものである。

ここで再び図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照
（付記１）チャネル領域３上に少なくともバッファ膜４、強誘電体膜５、及び、電極膜６をチャネル領域３側から積層させた強誘電体メモリ装置において、前記強誘電体膜５を前記バッファ膜４及び電極膜６の外周よりも内側に位置させるとともに、前記強誘電体膜５の周囲の少なくとも一部に、前記強誘電体膜５のヤング率より大きい材料からなる補強部材７を設けることを特徴とする強誘電体メモリ装置。
（付記２）上記バッファ膜と強誘電体膜５との間に導電体膜が設けられていることを特徴とする付記１記載の強誘電体メモリ装置。
（付記３）上記補強部材７として、Ｅを前記補強部材７のヤング率、Ｐを上記強誘電体膜５に印加される外部応力、ｄを前記強誘電体膜５の厚さ、Δｚを前記強誘電体膜５の発生力にともなって生じる寸法変位量、Ｓ₀を前記強誘電体膜５の底面積、Ｓ₁を前記補強部材７の底面積とした場合に、
Ｅ＞Ｐ・（ｄ／Δｚ）・（Ｓ₀／Ｓ₁）
を満たす部材を用いることを特徴とする付記１または２に記載の強誘電体メモリ装置。
（付記４）上記強誘電体膜５に印加される外部応力Ｐが１５０ＭＰａ以下になるように、前記強誘電体膜５を被覆する保護膜の材質を選択したことを特徴とする付記３記載の強誘電体メモリ装置。
（付記５）上記補強部材７が、絶縁性部材からなることを特徴とする付記３または４に記載の強誘電体メモリ装置。
（付記６）上記補強部材７が、導電性部材からなるとともに、前記導電性部材の少なくとも電極膜６との界面を覆うように絶縁性部材を設けたことを特徴とする付記３または４に記載の強誘電体メモリ装置。
（付記７）上記補強部材７として、Ａｌ₂Ｏ₃、ＴｉＮ、或いは、ＩｒＯ₂のいずれかを用いることを特徴とする付記５または６に記載の強誘電体メモリ装置。
（付記８）上記強誘電体膜５が、ＰｂとＴｉを共に含んだペロブスカイト系強誘電体材料、Ｂｉを含んだＢｉ層状ペロブスカイト系強誘電体材料、或いは、ＢｉとＦｅを共に含んだペロブスカイト系強誘電体材料のいずれかからなることを特徴とする付記１乃至７のいずれか１に記載の強誘電体メモリ装置。
（付記９）上記強誘電体膜５がＰｂＺｒ_xＴｉ_1-xＯ₃、Ｐｂ_yＬａ_1-yＺｒ_xＴｉ_1-xＯ₃、ＳｒＢｉ₂Ｔａ₂Ｏ₉、或いは、ＢｉＦｅＯ₃のいずれかからなることを特徴とする付記８記載の強誘電体メモリ装置。
（付記１０）上記電極膜６が、貴金属材料或いは酸化物導電材料のいずれかからなることを特徴とする付記１乃至９のいずれか１に記載の強誘電体メモリ装置。
（付記１１）上記電極膜６が、Ｐｔ、Ｉｒ、ＳｒＲｕＯ₃、ＹＢａ₂Ｃｕ₃Ｏ_x、或いは、Ｌａ_2-xＳｒ_xＣｕＯ₄のいずれかからなることを特徴とする付記１０記載の強誘電体メモリ装置。

本発明の活用例としてはＦＥＴ型のＦｅＲＡＭが典型的なものであるが、この様な補強部材は１Ｔ１Ｃ型或いは２Ｔ２Ｃ型のＦｅＲＡＭの強誘電体キャパシタ或いは、通常の半導体装置に集積するＬＣＲの一部としての強誘電体キャパシタの補強構造としても適用されるものである。

本発明の原理的構成の説明図である。本発明の実施の形態を説明するためのメモリセルの概念的断面図である。シミュレーションに用いた強誘電体キャパシタ近傍の概略的断面図である。強誘電体膜に作用する応力のｚ方向成分の平面分布の説明図である。本発明の実施例１のＦＥＴ型ＦｅＲＡＭの途中までの製造工程の説明図である。本発明の実施例１のＦＥＴ型ＦｅＲＡＭの図５以降の製造工程の説明図である。本発明の実施例２のＦＥＴ型ＦｅＲＡＭの１メモリセルの概略的断面図である。本発明の実施例３のＦＥＴ型ＦｅＲＡＭの途中までの製造工程の説明図である。本発明の実施例３のＦＥＴ型ＦｅＲＡＭの図８以降の製造工程の説明図である。本発明の実施例４のＦＥＴ型ＦｅＲＡＭの途中までの製造工程の説明図である。本発明の実施例４のＦＥＴ型ＦｅＲＡＭの図１０以降の製造工程の説明図である。強誘電体膜のヒステリス特性と形状変化の説明図である。強誘電体キャパシタにおける応力の釣合いを示す模式図である。

符号の説明

１半導体基板
２ソース・ドレイン領域
３チャネル領域
４バッファ膜
５強誘電体膜
６電極膜
７補強部材
１１ｎ型シリコン基板
１２素子分離酸化膜
１３バッファ膜
１４強誘電体膜
１５電極膜
１６補強部材
１７ｎ型ソース・ドレイン領域
１８ゲート引出電極
２１シリコン基板
２２第１層間絶縁膜
２３ＴｉＮ膜
２４Ｔｉ膜
２５Ｐｔ下部電極
２６ＰＺＴ膜
２７ＩｒＯ_２上部電極
２８Ａｌ_２Ｏ_３保護膜
２９第２層間絶縁膜
３０Ｗプラグ
３１局所内部配線
３２ＴｉＮ膜
３３Ａｌ−Ｃｕ膜
３４ＴｉＮ膜
４１ｎ型シリコン基板
４２素子分離領域
４３ｐ型ウエル領域
４４バッファ膜
４５強誘電体膜
４６電極膜
４７サイドウォール
４８上部電極膜
４９ゲート構造
５０補強部材
５１ｎ型ソース・ドレイン領域
５２ゲート引出電極
５３下部電極膜
５４ＴｉＮ膜
５５Ａｌ_２Ｏ_３膜
５６レジストパターン
５７開口部
５８強誘電体膜
５９ゲート構造
６０補強部材
６１Ａｌ_２Ｏ_３膜
６２開口部
６３サイドウォール
６４開口部
６５強誘電体膜
６６サイドウォール
６７ゲート構造
６８補強部材
７１基板
７２強誘電体キャパシタ
７３下部電極
７４強誘電体膜
７５上部電極
７６層間絶縁膜

Claims

チャネル領域上に少なくともバッファ膜、強誘電体膜、及び、電極膜を前記チャネル領域側から積層させた強誘電体メモリ装置において、前記強誘電体膜を前記バッファ膜及び電極膜の外周より内側に位置させるとともに、前記強誘電体膜の周囲の少なくとも一部に、前記強誘電体膜のヤング率より大きい材料からなる補強部材を設けることを特徴とする強誘電体メモリ装置。
上記補強部材として、Ｅを前記補強部材のヤング率、Ｐを上記強誘電体膜に印加される外部応力、ｄを前記強誘電体膜の厚さ、Δｚを前記強誘電体膜の発生力にともなって生じる寸法変位量、Ｓ₀を前記強誘電体膜の底面積、Ｓ₁を前記補強部材の底面積とした場合に、
Ｅ＞Ｐ・（ｄ／Δｚ）・（Ｓ₀／Ｓ₁）
を満たす部材を用いることを特徴とする請求項１記載の強誘電体メモリ装置。
上記補強部材として、Ａｌ₂Ｏ₃、ＴｉＮ、或いは、ＩｒＯ₂のいずれかを用いることを特徴とする請求項１または２に記載の強誘電体メモリ装置。
上記強誘電体膜が、ＰｂとＴｉを共に含んだペロブスカイト系強誘電体材料、Ｂｉを含んだＢｉ層状ペロブスカイト系強誘電体材料、或いは、ＢｉとＦｅを共に含んだペロブスカイト系強誘電体材料のいずれかからなることを特徴とする請求項１乃至３のいずれか１項に記載の強誘電体メモリ装置。
上記電極膜が、貴金属材料或いは酸化物導電材料のいずれかからなることを特徴とする請求項１乃至４のいずれか１項に記載の強誘電体メモリ装置。