JP4831146B2 - デジタル−アナログ変換回路、固体撮像素子及び撮像装置 - Google Patents

Description

本発明は、ランプ信号を生成するデジタル−アナログ変換回路、固体撮像素子及び撮像装置に関する。

デジタル信号をアナログ信号に変換するデジタル−アナログ（Ｄ／Ａ）変換装置は、多くの電子機器において使用されている。
例えば、撮像装置においては、光を検知するＣＣＤ（Charge Coupled Device）型あるいはＭＯＳ（Metal Oxide Semiconductor）やＣＭＯＳ（Complementary Metal-oxide Semiconductor）型の半導体素子が使われている。撮像装置は、画素によって光分布を電気信号に変換して読み出す装置である。
また、ＣＭＯＳ型撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型撮像素子（ＡＰＳ：Active Pixel Sensor）を有する画素を備えた増幅型撮像装置がある。

このような撮像装置においては、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択することにより個々の単位画素が出力する画素信号を読み出している。

例えば、単位画素がマトリクス状に配されたアドレス型撮像素子では、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素が構成されている。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子）が能動素子により増幅され、画素信号として出力される。
画素部から読み出されたアナログの画素信号は、一般にアナログ−デジタル（Ａ／Ｄ）変換装置によりデジタル信号に変換されて出力される。

画素信号のＡ／Ｄ変換方式には、回路規模や処理速度や分解能などの観点から様々なものがある。例えば、Ａ／Ｄ変換方式の１つとして、アナログ画素信号と参照信号とを比較するとともに、比較に要する時間をカウントし、比較処理が完了した時点のカウント値に基づいてアナログ画素信号をデジタル信号に変換する方法がある。このようなＡ／Ｄ変換方式は、シングルスロープ積分型あるいはランプ信号比較型と呼ばれる。
このようなＡ／Ｄ変換方式を利用した撮像素子として、例えば特許文献１〜３に開示された技術がある。
このようなＡ／Ｄ変換方式において、参照信号とは、単調に変化する鋸歯形状の信号（ランプ信号）であり、ランプ信号を生成するために、Ｄ／Ａ変換回路が使用されることがある。

特開２０００−１５２０８２号公報 特開２００２−２３２２９１号公報 特開２００７−５９９９１号公報

上述したようなシングルスロープ積分型のＡ／Ｄ変換方式においては、アナログ画素信号と参照信号とを比較する比較回路に供給される参照信号の傾きを変えることにより、アナログ画素信号に対してゲイン調整を加えることができる。
しかし、上述したように参照信号の傾きを制御しゲイン調整を行っても、参照信号の開始電圧を生成するＤ／Ａ変換回路の電流源構成が固定であるため、高ゲイン時のために、Ｐ相レンジを拡大した設計では、低ゲイン時にＰ相レンジに冗長性が生じてしまう。
すなわち、低ゲイン時には、出力振幅が不必要に大きくなるために電流源のドレイン−ソース間電圧を十分に確保できず、参照信号におけるランプ波形のアナログ特性が悪化してしまう、という不利益が生じていた。

本発明は、参照信号におけるランプ波形のアナログ特性を改善するＤ／Ａ変換回路、固体撮像素子及び撮像装置を提供する。

第１の発明のデジタル−アナログ変換回路は、デジタル入力信号の値に応じたアナログ出力信号を得る第１のデジタル−アナログ変換部と、外部より入力されるデジタルゲイン制御入力信号の値に応じた制御信号を生成する第２のデジタル−アナログ変換部と、を有し、第１のデジタル−アナログ変換部は、前記第２のデジタル−アナログ変換部を制御する前記デジタルゲイン制御入力信号に基づいて、アナログ出力信号の開始電圧あるいは終了電圧を調整し、所定値よりも高ゲインである場合に、前記アナログ出力信号のプリチャージ相レンジを拡大する。

第２の発明の固体撮像素子は、複数の画素を有し、アナログ画素信号を出力する画素部と、所定の初期電圧を有し、一定の傾きを有するランプ信号を生成するデジタル−アナログ変換回路と、前記画素部が出力した前記アナログ画素信号と、前記デジタル−アナログ変換回路が生成した前記ランプ信号とを比較し、比較時間を基に前記アナログ画素信号をデジタル変換するアナログ−デジタル変換部と、を有し、前記デジタル−アナログ変換回路は、デジタル入力信号の値に応じたアナログ出力信号を得る第１のデジタル−アナログ変換部と、デジタルゲイン制御入力信号の値に応じたアナログのゲイン制御出力信号を得る第２のデジタル−アナログ変換部とを有し、前記第２のデジタル−アナログ変換部により生成された制御信号に基づいて、前記第１のデジタル−アナログ変換部の開始電圧あるいは終了電圧を調整し、前記第１のデジタル−アナログ変換部は、所定値よりも高ゲインである場合に、前記アナログ出力信号のプリチャージ相レンジを拡大する。

第３の発明の撮像装置は、複数の画素を有する固体撮像素子と、被写体からの光を前記固体撮像素子の前記画素上に結像させる光学系と、を有し、前記固体撮像素子は、複数の画素を有し、アナログ画素信号を出力する画素部と、所定の初期電圧を有し、一定の傾きを有するランプ信号を生成するデジタル−アナログ変換回路と、前記画素部が出力した前記アナログ画素信号と、前記デジタル−アナログ変換回路が生成した前記ランプ信号とを比較し、比較時間を基に前記アナログ画素信号をデジタル変換するアナログ−デジタル変換部と、を有し、前記デジタル−アナログ変換回路は、デジタル入力信号の値に応じたアナログ出力信号を得る第１のデジタル−アナログ変換部と、デジタルゲイン制御入力信号の値に応じたアナログのゲイン制御出力信号を得る第２のデジタル−アナログ変換部とを有し、前記第２のデジタル−アナログ変換部により生成された制御信号に基づいて、前記第１のデジタル−アナログ変換部の開始電圧あるいは終了電圧を調整し、前記第１のデジタル−アナログ変換部は、所定値よりも高ゲインである場合に、前記アナログ出力信号のプリチャージ相レンジを拡大する。

本発明によれば、参照信号におけるランプ波形のアナログ特性を改善することができる。

以下、本発明の実施形態のＣＭＯＳセンサ１００について説明する。
図１は、本実施形態のＣＭＯＳセンサ１００の構成例を示すブロック図である。
図１に示すように、ＣＭＯＳセンサ１００は、タイミング制御部１、垂直走査回路２、画素アレイ３、参照信号生成回路４、カラムＡ／Ｄ（Analog to Digital）変換部５、および水平走査回路６を有する。
画素アレイ３は、本発明の画素部に対応している。
参照信号生成回路４は、本発明のデジタル−アナログ変換回路に対応している。
カラムＡ／Ｄ変換部５は、本発明のアナログ−デジタル変換部に対応している。

タイミング制御部１は、ロジック制御回路、ＰＬＬ回路（ＣＬＫ分周）、タイミング制御回路、および通信インタフェースなどを有し、タイミング制御部１には、図示しない外部の回路からメインクロックが供給される。
タイミング制御部１は、ＣＭＯＳセンサ１００の各構成を制御するための制御信号や、クロック信号を出力する。

垂直走査回路２は、垂直方向デコーダ２１および垂直方向駆動回路２２を備え、タイミング制御部１からの制御信号に従って、画素アレイ３の垂直方向に並ぶ画素を、順次、所定のタイミングで制御し、画素信号を出力させる。
垂直方向デコーダ２１は、例えば、画素アレイ３が有する画素から、所定の行の画素を間引いて、残りの行の画素から画素信号を出力させるときに、画素信号を出力させる行を選択する信号を生成し、垂直方向駆動回路２２に供給する。

垂直方向駆動回路２２は、画素アレイ３の画素を駆動させる制御信号、即ち、選択信号、リセット信号、およびトリガ信号を生成し、画素アレイ３に供給する。
画素アレイ３は、横×縦の個数がｍ×ｎ個である画素３１＿１１〜３１＿ｍｎ、ｎ本の行制御線３２＿１〜３２＿ｎ、およびｍ本の垂直信号線３３＿１〜３３＿ｍを有する。なお、ｍ及びｎは正の整数である。
画素３１＿１〜３１＿ｍｎは、行制御線３２＿１〜３２＿ｎを介して垂直走査回路２に接続され、垂直信号線３３＿１〜３３＿ｍを介してカラムＡ／Ｄ変換部５に接続されている。

画素３１＿１１〜３１ｍｎは、例えば、ベイヤ配列に従って、３色の光（ＲＧＢ）を受光するように配置されており、垂直走査回路２から行制御線３２＿１〜３２＿ｎを介して供給される制御信号に従って、垂直信号線３３＿１〜３３＿ｍに画素信号を出力する。
なお、画素アレイ３には、画像を取り込む有効領域である有効画像領域の他に、光学的黒を与える基準画素領域が、有効画像領域の周囲に配置されている。
一例としては、垂直列方向の上下に数行（たとえば１〜１０行）分の光学的黒を与える基準画素が配列され、また、有効画像領域を含む水平行における左右に数画素〜数１０画素（たとえば３〜４０画素）分の光学的黒を与える基準画素が配列される。
光学的黒を与える基準画素は、その受光面側が、フォトダイオードなどからなる電荷生成部に光が入らないように、遮光されている。この基準画素からの画素信号は、映像信号の黒基準に使われる。

参照信号生成回路４には、タイミング制御部１から供給されるゲインやオフセットを制御する制御信号や、所定の周波数のクロック信号などを基に、所定の初期電圧から一定の傾きで電圧が降下する参照信号（ランプ信号）を生成する。
参照信号生成回路４の詳細については後述する。
参照信号生成回路４は、生成した参照信号をカラムＡ／Ｄ変換部５に供給する。

カラムＡ／Ｄ変換部５は、電圧比較部５１、Ａ／Ｄ変換部５２、および感度増幅部５３を有する。
電圧比較部５１は、ｍ個の比較器５１＿１〜５１＿ｍを有する。
比較器５１＿１〜５１＿ｍには、垂直信号線３３＿１〜３３＿ｍを介して、画素３１＿１１〜３１ｍｎから画素信号がそれぞれ供給されるとともに、参照信号生成回路４からランプ信号が供給される。

比較器５１＿１〜５１＿ｍは垂直信号線３３１〜３３ｍを介して供給される画素信号と、参照信号生成回路４からのランプ信号を比較し、その比較結果を表す比較結果信号を、Ａ／Ｄ変換部５２に供給する。
即ち、比較器５１＿１は、垂直信号線３３＿１を介して、１列目の画素３１＿１１〜３１１ｎから順次供給される画素信号と、参照信号生成回路４から供給されるランプ信号とを比較する。そして、その結果得られる比較結果信号を、Ａ／Ｄ変換部５２のＡ／Ｄ変換器５２＿１に供給する。
比較器５１＿２は、比較器５１＿１と同様に、垂直信号線３３＿２を介して供給される画素信号とランプ信号とを比較した結果得られる比較結果信号を、Ａ／Ｄ変換部５２のＡ／Ｄ変換器５２＿２に供給する。
以下、同様に、比較器５１＿ｍは、垂直信号線３３＿ｍを介して供給される画素信号とランプ信号とを比較した結果得られる比較結果信号を、Ａ／Ｄ変換部５２のＡ／Ｄ変換器５２＿ｍに供給する。

Ａ／Ｄ変換部５２は、ｍ個のＡ／Ｄ変換器５２＿１〜５２＿ｍを有する。
Ａ／Ｄ変換器５２＿１〜５２＿ｍには、電圧比較部５１の比較器５１＿１〜５１＿ｍからそれぞれ比較結果信号が供給される。
Ａ／Ｄ変換器５２＿１〜５２＿ｍは、ラッチと、複数のＴＦＦ（Toggle Flip-Flop）（例えば１３個）とにより、それぞれ構成されており、ＴＦＦの個数に応じたビット数の画素データを出力する。

即ち、Ａ／Ｄ変換器５２＿１〜５２＿ｍには、比較器５１＿１〜５１＿ｍから比較結果信号が供給されるとともに、タイミング制御部１から、所定の周波数のカウンタクロック信号と、所定の制御信号とが供給される。
そして、Ａ／Ｄ変換器５２＿１〜５２＿ｍは、比較器５１＿１〜５１＿ｍから供給される比較結果信号と、タイミング制御部１から供給される制御信号に応じて、タイミング制御部１から供給されるカウンタクロック信号をカウントする。これにより、画素アレイ３の画素３１＿１１〜３１＿ｍｎが出力するアナログの画素信号をＡ／Ｄ変換し、その結果得られる画素データを出力する。

感度増幅部５３は、複数（上記のＴＦＦに対応した数）の増幅部を有しており、Ａ／Ｄ変換部５２から出力される画素データを増幅し、タイミング制御部１を介して、後段の画像処理回路などに出力する。
水平走査回路６は、水平方向デコーダ６１および水平方向駆動回路６２を有する。
水平走査回路６は、タイミング制御部１からの制御信号に従って、カラムＡ／Ｄ変換部５の水平方向に並ぶ複数のＡ／Ｄ変換器５２＿１〜５２ｍを、順次、所定のタイミングで制御し、画素データを出力させる。
水平方向デコーダ６１は、所定の列の画素を間引いて、残りの列の画素からの画素データを出力させるときに、画素データを出力させる列を選択する信号を生成し、水平方向駆動回路６２に供給する。
水平方向駆動回路６２は、所定の列を駆動させる制御信号を生成する。

次に、図２を参照して、ＣＭＯＳセンサ１００の動作例について説明する。
図２は、ＣＭＯＳセンサ１００の動作の際のタイミングチャートである。
図２（ａ）は、画素アレイ３の画素３１が出力する画素信号を示す。
図２（ｂ）は、参照信号生成回路４が出力するランプ信号を示す。
図２（ｃ）は、電圧比較部５１が出力する比較結果信号を示す。
図２（ｄ）は、Ａ／Ｄ変換部５２のカウントアップとカウントダウンを切り替える信号を示す。
図２（ｅ）は、タイミング制御部１が出力するカウンタクロック信号を示す。
図２（ｆ）は、Ａ／Ｄ変換部５２が出力するカウンタ出力信号を示す。

画素アレイ３の画素３１は、図２（ａ）に示すように、垂直走査回路３３から供給される制御信号に応じて、リセット信号Ａ／Ｄ変換期間（プリチャージ相：Ｐ相）の間は、所定の基準電位に応じた画素信号（リセット成分）を出力する。そして、データ信号Ａ／Ｄ変換期間（データ相：Ｄ相）の間は、図示しないフォトディテクタの受光ｉに対応する電荷に応じた画素信号（データ成分）を出力する。

参照信号生成回路４は、図２（ｂ）に示すように、所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を出力する。ランプ信号では、リセット信号Ａ／Ｄ変換期間に対応する電圧が降下する期間よりも、データ信号Ａ／Ｄ変換期間に対応する電圧が降下する期間が長くなっている。

電圧比較部５１は、図２（ｃ）に示すように、画素信号とランプ信号（の電圧）とを比較し、画素信号がランプ信号以上であるときには、ハイレベルの比較結果信号を出力し、画素信号がランプ信号未満であるときには、ローレベルの比較結果信号を出力する。
すなわち、電圧比較部５１は、ランプ信号の電圧が一定の傾きで降下する場合に、ランプ信号と画素信号とが一致したときに、ハイレベルからローレベルに遷移する比較結果信号を出力する。

Ａ／Ｄ変換部５２には、図２（ｄ）に示すように、カウントアップとカウントダウンを切り替える信号が、タイミング制御部１から供給される。カウントアップとカウントダウンを切り替える信号は、Ｐ相の期間にランプ信号の電圧が一定の傾きで降下しているとき（Ｐ相スロープ）にはローレベルとなり、Ｄ相の期間にランプ信号の電圧が一定の傾きで降下しているとき（Ｄ相スロープ）にはハイレベルとなる。
タイミング制御部１は、図２（ｅ）に示すような所定の周波数のカウンタクロック信号、例えば、５００ＭＨｚの高速なカウンタクロック信号を、Ａ／Ｄ変換部５２に供給する。

Ａ／Ｄ変換部５２は、図２（ｆ）に示すように、カウンタクロック信号をカウントして、画素データを出力する。
すなわち、Ａ／Ｄ変換部５２は、カウントアップとカウントダウンを切り着える信号がローレベルである場合、カウントダウンモードとなる。そして、Ａ／Ｄ変換部５２は、Ｐ相の期間におけるランプ信号の電圧の降下が開始した時刻でダウンカウントを開始し、比較結果信号がハイレベルからローレベルに遷移した時刻までカウントしたカウント値（リセット信号カウント）を保持する。
その後、カウントアップとカウントダウンを切り替える信号が、ローレベルからハイレベルに遷移すると、Ａ／Ｄ変換部５２は、カウントアップモードとなる。そして、Ａ／Ｄ変換部５２は、Ｄ相におけるランプ信号の電圧の降下が開始した時刻でアップカウントを開始し、比較結果信号がハイレベルからローレベルに遷移した時刻までカウントしたカウント値（データ信号カウント）を取得する。最終的には、Ａ／Ｄ変換部５２は、リセット信号カウントとの差のカウント値を、画素データとして出力する。

次に、参照信号生成回路４の詳細について説明する。
参照信号生成回路４は、画素アレイ３における色分解フィルタを構成する色フィルタの色の種類や配列に応じて、Ａ／Ｄ変換用の参照信号を発生する。
具体的には、タイミング制御部１からＤＡＣ用のカウントクロックＣＫｄａｃを受け、これに同期して鋸歯波（ランプ波形）を生成し、Ａ／Ｄ変換部５２にＡ／Ｄ変換用の参照電圧として供給する。
参照信号生成回路４は、タイミング制御部１から供給される制御信号に含まれるランプ信号の初期値を指示する情報に基づき初期電圧（ランプ信号の出力開始時の電圧）を決定する。
同時に、タイミング制御部１から供給される制御信号に含まれるランプ信号の傾き（変化率）を指示する情報に基づき１クロックあたりの電圧変化分を設定する。
そして、カウントクロックＣＫｄａｃの１カウントごとに電圧変化分だけ電圧を変化させるランプ信号を生成する。すなわち、カウントクロックの周期が早いほどランプ信号の傾きは大きくなる。
したがって、本実施形態のＣＭＯＳセンサ１００では、タイミング制御部の供給するカウントクロックＣＫｄａｃによりランプ信号の傾きが制御されることになる。そして、ランプ信号の傾きを制御することにより、Ａ／Ｄ変換部５２における画像信号のＡ／Ｄ変換時のアナログゲインを制御することができる。

以下、具体的な構成などについて説明する。
図３は、参照信号生成回路４の構成例を示すブロック図である。
図３（ａ）に示すように、参照信号生成回路４は、第１Ｄ／Ａ変換部４１と、第２Ｄ／Ａ変換部４２と、ゲイン調整電流源４３と、制御回路４４を有する。
第１Ｄ／Ａ変換部４１は、本発明の第１のデジタル−アナログ変換部に対応している。
第２Ｄ／Ａ変換部４２は、本発明の第２のデジタル−アナログ変換部に対応している。
制御回路４４は、本発明の制御部に対応している。
また、図３（ｂ）は、参照信号生成回路４の回路図を示す。
第１Ｄ／Ａ変換部４１は、所定の初期電圧値と所定の傾きを有するスロープ状のランプ信号を生成する。
第２Ｄ／Ａ変換部４２は、第１Ｄ／Ａ変換部４１において生成されるランプ信号の傾きを制御する（ゲイン制御）。第２Ｄ／Ａ変換部４２は、第１Ｄ／Ａ変換部４１を制御するプログラマブルゲインアンプ（ＰＧＡ：Programmable Gain Amplifier）機能を有する。

第１及び第２Ｄ／Ａ変換部４１、４２は、それぞれ所定の重み付けの出力電流値を生成する電流源が複数個設けられた電流源アレイ４１１、４２１と、電流源の選択動作を制御する制御部４１２、４２２を有する。
電流源アレイ４１１、４２１は、それぞれ複数個の電流源を含む。
第１Ｄ／Ａ変換部４１の制御部４１２は、タイミング制御部１から供給されるデジタル制御信号Ｄｉｎに応じて、第１Ｄ／Ａ変換部４１におけるＤ／Ａ変換処理を制御する。
第２Ｄ／Ａ変換部４２の制御部４２２は、タイミング制御部１から供給される、ゲイン調整設定用のデジタル制御信号Ｄｇａｉｎに応じて、第２Ｄ／Ａ変換部４２におけるＤ／Ａ変換処理を制御する。
すなわち、第１及び第２Ｄ／Ａ変換部４１、４２は、複数の電流源の選択動作をデジタル処理にて制御し、選択された電流源から出力される電流の加算処理によりＤ／Ａ変換を行なう電流出力型のＤ／Ａ変換回路である。

第１Ｄ／Ａ変換部４１と第２Ｄ／Ａ変換部４２との間に、ゲイン調整電流源４３がカレントミラーで接続されるように配置されている。
すなわち、このゲイン調整電流源４３が、電流源アレイ４１１内の各電流源との間でカレントミラーを構成するようになっている。

ゲイン調整電流源４３は、具体的には、所定数（例えばｋ個：ｋは正の整数）の電流分配トランジスタ７９０を並列に接続して構成される。ｋ個の電流分配トランジスタ７９０の内の１つと、第１Ｄ／Ａ変換部４１の電流源アレイ４１１内の電流源とがカレントミラーで接続されている。
そして、第２Ｄ／Ａ変換部４２の出力端子ＤＡＣｇａｉｎから出力される加算電流Ｉｇａｉｎがｋ個に分流されて第１Ｄ／Ａ変換部４１の電流源に供給される。加算電流Ｉｇａｉｎは、第２Ｄ／Ａ変換部４２の電流源アレイ４２１から出力された電流を全て加算した電流である。

ゲイン調整電流源４３を構成するｋ個の電流分配トランジスタ７９０のそれぞれは、Ｉｇａｉｎ／ｋに重み付けされた電流を出力する電流源として機能するようになる。
すなわち、ゲイン調整電流源４３は、精度の高い電流分岐路を形成している。また、電流分配トランジスタ７９０の数を調整することにより、電流／電圧変換部として機能するゲイン調整電流源４３における電流と電圧の変換比を調整することができる。

ゲイン調整電流源４３は、加算電流Ｉｇａｉｎに基づき生成したゲイン制御出力信号Ｖｂａｉｓを、電流制御線７００を介して第１Ｄ／Ａ変換部４１の電流源アレイ４１１を構成する各電流源に供給する。
制御電圧Ｖｂａｉｓを供給された電流源アレイ４１１は、使用する（電流を流す）電流源を制御電圧Ｖｂａｉｓに従って決定する。
結果的に、第１Ｄ／Ａ変換部４１は、制御電圧Ｖｂａｉｓで規定される動作電流にて動作し、ランプ信号を生成して出力することになる。

したがって、ゲイン調整設定用のデジタル制御信号Ｄｇａｉｎに応じて第２Ｄ／Ａ変換部４２が加算電流Ｉｇａｉｎを出力し、これを取得したゲイン調整電流源４３が制御電圧Ｖｂａｉｓを生成する。
制御電圧Ｖｂａｉｓは、第１Ｄ／Ａ変換部４１の電流源アレイ４１１に供給され、電流を流す電流源が選択されてランプ信号が生成される。
ランプ信号の傾きは、第１Ｄ／Ａ変換部４１の電流源アレイ４１１の出力電圧の振幅によって定まるので、第２Ｄ／Ａ変換部４２に入力される制御信号Ｄｇａｉｎに応じて、ランプ信号の傾きが決定されることになる。

ランプ信号の傾きを変えることはランプ信号に対するゲイン調整を意味する。
ランプ信号に対するゲイン調整は、Ａ／Ｄ変換部５２のようなシングルスロープ積分型のＡ／Ｄ変換器におけるＡ／Ｄ変換処理においては、比較対象である画素信号に対するゲイン調整として機能する。
したがって、第２Ｄ／Ａ変換部４２に入力されるゲイン設定用のデジタル制御信号Ｄｇａｉｎのビット精度で画素信号に対してゲイン調整ができることになるため、Ａ／Ｄ変換部５２におけるＡ／Ｄ変換後に、ゲイン調整がされた後のデジタル画素信号が得られる。
すなわち、本実施形態のＣＭＯＳセンサ１００において、ゲイン設定用のデジタル制御信号Ｄｇａｉｎを高精度でデジタル制御することにより、結果として、Ａ／Ｄ変換処理対象のアナログ画素信号に対して高精度でゲイン調整ができることになる。

次に、制御回路４４について説明する。
制御回路４４は、第２Ｄ／Ａ変換部４２に入力されるゲイン設定用のデジタル制御信号Ｄｇａｉｎに応じて、黒レベルを実現する第１Ｄ／Ａ変換部４１の電流源アレイ４１１において電流を流す電流源の数を決定する。
黒レベルは、ランプ信号の初期電圧（出力開始時電圧）に対応する。すなわち、制御回路４４は、ランプ信号の初期電圧を制御するための回路である。

図４に、ゲイン設定とランプ信号の波形について示す。
図４（ａ）は、制御回路４４によってランプ信号の初期電圧が制御されない場合のＧＮＤ基準Ｄ／Ａ変換回路における高ゲイン時・低ゲイン時での波形の一例を示している。
ＧＮＤ基準Ｄ／Ａ変換回路とは、基準抵抗が接地されたＤ／Ａ変換回路である。
ＧＮＤ基準Ｄ／Ａ変換回路の構成の一例を図５（ａ）に示す。
ＧＮＤ基準Ｄ／Ａ変換回路のほかに、基準抵抗が電源部に接続されたＤ／Ａ変換回路である電源基準Ｄ／Ａ変換回路があり、この構成の一例を図５（ｂ）に示す。
図４（ｂ）は、制御回路４４によってランプ信号の初期電圧が制御されない場合の電源基準Ｄ／Ａ変換回路における高ゲイン時・低ゲイン時での波形の一例を示している。

一般に、ＣＭＯＳセンサに使用される、ランプ信号を供給するＤＡＣとしては、ノイズに対する耐性の点から図５（ａ）に示すＧＮＤ基準Ｄ／Ａ変換回路が有利である。このため、本実施例では第１Ｄ／Ａ変換部４１がＧＮＤ基準Ｄ／Ａ変換回路である場合について説明する。

図４（ａ）に示すように、ランプ信号の初期電圧が制御回路４４によって制御されていない場合には、高ゲイン時の振幅とスロープ期間を確保するために、特に低ゲインでのＰ相レンジ振幅を大きくとる必要がある。このため、低ゲイン時において第１Ｄ／Ａ変換部４１の出力電圧が増大し、第１Ｄ／Ａ変換部４１のアナログ特性が悪化してしまうという事態が生じていた。

図６（ａ）に、ランプ信号の初期電圧を制御回路４４により制御した場合の低ゲイン時のランプ波形の一例を示す。
図６（ｂ）には、ランプ信号の初期電圧を制御回路４４により制御した場合の高ゲイン時のランプ波形の一例を示す。
図６（ａ）に示す低ゲイン時においては、ランプ信号の初期電圧を生成する第１Ｄ／Ａ変換部４１の構成を変えることにより、振幅が過剰に大きくならないように制御する。この制御により、電流源を構成するＭＯＳトランジスタの飽和動作として十分なドレイン−ソース間電圧を確保することができ、低ゲイン時のアナログ特性が改善される。
また、図６（ａ）に示すように、Ｐ相終了時にはランプ信号終了時電圧を安定させるため、クロック信号が入力されても第１Ｄ／Ａ変換部４１がランプ信号生成を行わないように、第１Ｄ／Ａ変換部４１の制御部４１２に対してクロック信号をマスクする制御を行う。
また、図６（ｂ）に示すように、高ゲイン時において、Ｐ相レンジを拡大し、ＰＯＦ値を調整するため、ＣＭＯＳセンサ１００のＣＤＳ動作（Correlated Double Sampling）をより安定に、高速に遅延なく行うことができるようになる。

以下、制御回路４４の動作例について説明する。
図７は、制御回路４４動作時の、参照信号生成回路４の動作例を説明するフローチャートである。
ステップＳＴ１：
制御回路４４に、第２Ｄ／Ａ変換部４２に入力されたゲイン設定用の制御信号Ｄｇａｉｎが入力される。
ステップＳＴ２：
制御回路４４は、ステップＳＴ１において入力された制御信号Ｄｇａｉｎに応じて、ランプ信号の初期電圧を決定し、第１Ｄ／Ａ変換部４１の制御部４１２に伝達する。

ステップＳＴ３：
第１Ｄ／Ａ変換部４１は、ステップＳＴ２において設定されたランプ信号の初期電圧に応じて、ランプ信号を生成する。
ステップＳＴ４：
制御回路４４は、低ゲイン動作時には、終了電圧を安定させるために、第１Ｄ／Ａ変換部４１に対して入力されるクロック信号をマスクする。
なお、ステップＳＴ３及びＳＴ４は、必要に応じて必要な回数だけ繰り返される。

ステップＳＴ５：
第１Ｄ／Ａ変換部４１は、ステップＳＴ３及び４において生成されたランプ信号を出力する。

なお、上述した説明では、第１Ｄ／Ａ変換部４１として、基準抵抗が接地されているＧＮＤ基準Ｄ／Ａ変換回路を採用した場合について説明した。しかし、本発明はこれには限定されない。第１Ｄ／Ａ変換部４１が図５（ｂ）に示す、基準抵抗が電源部に接続された電源基準Ｄ／Ａ変換回路であった場合にも本発明は適用可能である。ただし、詳細な説明は省略するが、この場合は制御回路４４はランプ信号の初期電圧ではなく、終了電圧を制御することになる。

以上説明したように、本実施形態のＣＭＯＳセンサ１００によれば、参照信号生成回路４は第１Ｄ／Ａ変換部４１と、第２Ｄ／Ａ変換部４２と、ゲイン調整電流源４３と、制御回路４４を有する。制御回路４４は、第１Ｄ／Ａ変換部４１において生成されるランプ信号の初期電圧を第２Ｄ／Ａ変換部４２に入力される制御信号Ｄｇａｉｎに応じて制御する。
これにより、第１Ｄ／Ａ変換部４１における低ゲイン時のアナログ特性が改善される。また、Ｐ相終了時にはランプ信号終了時電圧を安定させるため、クロック信号が入力されても第１Ｄ／Ａ変換部４１がランプ信号生成を行わないように、第１Ｄ／Ａ変換部４１の制御部４１２に対してクロック信号をマスクする制御を行う。さらに、高ゲイン時において、Ｐ相レンジを拡大し、ＰＯＦ値を調整するため、ＣＭＯＳセンサ１００のＣＤＳ動作（Correlated Double Sampling）をより安定に、高速に遅延なく行うことができるようになる。

なお、上述した実施形態のＣＭＯＳセンサ１００は、固体撮像素子として例えばデジタルカメラ等の撮像装置に適用することが可能である。
以下、その適用例について説明する。

図８は、撮像装置３００の構成の一例を示すブロック図である。
図８に示すように、撮像装置３００は、レンズを含む光学系７１、撮像デバイス７２、カメラ信号処理回路７３およびシステムコントローラ７４等によって構成されている。
光学系７１は、本発明の光学系に対応している。

光学系７１は、レンズなどにより被写体からの像光を撮像デバイス７２の撮像面に結像する。撮像デバイス７２は、光学系７１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス７２として、先述した実施形態に係る列並列ＡＤＣ搭載のＣＭＯＳセンサ１００が用いられる。

カメラ信号処理回路７３は、撮像デバイス７２から出力される画像信号に対して種々の信号処理を行う。システムコントローラ７４は、撮像デバイス７２やカメラ信号処理回路７３に対する制御を行う。
特に、撮像デバイス７２の列並列ＡＤＣは、画素全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードを有する。また、撮像デバイス７２の列並列ＡＤＣは、通常フレームレートモード時に比べて、画素の露光時間を１／Ｎに設定してフレームレートをＮ倍に上げる高速フレームレートモードを有する。この場合、撮像デバイス７２の列並列ＡＤＣにおいて、各動作モードに対応したＡ／Ｄ変換動作が可能であれば、外部からの指令に応じて動作モードの切り替え制御などを行う。

本発明は上述した実施形態には限定されない。
すなわち、本発明の実施に際しては、本発明の技術的範囲またはその均等の範囲内において、上述した実施形態の構成要素に関し様々な変更並びに代替を行ってもよい。

図１は、本実施形態のＣＭＯＳセンサの構成例を示すブロック図である。 図２は、ＣＭＯＳセンサの動作の際のタイミングチャートである。 図３は、参照信号生成回路の構成例を示すブロック図である。 図４は、ゲイン設定とランプ信号の波形について示した図である。 図５は、Ｄ／Ａ変換回路の構成の一例を示した図である。 図６は、ランプ信号の初期電圧を制御回路により制御した場合のランプ波形の一例を示す図である。 図７は、制御回路動作時の、参照信号生成回路の動作例を説明するフローチャートである。 図８は、撮像装置の構成の一例を示すブロック図である。

符号の説明

１００…ＣＭＯＳセンサ、１…タイミング制御部、２…垂直走査回路、３…画素アレイ、４…参照信号生成回路、５…Ａ／Ｄ変換部、６…水平走査回路、２１…垂直方向デコーダ、２２…垂直方向駆動回路、３１…画素、３２…水平方向駆動回路、３３…垂直走査回路、４１…第１Ｄ／Ａ変換部、４１１…電流源アレイ、４１２…制御部、４２１…電流源アレイ、４２２…制御部、４２…第２Ｄ／Ａ変換部、４３…ゲイン調整電流源、４４…制御回路、５１…電圧比較部、５２…Ａ／Ｄ変換部、５３…感度増幅部、６１…水平方向デコーダ、６２…水平方向駆動回路、７００…電流制御線、７９０…電流分配トランジスタ、３００…撮像装置、７１…光学系、７２…撮像デバイス、７３…カメラ信号処理回路、７４…システムコントローラ

Claims (6)

1. デジタル入力信号の値に応じたアナログ出力信号を得る第１のデジタル−アナログ変換部と、
   外部より入力されるデジタルゲイン制御入力信号の値に応じた制御信号を生成する第２のデジタル−アナログ変換部と、
   を有し、
   第１のデジタル−アナログ変換部は、
   前記第２のデジタル−アナログ変換部を制御する前記デジタルゲイン制御入力信号に基づいて、アナログ出力信号の開始電圧あるいは終了電圧を調整し、
   所定値よりも高ゲインである場合に、前記アナログ出力信号のプリチャージ相レンジを拡大する
   デジタル−アナログ変換回路。
2. 前記第１のデジタル−アナログ変換部は、所定の重み付けの定電流を出力可能な複数の電流源を有し、前記複数の電流源のうち選択した電流源の定電流出力を加算出力することにより前記デジタル入力信号の値に応じた出力電流を前記アナログ出力信号として生成し、
   前記第２のデジタル−アナログ変換部は、所定の重み付けの定電流を出力可能な複数の電流源を有し、前記複数の電流源のうち選択した電流源の定電流出力を加算出力することにより前記デジタルゲイン制御入力信号の値に応じた出力電流を生成し、生成した出力電流に基づく前記制御信号を前記第１のデジタル−アナログ変換部に供給する
   請求項１に記載のデジタル−アナログ変換回路。
3. 前記第２のデジタル−アナログ変換部により生成された前記制御信号に基づいて、前記第１のデジタル−アナログ変換部の複数の電流源のうち選択する電流源を決定する制御部
   をさらに有し、
   前記制御部は、前記第１のデジタル−アナログ変換部の複数の電流源の中から電流を流す電流源を選択することにより前記生成されるアナログ出力信号の開始電圧あるいは終了電圧を調整する
   請求項２に記載のデジタル−アナログ変換回路。
4. 前記第１のデジタル−アナログ変換部は、入力されるクロック信号に応じて前記アナログ出力信号を生成し、
   前記制御部は、所定値よりも低ゲインである場合に、前記アナログ出力信号の開始電圧あるいは終了電圧を調整したことにより、アナログ出力信号生成不要となったタイミングより後は、前記第１のデジタル−アナログ変換部に対して前記クロック信号に応じた前記アナログ出力信号を生成しないように制御する
   請求項３に記載のデジタル−アナログ変換回路。
5. 複数の画素を有し、アナログ画素信号を出力する画素部と、
   所定の初期電圧を有し、一定の傾きを有するランプ信号を生成するデジタル−アナログ変換回路と、
   前記画素部が出力した前記アナログ画素信号と、前記デジタル−アナログ変換回路が生成した前記ランプ信号とを比較し、比較時間を基に前記アナログ画素信号をデジタル変換するアナログ−デジタル変換部と、
   を有し、
   前記デジタル−アナログ変換回路は、デジタル入力信号の値に応じたアナログ出力信号を得る第１のデジタル−アナログ変換部と、デジタルゲイン制御入力信号の値に応じたアナログのゲイン制御出力信号を得る第２のデジタル−アナログ変換部とを有し、前記第２のデジタル−アナログ変換部により生成された制御信号に基づいて、前記第１のデジタル−アナログ変換部の開始電圧あるいは終了電圧を調整し、前記第１のデジタル−アナログ変換部は、所定値よりも高ゲインである場合に、前記アナログ出力信号のプリチャージ相レンジを拡大する
   固体撮像素子。
6. 複数の画素を有する固体撮像素子と、
   被写体からの光を前記固体撮像素子の前記画素上に結像させる光学系と、
   を有し、
   前記固体撮像素子は、
   複数の画素を有し、アナログ画素信号を出力する画素部と、
   所定の初期電圧を有し、一定の傾きを有するランプ信号を生成するデジタル−アナログ変換回路と、
   前記画素部が出力した前記アナログ画素信号と、前記デジタル−アナログ変換回路が生成した前記ランプ信号とを比較し、比較時間を基に前記アナログ画素信号をデジタル変換するアナログ−デジタル変換部と、
   を有し、
   前記デジタル−アナログ変換回路は、デジタル入力信号の値に応じたアナログ出力信号を得る第１のデジタル−アナログ変換部と、デジタルゲイン制御入力信号の値に応じたアナログのゲイン制御出力信号を得る第２のデジタル−アナログ変換部とを有し、前記第２のデジタル−アナログ変換部により生成された制御信号に基づいて、前記第１のデジタル−アナログ変換部の開始電圧あるいは終了電圧を調整し、前記第１のデジタル−アナログ変換部は、所定値よりも高ゲインである場合に、前記アナログ出力信号のプリチャージ相レンジを拡大する
   撮像装置。

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