JP4827421B2 - 表示制御装置 - Google Patents

Description

本発明は、異なる方向から異なる画像が視認されるように画像を表示可能な表示装置の表示を制御する表示制御装置に関するものである。

異なる方向から異なる画像が視認されるように画像を表示可能な表示装置としては、液晶表示パネルに、光の透過領域と遮断領域とがストライプ状に形成された視差 バリアを組み合わせた液晶表示装置が知られている（たとえば、特許文献１）。
このような液晶表示装置では、第１の視野角と第２の視野角とを、水平方向について画素毎に交互に与えることができる。したがって、第１の画像の画素と第２の画像の画素を水平法について交互に配置した画像を液晶表示装置に表示すれば、第１の方向からは第１の画像のみが視認され、第２の方向からは第２の画像のみが視認されるように、これら画像の表示を行うことができる。

そして、このような液晶表示装置によれば、視差を与えて撮影した二つの画像を左目と右目に排他的に視認させることにより３Ｄ表示を行ったり、液晶表示装置に対して異なる方向に位置するユーザに、それぞれ異なる画像を提示したりすることができる。
ここで、この液晶表示装置には、さらに視差バリアの効果を有効／無効を切り替えるスイッチング液晶層が設けられており、このスイッチング液晶層によって、視差バリアの効果を無効とすることにより、通常の液晶表示装置と同様に、液晶表示装置の全画素を一つの画像の表示に用いるようにすることもできる。

さて、異なる二つの画像が異なる２方向から排他的に視認されるように行う、以上のような表示装置の表示制御は、たとえば、以下のように行われる。
いま、図３ａ１に示す画像が第１の方向から視認され、図３ａ２に示す画像が第２の方向から視認されるように、第１の画像と第２の画像を表示する場合を考える。
この場合、表示装置を用いた表示を行うホスト装置において、ａ１、ａ２の画像の画素を、水平方向について１画素毎に交互に選択して出力することにより、両画像の画素が水平方向について交互に位置するように（水平方向についてインターレスとなるように）ミックスした画像ｂを生成し、ホスト装置から、生成したｂの画像を表示装置に出力する。そして、表示装置において、この画像ｂを、そのままｃに示すように表示する。

ここで、図３ｄは、このような表示装置として用いることのできる液晶表示装置の構造を模式的に示したものである。
図示するように、この液晶表示装置は、画像を表示するTFT液晶パネルなどである液晶表示パネル３０１と、パターン化位相差板などを用いた視差バリア３０２と、視差バリアの効果を有効／無効を切り替えるスイッチング液晶層３０３と、バックライト光源３０４とを有している。

そして、スイッチング液晶層３０３によって、視差バリアの効果を有効とした場合、表示パネル３０１の画素の視野は、図示するように、水平方向について交互に異なったものとなる。
したがって、表示装置の画像ｃの表示によって、ｅ１、ｅ２に示すように、第１の方向からはａ１の画像のみが視認され、第２の方向からはａ２の画像のみが視認されることになる。
特開2004-302409号公報

前述したような異なる二つの画像が異なる２方向から排他的に視認されるように画像を表示可能な表示装置に対して、以上のような画像ｂの出力を行うホスト装置の構成としては、単一の画像を表示する表示装置に対して画像の出力を行うホスト装置の従来の構成を援用した図４に示す構成が想定される。

図示するように、このホスト装置４００は、ＣＰＵ４０１や、主記憶４０２その他の周辺装置４０３を備えた一般的なコンピュータ回路の構成を備えており、表示装置４０９への画像表示のための構成として、第１フレームメモリ４０４、第１グラフィックディスプレイコントローラ４０５（以下、「第１ＧＤＣ」と称す）、第２フレームメモリ４０６、第２グラフィックディスプレイコントローラ４０７（以下、「第２ＧＤＣ」と称す）、セレクタ４０８を備えている。

ＣＰＵ４０１は、第１ＧＤＣ４０５を介して第１フレームメモリ４０４に表示装置と同水平垂直画素数を持つ画像ｇを書き込む。また、ＣＰＵ４０１は、第２ＧＤＣ４０７を介して第２フレームメモリ４０６に表示装置と同水平垂直画素数を持つ画像ｈを書き込む。
第１ＧＤＣ４０５は第１フレームメモリ４０４に格納された画像ｇの各画素をラスタ順に読み出しｊに示すようにセレクタ４０８に出力する。また、第２ＧＤＣ４０７は第２フレームメモリ４０６に格納された画像ｈの各画素をラスタ順に読み出しｋに示すようにセレクタ４０８に出力する。

ここで、第１ＧＤＣ４０５と第２ＧＤＣ４０７の読み出しは同期して行われ、セレクタ４０８には、画像ｇと画像ｈの同座標の画素が同時に入力する。
セレクタ４０８は、以上のようにしてラスタ順に入力する画像ｇと画像ｈを、１画素毎に交互に出力することにより、水平方向について両画像の画素が交互に位置するように（インターレスとなるように）ミックスした画像ｍを生成し、表示装置４０９に出力する。
また、このようなホスト装置４００において、表示装置４０９の全画素を用いて表示装置と同水平垂直画素数を持つ画像を表示する場合には、以下のようにホスト装置４００が動作すればよい。
ＣＰＵ４０１は、第１ＧＤＣ４０５を介して第１フレームメモリ４０４に表示装置と同水平垂直画素数を持つ画像を書き込む。また、第１ＧＤＣ４０５は第１フレームメモリ４０４に格納された画像の各画素をラスタ順に読み出しセレクタ４０８に出力する。セレクタ４０８は、以上のようにしてラスタ順に第１ＧＤＣ４０５から入力する画像を、そのまま表示装置４０９に出力する。

さて、このようなホスト装置の構成をとった場合、ホスト装置４００には、表示装置４０９と水平垂直画素数の画像分の容量を備えた二つのフレームメモリと、二つのグラフィックディスプレイコントローラが必要となる。すなわち、１画像の表示のみを行う表示装置のみを用いる場合には、ホスト装置４００には、表示装置と同水平垂直画素数の画像分の容量を備えた単一のフレームメモリと、単一のグラフィックディスプレイコントローラを備えれば足りるのに対して、その２倍のフレームメモリ容量とグラフィックディスプレイコントローラが必要となる。

そして、このために、ホスト装置が、複雑、大規模、高コストのものとなる。
なお、ＣＰＵ４０１が、第１フレームメモリと第２フレームメモリに、画像ｇ、ｈとして、予め水平方向画素数を表示装置の水平方向画素数の１／２とした画像を書き込むようし、これらフレームメモリの容量を表示装置と同水平垂直画素数の画像の１／２の容量とすることも考えられるが、このようにすると、表示装置４０９の全画素を用いて表示装置と同水平垂直画素数を持つ画像を表示することが困難となるし、やはり、グラフィックディスプレイコントローラは二つ必要となる。

そこで、本発明は、より簡易な構成において、異なる二つの画像が異なる２方向から排他的に視認されるように画像を表示可能な表示装置の表示を制御することのできる表示制御装置を提供することを課題とする。

前記課題達成のために、本発明は、第１の視野角と当該第１の視野角と異なる第２の視野角を、水平方向について画素毎に交互に与えることができる表示装置の表示を制御する表示制御装置を、画像を格納するフレームメモリと、前記フレームメモリに格納された画像の画素を、当該画像を形成するライン毎に順次読み出して出力するディスプレイコントローラと、前記ディスプレイコントローラが出力するライン毎に、当該ラインを形成する各画素を、当該ラインの前半の画素と後半の画素とが交互に出現するように並び換えて、前記表示装置に出力する画素順並換手段とを含めて構成したものである。

このような表示制御装置によれば、第１の視野角を与えて表示したい水平方向画素数が表示装置の水平方向画素数の１／２の第１の画像と、第２の視野角を与えて表示したい水平方向画素数が表示装置の水平方向画素数の１／２の第２の画像を、フレームメモリ中において水平方向に連結されるように当該フレームメモリに格納すれば、ディスプレイコントローラが、フレームメモリに格納された第１の画像と第２の画像を連結した画像の各ラインを順次読み出して出力するだけで、画素順並換手段によって、画素の並びがライン毎に第１の画像の画素と第２の画像の画素が交互に出現するように並び換られて前記表示装置に出力される。したがって、第１の画像の画素と第２の画像の画素は、水平方向に関して表示装置の画素に交互に割り当てられて表示され、結果、第１の画像と第２の画像は、異なる視野角をもって表示されることになる。

したがって、このような表示装置によれば、フレームメモリに格納された画素の表示装置への提供を行うディスプレイコントローラは一つで足りる。また、第１の画像と第２の画像のそれぞれについて表示装置と水平垂直画素数が同じ画像分の容量を持つフレームメモリを用意する必要がなく、第１の画像と第２の画像の双方に対して、表示装置と水平垂直画素数が同じ一つの画像分の容量を持つフレームメモリを用意すれば足りる。

また、画素順並換手段において、画素の並び換えを、画像のラインを単位として行うので、フレームメモリに比べ充分に小さい記憶容量のメモリを用いて、この画素の並び換えを実現することができる。
ここで、このような表示制御装置には、前記画素順並換手段が画素の前記並び換えを行ったラインと、前記ディスプレイコントローラが出力した並びのままの画素より形成されるラインとのうちの一方のラインを、選択的に前記表示装置に出力する選択手段を備えることが好ましい。

このようにすることにより、表示装置が当該表示装置の全画素を用いて一つの視野角を有する単一の画像を表示することができるものである場合に、フレームメモリに表示装置の全画素を用いて表示したい画像を格納し、選択手段に前記ディスプレイコントローラが出力した並びのままの画素より形成されるラインを選択させるだけで、そのような表示装置の全画素を用いた画像の表示も行えるようになる。

なお、以上の表示制御装置において、前記画素順並換手段は、たとえば、前記ディスプレイコントローラの出力を入力とする第１のＦＩＦＯと当該第１のＦＩＦＯの出力を入力とする第２のＦＩＦＯと、第１のＦＩＦＯの出力と第２のＦＩＦＯの出力を交互に選択して出力するセレクタなどより構成することができる。

また、前記課題達成のために、本発明は、第１の視野角と当該第１の視野角と異なる第２の視野角を、水平方向について画素毎に交互に与えることができる表示装置の表示を制御する表示制御装置を、画像を格納する第１のフレームメモリと、画像を格納する第２のフレームメモリと、画素順並換手段と、前記第１のフレームメモリに格納された画像の画素と第２のフレームメモリに格納された画像の画素とを同時に順次読み出し、当該読み出しに対して前記画素順並換手段より出力された画素を前記表示装置に出力するディスプレイコントローラとを含めて構成し、前記画素順並換手段において、前記第１のフレームメモリと第２のフレームメモリから画素が読み出される度に、前記第１のフレームメモリから読み出された画素と、前記第２のフレームメモリから読み出された画素とを、交互に、前記ディスプレイコントローラに出力するようにしたものである。

このような表示制御装置によれば、第１の視野角を与えて表示したい水平垂直画素数が表示装置の水平垂直画素数と同じ第１の画像を第１のフレームメモリに格納し、第２の視野角を与えて表示したい水平垂直画素数が表示装置の水平垂直画素数と同じ第２の画像を第２のフレームメモリに格納し、ディスプレイコントローラが、第１のフレームメモリと第２のフレームメモリに格納された第１の画像の画素と第２の画像の画素を同時に順次読み出して出力するだけで、画素順並換手段によって、ディスプレイコントローラの読み出し毎に、第１の画像の画素と第２の画像の画素が交互にディスプレイコントローラに与えられ、ディスプレイコントローラにによって前記表示装置に出力される。したがって、第１の画像の画素と第２の画像の画素は、水平方向に関して表示装置の画素に交互に割り当てられて表示され、結果、第１の画像と第２の画像は、異なる視野角をもって表示されることになる。

また、このような表示装置によれば、フレームメモリに格納された画素の表示装置への提供を行うディスプレイコントローラは一つで足りる。
また、このような表示制御装置によれば、表示制御装置が当該表示装置の全画素を用いて一つの視野角を有する単一の画像を表示することができるものである場合に、第１のフレームメモリに表示装置の全画素を用いて表示したい画像を格納し、前記画素順並換手段において、常に前記第１のフレームメモリから読み出された画素を出力させるようにすれば、表示装置の全画素を用いた画像の表示も行えるようになる。

以上のように、本発明によれば、より簡易な構成において、異なる二つの画像が異なる２方向から排他的に視認されるように画像を表示可能な表示装置の表示を制御することのできる表示制御装置を提供することができる。

以下、本発明の実施形態について説明する。
まず、第１の実施形態について説明する。
図１に、本第１実施形態に係るデータ処理装置の構成を示す。
図示するように、データ処理装置は、異なる二つの画像が異なる２方向から排他的に視認されるように画像を表示可能な表示装置２０、表示装置２０を用いて表示を行うホスト装置１０を備えている。また、ホスト装置１０は、ＣＰＵ１や、主記憶２その他の周辺装置３を備えた一般的なコンピュータ回路の構成を備えており、表示装置２０への画像表示のための構成として、フレームメモリ４、グラフィックディスプレイコントローラ５（以下、「ＧＤＣ５」と称す）、ミックス制御部６、第１ラインバッファ７、第２ラインバッファ８、バッファセレクタ９を備えている。

そして、第１ラインバッファ７と第２ラインバッファ８は、同じ内部構成を有している、各々、第１ＦＩＦＯ７１、第２ＦＩＦＯ７２、ミックスセレクタ７３を備えている。
以下、このようなホスト装置１０の動作について説明する。
まず、表示装置２０に第１の画像と第２の画像との異なる二つの画像を、異なる２方向から排他的に視認されるように表示する動作について説明する。
この場合、ＣＰＵ１は、ＧＤＣ５を介してフレームメモリ４に、図中ａに示すように、垂直方向の画素数が表示装置２０の垂直方向画素数と同じく水平方向の画素数が表示装置２０の水平方向画素数の１／２となるように生成した第１の画像１０１と、同様に垂直方向の画素数が表示装置２０の垂直方向画素数と同じく水平方向の画素数が表示装置２０の水平方向画素数の１／２となるように生成した第２の画像１０２を書き込む。このとき、フレームメモリ４中において、第１の画像１０１と第２の画像１０２とが水平方向に連結されて図中ａに示すように、水平垂直方向の画素数が表示装置２０と水平垂直画素数と同じ１枚の画像を形成するように、ＣＰＵ１は、第１の画像１０１と第２の画像１０２のフレームメモリ４の書き込みアドレスを決定する。

一方、ＧＤＣ５は、フレームメモリ４に格納された第１の画像１０１と第２の画像１０２とが水平方向に連結された画像ａの各画素をラスタ順に読み出し第１ラインバッファ７と第２ラインバッファ８に出力する。
ミックス制御部６は、第１ラインバッファ７と第２ラインバッファ８を制御し、ＧＤＣ５が出力する表示装置２０の１水平期間毎に、交互に、第１ラインバッファ７と第２ラインバッファ８の一方を書き込み用ラインバッファとする。また、１水平期間毎に、第１ラインバッファ７と第２ラインバッファ８の書き込み用ラインバッファでない方のラインバッファを読み出し用のラインバッファとする。

ここで、説明の明瞭化のために、以下では、図中ｂに示すように、第１の画像１０１と第２の画像１０２とが水平方向に連結された画像ａの水平方向の１ラインの画素数が６であるものとして説明を行う。また、以下の説明では、画像ａの第ｎライン（Nth line)の６画素を左側の画素より１、２、３、４、５、６で示し、画像ａの第ｎ+１（N+1th line)ラインの６画素を左側の画素より１１、１２、１３、１４、１５、１６で示す。

さて、ＧＤＣ５から出力された画像ａの各画素は、第１ラインバッファ７と第２ラインバッファ８のうちの書き込み用ラインバッファとされている方のラインバッファに書き込まれる。
すなわち、いま、ＧＤＣ５が、フレームメモリ４に格納された第１の画像１０１と第２の画像１０２とが水平方向に連結された画像ａの第ｎラインの画素を出力している第ｎ水平期間(Nth H)に第１ラインバッファ７が書き込み用ラインバッファに設定されいる場合、図中ｃに示すように、この第ｎラインの画素１、２、３、４、５、６が順次、ＧＤＣ５から第１ラインバッファ７の第１ＦＩＦＯ７１に入力し、第１ＦＩＦＯ７１に入力した画素は、第１ＦＩＦＯ７１、第２ＦＩＦＯ７２の順にシフトしていく。ここで、第１ＦＩＦＯ７１、第２ＦＩＦＯ７２は、共に表示装置２０の水平方向画素数の１／２の数（図示した画像ａの１ラインの画素数が６である例では３つ）の画素を格納可能なＦＩＦＯであり、第１ＦＩＦＯ７１の出力が第２ＦＩＦＯ７２の入力となっている。

この結果、第ｎ水平期間終了後には、第１ラインバッファ７において、第２ＦＩＦＯ７２には、図中ｅで示すように第１画像１０１の第ｎラインの画素１、２、３が当該順序で第２ＦＩＦＯ７２の出力に近い位置となるように格納され、第１ＦＩＦＯ７１には図中ｆで示すように第２画像１０２の第ｎラインの画素４、５、６が当該順序で第２ＦＩＦＯ７２の出力に近い位置となるように格納されていることになる。

また、次の、ＧＤＣ５がフレームメモリ４に格納された第１の画像１０１と第２の画像１０２とが水平方向に連結された画像ａの第ｎ+１ラインの画素を出力している第ｎ+１水平期間(N+1th H)には、第２ラインバッファ８が書き込み用ラインバッファに設定されて、図中ｄに示すように、第ｎ+１ラインの画素１１、１２、１３、１４、１５、１６が、ＧＤＣ５から第２ラインバッファ８に書き込まれ、第ｎ+１水平期間終了後には、第２ラインバッファ８において、第２ＦＩＦＯ７２に第１画像１０１の第ｎ+１ラインの画素１１、１２、１３が当該順序で第２ＦＩＦＯ７２の出力に近い位置となるように格納され、第１ＦＩＦＯ７１に第２画像１０２の第ｎ+１ラインの画素１４、１５、１６が当該順序で第１ＦＩＦＯ７１の出力に近い位置となるように格納されていることになる。

一方、この第２ラインバッファ８に第ｎ+１ラインの画素１１、１２、１３、１４、１５、１６が書き込まれる第ｎ+１水平周期には、第１ラインバッファ７は、読み出し用のラインバッファとされ、以下の動作を行う。
すなわち、ミックスセレクタ７３は、まず、最初の画素周期で、第２ＦＩＦＯ７２から画素を取り出しバッファセレクタ９に出力する。また、以降、画素周期毎に、第１ＦＩＦＯ７１、第２ＦＩＦＯ７２の順に交互に画素を取り出し、バッファセレクタ９に出力する。
なお、より詳細には、このような動作は、第１ＦＩＦＯ７１、第２ＦＩＦＯ７２に、画素周期の２倍の周期でシフト動作を行わせながら、ミックスセレクタ７３において画素周期で、交互に第２ＦＩＦＯ７２と第１ＦＩＦＯ７１の出力を選択してバッファセレクタ９に出力することや、画素周期で交互に第２ＦＩＦＯ７２と第１ＦＩＦＯ７１の一方のみにシフト動作を行わせながら、ミックスセレクタ７３において画素周期で、交互に、第２ＦＩＦＯ７２と第１ＦＩＦＯ７１の出力を選択してバッファセレクタ９に出力することなどより実現できる。

この結果、第ｎ+１水平周期には、図中ｇに示すように、第１画像１０１の第ｎラインの画素１、２、３と、第２画像１０２の第ｎラインの画素４、５、６が交互に出現するようにミックス（インターレース）された出力がバッファセレクタ９に入力する。
一方、次の第ｎ+２周期には、第２ラインバッファ８が読み出し用のラインバッファとされて以上の動作を行い、結果、第ｎ+２水平周期には、図中ｈに示すように、第１画像１０１の第ｎ+１ラインの画素１１、１２、１３と、第２画像１０２の第ｎ+１ラインの画素１４、１５、１６が交互に出現するようにミックス（インターレース）された出力がバッファセレクタ９に入力する。なお、この第ｎ+２周期には、第１ラインバッファ７が書き込み用ラインバッファとされて、第ｎ+２ラインの画素が、ＧＤＣ５から第１ラインバッファ７に書き込まれることになる。

そして、バッファセレクタ９は、各水平周期において、ミックス制御部６の制御に従って、第１ラインバッファ７と第２ラインバッファ８のうちの読み出し用のラインバッファとなっている方の出力を選択して表示装置２０に出力する。したがって、図中ｋに示すように、第ｎ+１水平周期には図中ｇに示す第１画像１０１の第ｎラインの画素と第２画像１０２の第ｎラインの画素が交互に出現するようにミックス（インターレース）されたラインが表示装置２０に出力され、第ｎ+２水平周期には図中ｈに示す第１画像１０１の第ｎ+１ラインの画素と第２画像１０２の第ｎ+１ラインの画素が交互に出現するようにミックス（インターレース）されたラインが表示装置２０に出力される。

以降、各水平周期において、第１ラインバッファ７と第２ラインバッファ８を交互に書き込み用ラインバッファ／読み出し用ラインバッファとしながら、以上の動作を行うことにより、表示装置２０には、図中i、ｊに示すように第１の画像１０１と第２の画像１０２を、水平方向について両画像の画素が交互に位置するように（水平方向についてインターレスとなるように）ミックスした画像を表示することができる。

なお、ＧＤＣ５がフレームメモリ４からの画像の読み出しに同期して表示装置２０の垂直同期信号を出力するものである場合には、垂直同期信号は第１ラインバッファ７と第２ラインバッファ８における画像出力の遅延を相殺するために、１水平周期ミックス制御部において遅延して表示装置２０に出力する。

以上、表示装置２０に第１の画像と第２の画像との異なる二つの画像が異なる２方向から排他的に視認されるように画像の表示を行う場合のホスト装置１０の動作について説明した。
次に、表示装置２０の全画素を用いて一つの画像の表示を行う場合のホスト装置１０の動作について説明する。
この場合には、ＣＰＵ１は、ＧＤＣ５を介してフレームメモリ４に、水平垂直画素数が表示装置２０の水平垂直画素数と同じ画像を書き込む。ＧＤＣ５は、フレームメモリ４に格納された画像の各画素をラスタ順に読み出し、第１ラインバッファ７と第２ラインバッファ８は、書き込み用ラインバッファとされた場合には、前述のように動作するが、読み出し用ラインバッファとされた場合には、以下の動作を行う。

すなわち、ミックスセレクタ７３は、常に、画素周期で第２ＦＩＦＯ７２から画素を取り出しバッファセレクタ９に出力する。このような動作は、第１ＦＩＦＯ７１、第２ＦＩＦＯ７２に、画素周期でシフト動作を行わせながら、ミックスセレクタ７３において第２ＦＩＦＯ７２と第１ＦＩＦＯ７１の出力を選択してバッファセレクタ９に出力することなどより実現できる。

そして、バッファセレクタ９は、前述のように、各水平周期において、ミックス制御部６の制御に従って、読み出し用のラインバッファの出力を選択して表示装置２０に出力する。
この結果、表示装置２０には、フレームメモリ４に格納された画像がそのまま出力される。
以上のように、本第１実施形態によれば、表示装置２０の水平垂直画素数の画像分の容量を備えたフレームメモリ４と、単一のＧＤＣ５を用いて、表示装置２０に第１の画像と第２の画像との異なる二つの画像が異なる２方向から排他的に視認されるように表示することも、表示装置２０の全画素を用いて一つの画像の表示を行うこともできる。

以上、本発明の第１の実施形態について説明した。
以下、本発明の第２の実施形態について説明する。
図２に、本第１実施形態に係るデータ処理装置の構成を示す。
図示するように、データ処理装置は、前記第１実施形態と同様に、異なる二つの画像が異なる２方向から排他的に視認されるように画像を表示可能な表示装置２０と、表示装置２０を用いて表示を行うホスト装置１０を備えている。また、ホスト装置１０は、ＣＰＵ１や、主記憶２その他の周辺装置３を備えた一般的なコンピュータ回路の構成を備えている。ただし、本第２実施形態では、表示装置２０への画像表示のための構成として、第１フレームメモリ２１、第２フレームメモリ２２、セレクタ２３、グラフィックディスプレイコントローラ２４（以下、「ＧＤＣ２４」と称す）を備えている。

以下、このようなホスト装置１０の動作について説明する。
まず、表示装置２０に第１の画像と第２の画像との異なる二つの画像を、異なる２方向から排他的に視認されるように表示する動作について説明する。
この場合、ＣＰＵ１は、ＧＤＣ５を介して第１のフレームメモリに、図中ｋに示すように、水平垂直画素数が表示装置２０の水平垂直画素数と同じ第１の画像を書き込む。また、ＧＤＣ５を介して第１のフレームメモリに、図中ｍに示すように、水平垂直画素数が表示装置２０の水平垂直画素数と同じ第２の画像を書き込む。

一方、ＧＤＣ５は、第１フレームメモリ２１に格納された第１の画像の画素と第２フレームメモリ２２に格納された第２の画像の画素をラスタ順に読み出す。ここで、この読み出しは同期して行われ、セレクタ２３には、第１の画像と第２の画像の同座標の画素が同時に入力する。

セレクタ２３は、以上のようにしてラスタ順に入力する第１の画像の画素と第２の画像の画素を交互に選択して出力することにより、水平方向について両画像の画素が交互に位置するように（インターレスとなるように）ミックスした画像ｎを生成し、ＧＤＣ５に読み込ませる。

ＧＤＣ５は、読み込んだ画像ｎを表示装置２０に出力する。結果、表示装置２０には図中ｐに示すように、第１の画像と第２の画像を、水平方向について１／２に縮小した二つの画像を、水平方向について両画像の画素が交互に位置するように（水平方向についてインターレスとなるように）ミックスした画像が表示される。

次に、表示装置２０の全画素を用いて一つの画像の表示を行う場合のホスト装置１０の動作について説明する。
この場合には、ＣＰＵ１は、ＧＤＣ５を介して第１フレームメモリ２１に、水平垂直画素数が表示装置２０の水平垂直画素数と同じ画像を書き込む。
一方、ＧＤＣ５は、第１フレームメモリ２１に格納された画像の画素をラスタ順に読み出す。セレクタ２３は、以上のようにしてラスタ順に入力する第１の画像をそのままＧＤＣ５に出力し、読み込ませる。
ＧＤＣ５は、読み込んだ画像を表示装置２０に出力する。結果、表示装置２０には、第１フレームメモリ２１に格納された画像がそのまま表示される。
以上、本発明の第２実施形態について説明した。
以上のように、本第２実施形態によれば、単一のＧＤＣ５を用いて、表示装置２０に第１の画像と第２の画像との異なる二つの画像が異なる２方向から排他的に視認されるように表示することも、表示装置２０の全画素を用いて一つの画像の表示を行うこともできる。

本発明の第１実施形態に係るデータ処理装置の構成を示すブロック図である。 本発明の第２実施形態に係るデータ処理装置の構成を示すブロック図である。 表示装置の表示制御動作例を示す図である。 従来技術を援用したホスト装置の構成例を示す図である。

符号の説明

１…ＣＰＵ、２…主記憶、３…周辺装置、４…フレームメモリ、５…ＧＤＣ、６…ミックス制御部、７…第１ラインバッファ、８…第２ラインバッファ、９…バッファセレクタ、１０…ホスト装置、２０…表示装置、２１…第１フレームメモリ、２２…第２フレームメモリ、２３…セレクタ、７１…第１ＦＩＦＯ、７２…第２ＦＩＦＯ、７３…ミックスセレクタ。

Claims (1)

1. 第１の視野角と当該第１の視野角と異なる第２の視野角を、水平方向について画素毎に交互に与えることができる表示装置の表示を制御する表示制御装置であって、
   同サイズの第１の画像と第２の画像とをライン方向に並べて配置した第３の画像の画素の画素データを格納するフレームメモリと、
   前記フレームメモリに格納された第３の画像の画素の画素データを、当該画像を形成するライン毎に順次読み出して出力するディスプレイコントローラと、
   前記ディスプレイコントローラが出力するライン毎に、当該ラインを形成する各画素の画素データを、当該ラインの前半の画素の画素データと後半の画素の画素データとが交互に出現するように並び換えて、前記表示装置に出力する画素順並換手段とを有し、
   前記画素順並換手段は、前記ディスプレイコントローラの出力を入力とする、前記第３の画像のラインの画素数の半数の画素データを格納する第１のＦＩＦＯと、当該第１のＦＩＦＯの出力を入力とする、前記第３の画像のラインの画素数の半数の画素データを格納する第２のＦＩＦＯと、前記第２のＦＩＦＯの出力と第１のＦＩＦＯの出力との一方を選択して出力するセレクタとを備え、前記第２のＦＩＦＯに前記第３の画像のラインの後半の画素の画素データが格納され、前記第１のＦＩＦＯに前記第３の画像の当該ラインの前半の画素の画素データが格納された状態から、前記セレクタに、前記第２のＦＩＦＯの出力と第１のＦＩＦＯの出力を交互に選択して出力させることにより、当該ラインを形成する各画素の画素データを、当該ラインの前半の画素の画素データと後半の画素の画素データとが交互に出現するように並び換えて、前記表示装置に出力することを特徴とする表示制御装置。