JP4821948B2 - Method for measuring spread resistance of SOI layer and SOI chip - Google Patents
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Description
本発明は、埋め込み酸化膜層からの影響を殆ど受けないSOI層の拡がり抵抗測定方法、および拡がり抵抗を測定するのに好適なSOIチップおよびSOI基板に関する。 The present invention relates to an SOI layer spreading resistance measuring method that is hardly affected by a buried oxide film layer, and an SOI chip and an SOI substrate suitable for measuring spreading resistance.
SOI(Silicon On Insulator)基板は、表面にシリコン酸化膜を形成した支持基板とSOI層用シリコン単結晶基板とを密着させた後に高温熱処理して貼り合わせることにより形成することができる。貼り合わせ後、支持基板表面のシリコン酸化膜層は、埋め込み酸化膜層となる。SOI基板を用いてデバイスを作製することにより、高集積化や高速化が可能となり、ウェル工程が省略できるなどの利点が得られる。 An SOI (Silicon On Insulator) substrate can be formed by adhering a support substrate having a silicon oxide film formed on a surface thereof and a silicon single crystal substrate for an SOI layer, followed by high-temperature heat treatment. After bonding, the silicon oxide film layer on the support substrate surface becomes a buried oxide film layer. By manufacturing a device using an SOI substrate, advantages such as high integration and high speed can be obtained, and a well process can be omitted.
貼り合わせの行われるクリーンルーム内では、HEPAフィルター(High Efficiency Particulate Air filter)中のボロンに起因して、SOI基板がボロン汚染されやすい。
また、SOI層がp型のSOI基板を製造する際、SOI層中の埋め込み酸化膜層近傍に、n型反転層が形成されることがある(特許文献1参照)。
In the clean room where the bonding is performed, the SOI substrate is likely to be contaminated with boron due to boron in the HEPA filter (High Efficiency Particulate Air filter).
In addition, when manufacturing a SOI substrate having a p-type SOI layer, an n-type inversion layer may be formed in the vicinity of the buried oxide film layer in the SOI layer (see Patent Document 1).
シリコン単結晶の深さ方向の不純物濃度分布は、拡がり抵抗(SR:Spreading Resistance)測定方法を用いれば測定することができる。しかしながらSOI基板の場合、埋め込み酸化膜層の影響でSOI層の拡がり抵抗測定値が非常に高くなり、本来有する拡がり抵抗値を得ることが難しいという問題がある。
このような理由から、SOI基板のボロン汚染やn型反転層形成が高濃度に発生しない限り、それらをSR測定で検知することは困難である。
The impurity concentration distribution in the depth direction of the silicon single crystal can be measured by using a spreading resistance (SR) measuring method. However, in the case of an SOI substrate, there is a problem that the measured resistance value of the SOI layer becomes very high due to the influence of the buried oxide film layer, and it is difficult to obtain the inherent resistance value.
For these reasons, it is difficult to detect them by SR measurement unless boron contamination or n-type inversion layer formation of the SOI substrate occurs at a high concentration.
本発明はこのような問題点に鑑みてなされたもので、SOI層の拡がり抵抗測定方法、SOI層の拡がり抵抗測定に使用するSOIチップおよびSOI基板であって、埋め込み酸化膜層の影響を殆ど受けずに、拡がり抵抗測定方法を用いてSOI層を測定することのできるSOI層の拡がり抵抗測定方法、SOIチップおよびSOI基板を提供することを目的とする。 The present invention has been made in view of the above problems, and is an SOI chip spreading resistance measuring method, an SOI chip and an SOI substrate used for measuring the spreading resistance of the SOI layer, and the influence of the buried oxide film layer is hardly affected. An object of the present invention is to provide an SOI layer spreading resistance measuring method, an SOI chip, and an SOI substrate, which can measure an SOI layer by using the spreading resistance measuring method without receiving.
本発明は、上記課題を解決するためになされたもので、本発明の拡がり抵抗測定方法の第1として、SOI層の拡がり抵抗測定方法であって、支持基板と、SOI層と、該支持基板と該SOI層との間に形成されている埋め込み酸化膜層とを有するSOI基板からSOIチップを切り出す切り出し工程を行い、前記SOIチップの端部をアングルラップして、SOI層と埋め込み酸化膜層を表面に露出させるアングルラップ工程を行い、前記アングルラップした前記SOIチップをフッ酸で処理して、前記アングルラップ工程で露出したSOI層の下の前記埋め込み酸化膜層をエッチング除去するフッ酸処理工程を行い、前記埋め込み酸化膜層が除去されて前記支持基板と接触した前記SOI層部分の拡がり抵抗を測定することを特徴とするSOI層の拡がり抵抗測定方法を提供する(請求項1)。 The present invention has been made in order to solve the above problems, and as a first method of measuring the spread resistance of the present invention, it is a method for measuring the spread resistance of an SOI layer, which includes a support substrate, an SOI layer, and the support substrate. And cutting out the SOI chip from the SOI substrate having the buried oxide film layer formed between the SOI layer and the SOI layer. The SOI chip and the buried oxide film layer are angle-wrapped at the end of the SOI chip. An angle wrapping process is performed to expose the surface of the SOI chip, and the angle-wrapped SOI chip is treated with hydrofluoric acid, and the buried oxide film layer under the SOI layer exposed in the angle wrapping process is removed by etching. And performing a process to measure a spreading resistance of the SOI layer portion in contact with the support substrate after the buried oxide film layer is removed. Providing spreading resistance measurement method OI layer (claim 1).
このように、SOI基板からSOIチップを切り出して、その端部にアングルラップを行い、フッ酸(HF水溶液またはHF含有水蒸気)で処理をした後に、SOI層の拡がり抵抗測定を行えば、アングルラップ工程で露出したSOI層の下に形成されている埋め込み酸化膜層はフッ酸によりエッチング除去されて、この露出したSOI層の部分は、その下の支持基板に接触した状態になり、埋め込み酸化膜層からの影響を受けなくなるため、このSOI層の本来有する拡がり抵抗値を測定することができる。 In this way, when an SOI chip is cut out from an SOI substrate, an angle wrap is performed on the end portion, and after processing with hydrofluoric acid (HF aqueous solution or HF-containing water vapor), the spread resistance of the SOI layer is measured. The buried oxide film layer formed under the SOI layer exposed in the process is removed by etching with hydrofluoric acid, and the exposed SOI layer portion is in contact with the underlying support substrate. Since it is not affected by the layer, the spreading resistance value inherent to the SOI layer can be measured.
このとき、少なくとも埋め込み酸化膜層まで通ずる穴を前記SOI層の表面側から形成する穴形成工程を行い、その後にフッ酸処理工程を行うのが望ましい(請求項2)。 At this time, it is desirable to perform a hole forming step of forming a hole that leads to at least the buried oxide film layer from the surface side of the SOI layer, and then perform a hydrofluoric acid treatment step.
このように、少なくとも埋め込み酸化膜層まで通ずる穴を前記SOI層の表面側から形成する穴形成工程を行ってからフッ酸処理工程を行えば、SOI層が厚くてアングルラップされる部分が長くなることにより、その下のエッチング除去すべき埋め込み酸化膜層の部分がそれ以上に長くなってしまう場合でも、フッ酸処理工程時にフッ酸が穴を介して埋め込み酸化膜層に進入するので、アングルラップ面側からはフッ酸が到達することのできない所にある埋め込み酸化膜層まで確実にエッチング除去することができる。それにより、アングルラップ工程で露出したSOI層は、そのすぐ下の支持基板に確実に接触した状態になり、埋め込み酸化膜層からの影響を受けなくなる。その結果、このSOI層の本来有する拡がり抵抗値を精度よく測定することができる。 As described above, if the hydrofluoric acid treatment step is performed after the hole forming step of forming at least the hole leading to the buried oxide film layer from the surface side of the SOI layer, the portion where the SOI layer is thick and angle-wrapped becomes long. As a result, even if the buried oxide film layer portion to be removed by etching becomes longer than that, hydrofluoric acid enters the buried oxide film layer through the hole during the hydrofluoric acid treatment process, so that the angle wrapping is performed. From the surface side, it is possible to surely remove even the buried oxide film layer where hydrofluoric acid cannot reach. As a result, the SOI layer exposed in the angle wrapping process is in a state of being surely in contact with the support substrate immediately below, and is not affected by the buried oxide film layer. As a result, the spreading resistance value inherent to the SOI layer can be accurately measured.
次に、本発明の拡がり抵抗測定方法の第2として、SOI層の拡がり抵抗測定方法であって、支持基板と、SOI層と、該支持基板と該SOI層との間に形成されている埋め込み酸化膜層とを有するSOI基板に、少なくとも前記埋め込み酸化膜層まで通ずる穴を前記SOI層の表面側から形成する穴形成工程を行い、前記SOI基板をフッ酸で処理して、前記穴およびその周囲のSOI層の下の前記埋め込み酸化膜層をエッチング除去するフッ酸処理工程を行い、前記埋め込み酸化膜層が除去されて前記支持基板と接触した前記SOI層の表面の拡がり抵抗を測定することを特徴とするSOI層の拡がり抵抗測定方法を提供する(請求項3)。 Next, as a second method of measuring the spread resistance of the present invention, a method for measuring the spread resistance of an SOI layer, which is a support substrate, an SOI layer, and an embedding formed between the support substrate and the SOI layer. An SOI substrate having an oxide film layer is subjected to a hole forming step of forming a hole extending at least from the surface side of the SOI layer to the buried oxide film layer, the SOI substrate is treated with hydrofluoric acid, and the holes and the holes Performing a hydrofluoric acid treatment step of etching away the buried oxide layer under the surrounding SOI layer, and measuring the spreading resistance of the surface of the SOI layer in contact with the support substrate after the buried oxide layer is removed An SOI layer spreading resistance measuring method is provided (claim 3).
このように、SOI基板に少なくとも埋め込み酸化膜層まで通ずる穴をSOI層の表面側から形成して、フッ酸で処理をした後に、SOI層の表面の拡がり抵抗測定を行えば、この穴およびその周囲のSOI層の下に形成されている埋め込み酸化膜層はフッ酸によりエッチング除去されているので、この穴の周囲のSOI層は、その下の支持基板に接触した状態であり、埋め込み酸化膜層からの影響を受けないため、このSOI層の本来有する拡がり抵抗値を測定することができる。 In this way, if a hole extending to at least the buried oxide film layer is formed in the SOI substrate from the surface side of the SOI layer and treated with hydrofluoric acid and then the resistance of the surface of the SOI layer is measured, Since the buried oxide film layer formed under the surrounding SOI layer is etched away by hydrofluoric acid, the SOI layer around the hole is in contact with the support substrate thereunder, and the buried oxide film Since it is not affected by the layer, the spreading resistance value inherent to the SOI layer can be measured.
また、前記穴形成工程において、前記SOI層の表面にレーザー光を照射することにより、またはサンドブラストを施すことにより前記穴を形成することが望ましい(請求項4)。 In the hole forming step, it is desirable to form the hole by irradiating the surface of the SOI layer with laser light or by performing sandblasting.
SOI層への穴の形成は、例えばダイヤモンドペンで人為的にSOI層の表面を傷つけることにより行うこともできる。しかしこの場合、穴の大きさや形成位置を制御することが難しい。そこで、穴形成工程はSOI層の表面に、その制御が可能であるレーザー光の照射により行うことが望ましい。
アングルラップ工程の後で穴を形成する場合、SOI層のアングルラップ面とSOI層表面との境界の近傍にのみ穴を形成すればよく、穴を形成すべき位置が特定されるので、例えばレーザー照射のように個々の穴の形成に長時間を要する場合、全体として穴の形成時間を短縮することができる。
Formation of a hole in the SOI layer can also be performed by, for example, artificially damaging the surface of the SOI layer with a diamond pen. However, in this case, it is difficult to control the size and position of the hole. Therefore, it is desirable to perform the hole forming step by irradiating the surface of the SOI layer with laser light that can be controlled.
When forming a hole after the angle wrap process, it is only necessary to form a hole near the boundary between the angle wrap surface of the SOI layer and the surface of the SOI layer, and the position where the hole is to be formed is specified. When it takes a long time to form individual holes as in irradiation, the hole formation time can be shortened as a whole.
また、少なくとも埋め込み酸化膜層まで通ずる穴をSOI層の表面側から形成する穴形成工程が、切り出し工程の前などアングルラップ工程の前に行なわれる場合、アングルラップ面とSOI層の界面を予め特定することは困難であるので、アングルラップ工程の後で穴を形成する場合に比べて、より多くの穴を形成する必要がある。
また、SOI層の表面を拡がり抵抗測定する場合も、その測定領域全体のSOI層の下に形成されている埋め込み酸化膜層を予め除去するために、多くの穴を形成する必要がある。
これらの場合に、レーザー光の照射で穴の形成を行なうことも可能であるが、穴を形成すべきSOI層の面積が広い場合は、サンプル1枚当たりに必要なレーザー光のトータル照射時間が長くなってしまう。そこで、SOI層の表面にサンドブラスト処理を施すことにより、広い領域に一度に穴を形成することができ、穴の形成時間を短縮することができる。
In addition, when the hole forming process for forming at least the hole leading to the buried oxide film layer from the surface side of the SOI layer is performed before the angle wrap process such as before the cutting process, the interface between the angle wrap surface and the SOI layer is specified in advance. Since it is difficult to do so, more holes need to be formed compared to forming holes after the angle wrapping process.
Also, when the resistance is measured by spreading the surface of the SOI layer, it is necessary to form many holes in order to previously remove the buried oxide film layer formed under the SOI layer in the entire measurement region.
In these cases, it is possible to form a hole by laser beam irradiation. However, when the area of the SOI layer where the hole is to be formed is large, the total laser beam irradiation time required for one sample is required. It will be long. Therefore, by subjecting the surface of the SOI layer to sandblasting, holes can be formed at once in a wide area, and the time for forming holes can be shortened.
また、前記穴形成工程において、前記SOI層の表面にサンドブラストを施し、その後選択エッチングを施すことにより前記穴を形成することが望ましい(請求項5)。 In the hole forming step, it is desirable to form the hole by performing sand blasting on the surface of the SOI layer and then performing selective etching.
SOI層が比較的厚いなどの理由によりサンドブラストでSOI層に穴が形成し難い場合には、サンドブラストを施した後に、さらに選択エッチングを施すことにより穴を形成することができる。サンドブラストを施すと、SOI層には深さ方向にダメージ領域が形成されるので、選択エッチングを施すことにより、ダメージ領域を選択的にエッチング除去して穴を形成することができる。 In the case where it is difficult to form a hole in the SOI layer by sandblasting because the SOI layer is relatively thick, the hole can be formed by further selective etching after the sandblasting. When sandblasting is performed, a damaged region is formed in the depth direction in the SOI layer. Therefore, by performing selective etching, the damaged region can be selectively removed by etching to form a hole.
そして、支持基板と、SOI層と、該支持基板と該SOI層との間に形成されている埋め込み酸化膜層とを有するSOIチップであって、少なくとも、前記SOIチップはSOI基板から切り出されたものであり、該SOIチップの端部に拡がり抵抗測定のためのアングルラップ面が形成されており、該アングルラップ面を構成する部分の前記SOI層の下の前記埋め込み酸化膜層が欠如しており、前記アングルラップ面を構成する部分の前記SOI層と前記支持基板が接触しているものであることを特徴とするSOIチップを提供する(請求項6)。 An SOI chip having a support substrate, an SOI layer, and a buried oxide film layer formed between the support substrate and the SOI layer, wherein at least the SOI chip is cut out from the SOI substrate And an angle wrap surface for measuring resistance is formed at the end of the SOI chip , and the buried oxide film layer under the SOI layer in the portion constituting the angle wrap surface is lacking. In addition, an SOI chip is provided in which the SOI layer of the portion constituting the angle wrap surface and the support substrate are in contact with each other (claim 6).
本発明のSOIチップでは、アングルラップ面を構成する部分の前記SOI層の下の酸化膜層が欠如しており、そのアングルラップ面を構成する部分のSOI層は、その下の支持基板に接触した状態であり、埋め込み酸化膜層からの影響を受けないため、このSOI層の本来有する深さ方向の拡がり抵抗値を測定することができる。 In the SOI chip of the present invention, the oxide film layer under the SOI layer in the portion constituting the angle wrap surface is absent, and the SOI layer in the portion constituting the angle wrap surface is in contact with the support substrate therebelow. In this state, since it is not affected by the buried oxide film layer, the spread resistance value in the depth direction inherent to this SOI layer can be measured.
このとき、前記アングルラップ面に近接する前記SOI層の表面に、前記支持基板の表面まで通ずる穴が形成されていることが望ましい(請求項7)。 At this time, it is desirable that a hole is formed in the surface of the SOI layer adjacent to the angle wrap surface so as to communicate with the surface of the support substrate.
このように、アングルラップ面に近接するSOI層の表面に支持基板の表面まで通ずる穴が形成されていれば、前記アングルラップ面を構成する部分のSOI層は、その下の酸化膜層が確実に欠如しており、支持基板と接触した状態であり、埋め込み酸化膜層からの影響を受けないため、より精度よく、このSOI層の本来有する拡がり抵抗値を測定することができる。 As described above, if a hole is formed on the surface of the SOI layer adjacent to the angle wrap surface so as to reach the surface of the support substrate, the oxide layer below the portion of the SOI layer constituting the angle wrap surface is surely formed. Therefore, it is in a state where it is in contact with the supporting substrate and is not affected by the buried oxide film layer, so that the spread resistance value inherent to the SOI layer can be measured with higher accuracy.
次に、支持基板と、SOI層と、該支持基板と該SOI層との間に形成されている埋め込み酸化膜層とを有するSOI基板であって、前記SOI層の表面に少なくとも前記埋め込み酸化膜層まで通ずる穴が形成されており、該穴およびその周囲を構成する前記SOI層の下の前記埋め込み酸化膜層が欠如しており、前記穴の周囲を構成する前記SOI層と前記支持基板が接触しているものであることを特徴とするSOI基板を提供する。 Next, an SOI substrate having a support substrate, an SOI layer, and a buried oxide film layer formed between the support substrate and the SOI layer, at least the buried oxide film on the surface of the SOI layer A hole extending to the layer is formed, the buried oxide film layer under the SOI layer forming the hole and the periphery thereof is absent, and the SOI layer and the supporting substrate forming the periphery of the hole are it is those which are in contact that provides an SOI substrate according to claim.
本発明のSOI基板では、前記穴およびその周囲を構成するSOI層の下の埋め込み酸化膜層が欠如しており、この穴の周囲を構成するSOI層は、その下の支持基板に接触した状態であり、埋め込み酸化膜層からの影響を受けないため、このSOI層の表面が本来有する拡がり抵抗値を測定することができる。 In the SOI substrate of the present invention, the buried oxide film layer under the SOI layer constituting the hole and the periphery thereof is absent, and the SOI layer constituting the periphery of the hole is in contact with the support substrate under the hole. Thus, since it is not affected by the buried oxide film layer, the spreading resistance value inherent to the surface of the SOI layer can be measured.
さらに、前記穴が、レーザー光の照射またはサンドブラスト加工により形成されたものであることが望ましい(請求項8)。 Further, the hole is desirably one which is formed by irradiation or sandblasting of the laser beam (claim 8).
このように、レーザー光の照射により形成されたものであれば、穴の大きさや形成位置が制御されているため、正確に所望の穴が設けられたSOIチップ、またはSOI基板となる。
また、サンドブラストを施すことにより穴を形成されたものであれば、穴を形成すべき面積が広範囲である場合においても一度に穴を均一に形成することが可能であり、短時間で広範囲に多数の穴が均一に形成されたSOIチップ、またはSOI基板となる。
Thus, if it is formed by laser light irradiation, since the size and position of the hole are controlled, the SOI chip or the SOI substrate provided with a desired hole accurately is obtained.
Also, if holes are formed by sandblasting, holes can be formed uniformly at a time even when the area where holes should be formed is wide, and many holes can be formed in a wide range in a short time. This is an SOI chip or an SOI substrate in which the holes are uniformly formed.
そして、前記穴が、サンドブラスト加工と選択エッチングにより形成されたものであることが望ましい(請求項9)。 The hole is preferably formed by sandblasting and selective etching (claim 9) .
SOI層が比較的厚いなどの理由によりサンドブラストでSOI層に穴が形成し難い場合には、サンドブラストを施した後に、さらに選択エッチングを施すことにより穴を形成することができる。サンドブラストを施すと、SOI層には深さ方向にダメージ領域が形成されるので、選択エッチングを施すことにより、ダメージ領域を選択的にエッチング除去して穴を形成することができる。こうして、SOI層が厚くても広範囲に多数の穴が均一に形成されたSOIチップ、またはSOI基板となる。 In the case where it is difficult to form a hole in the SOI layer by sandblasting because the SOI layer is relatively thick, the hole can be formed by further selective etching after the sandblasting. When sandblasting is performed, a damaged region is formed in the depth direction in the SOI layer. Therefore, by performing selective etching, the damaged region can be selectively removed by etching to form a hole. Thus, an SOI chip or an SOI substrate in which a large number of holes are uniformly formed in a wide range even if the SOI layer is thick is obtained.
本発明のように、SOI層の拡がり抵抗測定方法として、SOI基板からSOIチップを切り出して、その端部にアングルラップを行い、フッ酸で処理をした後にSOI層の拡がり抵抗測定を行えば、または、SOI基板に少なくとも埋め込み酸化膜層まで通ずる穴をSOI層の表面側から形成して、フッ酸で処理をした後にSOI層の拡がり抵抗測定を行えば、アングルラップ工程で露出したSOI層、または、穴およびその周囲を構成するSOI層の下の埋め込み酸化膜層はエッチング除去されて、露出した部分のSOI層、または、穴およびその周囲のSOI層は、その下の支持基板に接触した状態になり、埋め込み酸化膜層からの影響を受けなくなるため、このSOI層の本来有する拡がり抵抗値を測定することができる。
さらに、本発明である、支持基板とSOI層と該支持基板と該SOI層の間に形成された埋め込み酸化膜層を有し、少なくとも端部にアングルラップ面が形成されており、アングルラップ面を構成する部分のSOI層の下の埋め込み酸化膜層が欠如しており、アングルラップ面を構成する部分のSOI層と支持基板が接触しているSOIチップ、および、支持基板とSOI層と該支持基板と該SOI層の間に形成された埋め込み酸化膜層を有し、SOI層の表面に少なくとも埋め込み酸化膜層まで通ずる穴が形成されており、該穴およびその周囲を構成するSOI層の下の埋め込み酸化膜層が欠如しており、該穴の周囲を構成するSOI層と支持基板が接触しているSOI基板であれば、SOI層の本来有する拡がり抵抗値を測定することができる。
そして、これらの結果、微少なSOI基板のボロン汚染やn型反転層形成であっても、本発明の拡がり抵抗測定方法で検知することが可能となる。
As in the present invention, as a method for measuring the spreading resistance of the SOI layer, if the SOI chip is cut out from the SOI substrate, angle wrapping is performed on the end portion, and processing with hydrofluoric acid is performed, then the spreading resistance measurement of the SOI layer is performed. Alternatively, if the SOI substrate is exposed from the angle wrap process by forming a hole in the SOI substrate at least from the surface of the SOI layer from the surface side of the SOI layer and measuring the SOI layer spreading resistance after treatment with hydrofluoric acid, Alternatively, the buried oxide layer under the SOI layer constituting the hole and the surrounding area thereof is etched away, and the exposed SOI layer or the SOI layer around the hole and the surrounding SOI layer is in contact with the underlying support substrate. Since this is in a state and is not affected by the buried oxide film layer, the spreading resistance value inherent to this SOI layer can be measured.
Further, the present invention has a support substrate, an SOI layer, a buried oxide film layer formed between the support substrate and the SOI layer, and an angle wrap surface is formed at least at an end portion. A buried oxide film layer below the SOI layer of the portion constituting the SOI layer, the SOI chip in which the SOI layer of the portion constituting the angle wrap surface and the support substrate are in contact, and the support substrate, the SOI layer, and the There is a buried oxide film layer formed between the support substrate and the SOI layer, and a hole is formed on the surface of the SOI layer so as to reach at least the buried oxide film layer. If the SOI substrate in which the lower buried oxide film layer is lacking and the SOI layer constituting the periphery of the hole is in contact with the support substrate, the spreading resistance value inherent to the SOI layer can be measured. Kill.
As a result, even the slight contamination of boron on the SOI substrate and the formation of the n-type inversion layer can be detected by the spread resistance measuring method of the present invention.
以下では、本発明の実施の形態について説明するが、本発明はこれに限定されるものではない。
シリコン単結晶の深さ方向の不純物濃度分布は、拡がり抵抗測定方法を用いれば測定することができる。しかしながらSOI基板の場合、埋め込み酸化膜層の影響でSOI層の拡がり抵抗測定値が非常に高くなってしまう問題がある。
そして、SOI基板のボロン汚染やn型反転層形成が高濃度に発生しない限り、それらをSR測定で検知することは困難である。
Hereinafter, embodiments of the present invention will be described, but the present invention is not limited thereto.
The impurity concentration distribution in the depth direction of the silicon single crystal can be measured by using a spread resistance measuring method. However, in the case of an SOI substrate, there is a problem that the measured resistance value of the spread of the SOI layer becomes very high due to the influence of the buried oxide film layer.
And unless boron contamination of the SOI substrate and n-type inversion layer formation occur at a high concentration, it is difficult to detect them by SR measurement.
SOI層の拡がり抵抗測定値が非常に高くなるのは、埋め込み酸化膜層に形成される固定電荷が原因であると考えられる。例えばSOI層がp型のシリコン単結晶で構成される場合、埋め込み酸化膜層中に形成される正電荷に起因して、p型SOI層の埋め込み酸化膜層との界面に負電荷が誘起されるため、p型SOI層中に空乏層が広がる。例えば、貼り合わせる前の支持基板とSOI層となる基板の抵抗率が共に約10Ω・cmの場合、空乏層は、埋め込み酸化膜層との界面からp型SOI層中に1μm程度広がる。その結果、SOI層の拡がり抵抗測定値は、埋め込み酸化膜層の値と殆ど区別できないほどに高抵抗となる。 It is considered that the reason why the measured value of the spreading resistance of the SOI layer becomes very high is due to fixed charges formed in the buried oxide film layer. For example, when the SOI layer is composed of a p-type silicon single crystal, a negative charge is induced at the interface between the p-type SOI layer and the buried oxide film layer due to the positive charge formed in the buried oxide film layer. Therefore, a depletion layer spreads in the p-type SOI layer. For example, when the resistivity of the supporting substrate before bonding and the substrate to be the SOI layer are both about 10 Ω · cm, the depletion layer extends from the interface with the buried oxide film layer to about 1 μm in the p-type SOI layer. As a result, the measured resistance value of the SOI layer becomes so high that it is almost indistinguishable from the value of the buried oxide film layer.
そこで本発明者は、SOI層の拡がり抵抗測定方法として、SOI基板からSOIチップを切り出して、その端部にアングルラップを行い、フッ酸で処理をした後にSOI層の拡がり抵抗測定を行う方法、または、SOI基板に少なくとも埋め込み酸化膜層まで通ずる穴をSOI層の表面側から形成して、フッ酸で処理をした後にSOI層の拡がり抵抗測定を行う方法を考え出した。
このような測定方法では、アングルラップ工程で露出した埋め込み酸化膜層、または、穴およびその周囲を構成するSOI層の下の埋め込み酸化膜層はエッチング除去されて、アングルラップ工程で露出したSOI層、または、穴およびその周囲を構成するSOI層は、その下の支持基板に接触した状態になり、埋め込み酸化膜層からの影響を受け難くなるため、このSOI層の本来有する拡がり抵抗値を測定することができることを見出し、本発明を完成させた。
Therefore, the present inventor, as a method for measuring the spreading resistance of the SOI layer, a method of measuring the spreading resistance of the SOI layer after cutting the SOI chip from the SOI substrate, performing an angle wrap at the end, treating with hydrofluoric acid, Alternatively, a method has been devised in which a hole extending to at least the buried oxide film layer in the SOI substrate is formed from the surface side of the SOI layer, and the resistance of the SOI layer is measured after treatment with hydrofluoric acid.
In such a measuring method, the buried oxide film layer exposed in the angle wrap process or the buried oxide film layer under the SOI layer constituting the hole and its periphery is removed by etching, and the SOI layer exposed in the angle wrap process is exposed. Alternatively, the SOI layer constituting the hole and its periphery is in contact with the underlying support substrate and is less susceptible to the influence of the buried oxide film layer, so the inherent spreading resistance value of this SOI layer is measured. The present invention has been completed.
以下では、本発明の実施の形態について図を用いて説明する。
図1は、本発明の第1の実施形態のSOI層の拡がり抵抗の測定方法を示す概略工程図である。
まず、支持基板1とSOI層3と、該支持基板1と該SOI層3との間に形成された埋め込み酸化膜層2とを有するSOI基板100(図1(a))を劈開し、SOIチップ110を切り出す(切り出し工程:図1(b))。
次に、所定の角度を有する治具に貼り付けたSOIチップ110の端部をダイヤモンドペーストを用いてアングルラップし、SOI層3と埋め込み酸化膜層(BOX層)2と支持基板1とを表面(アングルラップ面10)に露出させる(アングルラップ工程:図1(c))。以下、表面に露出したSOI層3とBOX層2と支持基板1の面を、それぞれ、SOIラップ面13、BOXラップ面12、基板ラップ面11と呼ぶ。これらは、アングルラップ面10を構成する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a schematic process diagram showing a method for measuring the spreading resistance of an SOI layer according to the first embodiment of the present invention.
First, the SOI substrate 100 (FIG. 1A) having the support substrate 1, the
Next, the end portion of the
さらに、SOI層3の表面とアングルラップ面10との境界14近傍に、例えばSOI層3の表面側からレーザー光を照射し、少なくともBOX層2まで通ずる穴21を複数形成する(穴形成工程:図1(d))。このような穴がない場合、BOX層2は支持基板1とSOI層3に挟まれているため、フッ酸はBOX層2をBOXラップ面12側からしかエッチングすることができず、50μm程度しか除去できない。そのため、フッ酸処理工程でSOIラップ面10の下に形成されたBOX層2を確実に除去するために、穴21を形成するのが望ましい。
穴形成工程は、必要に応じて、切り出し工程(図1(b))の前に行なっても良い。ただしこの場合、境界14の位置が予め特定できないので、穴21の形成を広範囲にしておく必要がある。例えば、SOI層の表面にサンドブラスト処理を施すことにより、広い領域に一度に穴を均一に形成することができる。
Further, near the
You may perform a hole formation process before a cutting-out process (FIG.1 (b)) as needed. However, in this case, since the position of the
続いて、SOIチップ110をフッ酸で処理し、アングルラップ工程で露出したSOI層3(SOIラップ面13)の下に形成されているBOX層2の一部をエッチング除去する(フッ酸処理工程:図1(e))。この時フッ酸は、BOXラップ面12の側と穴21の側とからBOX層2をエッチングし、SOIラップ面13と穴21およびその周囲を構成するSOI層3の下に位置するBOX層2を除去する。この結果、SOIラップ面13の領域のSOI層は支持基板1に接触し、SOI層3の表面側から形成された、少なくともBOX層2まで通ずる穴21は、自ずから支持基板1の表面まで通じるようになる。
このようにして、本発明である、支持基板とSOI層と該支持基板と該SOI層の間に形成されたBOX層を有し、少なくとも端部にアングルラップ面が形成されており、アングルラップ面を構成する部分のSOI層の下のBOX層が欠如しており、アングルラップ面を構成する部分のSOI層と支持基板が接触しているSOIチップを得ることができる。
Subsequently, the
In this way, the present invention has a support substrate, an SOI layer, a BOX layer formed between the support substrate and the SOI layer, and an angle wrap surface is formed at least at an end portion. The BOX layer below the SOI layer in the portion constituting the surface is lacking, and an SOI chip in which the SOI layer in the portion constituting the angle wrap surface and the support substrate are in contact can be obtained.
最後に、SOIチップのアングルラップされた部分(SOIラップ面13と基板ラップ面11)を拡がり抵抗測定装置の二探針1000を用いて測定する(拡がり抵抗測定工程:図1(f))。
この拡がり抵抗測定方法を用いてSOIチップ110のアングルラップ面10を測定すると、SOIラップ面13と穴21およびその周囲を構成するSOI層3の下にはBOX層2がないので、BOX層2中の固定電荷の影響を受けることがなく、BOX層2との界面からSOI層3中に広がっていた空乏層が消失していて、SOIラップ面13の本来の拡がり抵抗値を得ることができる。従って、SOI層の深さ方向の抵抗分布をより正確に測定することができる。
Finally, the angle-wrapped portion (
When the angle wrap
図2は、本発明の第2の実施形態のSOI層の拡がり抵抗の測定方法を示す概略工程図である。
まず、支持基板1’とSOI層3’と、該支持基板1’と該SOI層3’との間に形成された埋め込み酸化膜層2’を有するSOI基板100’(図2(a))に、少なくともBOX層2’まで通ずる穴221をSOI層3’の表面側から形成する(穴形成工程:図2(b))。
FIG. 2 is a schematic process diagram showing a method for measuring the spreading resistance of the SOI layer according to the second embodiment of the present invention.
First, an
穴221は、拡がり抵抗を測定しようとする領域およびその近傍にのみ形成してもよいし、SOI層3’の表面全体に形成してもよい。
穴221を拡がり抵抗の測定領域およびその近傍にのみ形成する場合は、穴221の形成位置を正確に制御可能なレーザー光を、SOI層3’の表面に照射することにより行うことが好ましい。
穴221をSOI層3’の表面全体あるいは広範囲に形成する場合は、SOI層3’の広範囲に一時に微小な穴を形成することのできるサンドブラストを、SOI層3’の表面に施すことにより行うことが好ましい。ただし、SOI層3’が比較的厚い場合は、BOX層2’まで通ずる穴221を形成することが難しいので、サンドブラストを施した後にさらに、例えばフッ酸/硝酸/酢酸/水の混合溶液を用いて選択エッチングを施すことにより、穴221を形成してもよい。
The
When the
In the case where the
続いて、SOI基板100’をフッ酸で処理し、穴221およびその周囲を構成するSOI層3’の下に位置するBOX層2’を除去する(フッ酸処理工程:図2(c))。サンドブラストにより穴221を形成する場合、穴221がほぼ均一に密集して形成されることより、均一にエッチング処理することができるため、BOX層2’をエッチング残りなく完全に除去することができ、また、穴を形成しなかった部分では所望の厚さでBOX層2’を残存させることができる。
このようにして、本発明である、支持基板とSOI層と該支持基板と該SOI層の間に形成されたBOX層を有し、少なくとも、SOI層の表面に少なくともBOX層まで通ずる穴が形成されており、該穴およびその周囲のSOI層の部分の下のBOX層が欠如しており、該穴の周囲を構成するSOI層と支持基板が接触しているSOI基板を得ることができる。
Subsequently, the
In this manner, the support substrate, the SOI layer, and the BOX layer formed between the support substrate and the SOI layer according to the present invention are formed, and at least a hole leading to at least the BOX layer is formed on the surface of the SOI layer. In this case, the BOX layer under the hole and the portion of the SOI layer surrounding the hole is lacking, and an SOI substrate in which the SOI layer and the supporting substrate that form the periphery of the hole are in contact can be obtained.
最後に、BOX層2’が除去された位置のSOI層3’の表面を、拡がり抵抗測定装置の二探針1000’を用いて測定する(拡がり抵抗測定工程:図2(d))。
この拡がり抵抗測定方法を用いてSOI基板100’の表面を測定すると、SOI層3’の下ではBOX層2’が欠如しており、BOX層2’の固定電荷の影響を受けることがなく、BOX層2’との界面からSOI層3’中に広がっていた空乏層が消失しており、SOI層3’の表面が本来有する拡がり抵抗値を得ることができる。
Finally, the surface of the
When the surface of the
以下に本発明の実施例および比較例をあげてさらに具体的に説明するが、本発明はこれに限定されるものではない。
(実施例1、比較例1、2)
抵抗率9〜18Ω・cmのp型支持基板1と、抵抗率9〜18Ω・cm、厚さ90nmのp型SOI層3とが、厚さ145nmのBOX層2を挟んで貼り合わされたSOI基板100を劈開し、SOIチップ110を切り出した。次に角度0°17’の治具に貼り付けたSOIチップ110の端部をダイヤモンドペーストを用いてアングルラップした。
まず、このSOIチップ110のアングルラップ面10を、拡がり抵抗測定装置の二探針を用いて測定する(比較例1)。
続いて、SOI層3の表面とアングルラップ面10との境界近傍に、SOI層3の表面側から20μm間隔でレーザー光を照射して、少なくともBOX層2まで通ずる穴21をSOIチップ110の幅方向に複数形成した。
最後に、このSOIチップ110を濃度10%以上50%以下のフッ酸で処理した。なお、濃度50%のフッ酸は通常入手可能な最も高い濃度である。フッ酸濃度が10%よりも低くなると、アングルラップ面の表面に露出したBOX層2はエッチング除去されるものの、SOI層3の下に形成されているBOX層2をエッチング除去するには長時間が必要となるので、好ましくない。
このようにして準備したSOIチップ110の、フッ酸エッチング処理によりBOX層2が除去されて支持基板1と接触しているSOI層3のアングルラップされた部分(SOIラップ面13と基板ラップ面11)を、拡がり抵抗測定装置の二探針を用いて測定する(実施例1)。
また、実施例1と同条件でSOIチップを用意して穴形成工程まで行い、フッ酸処理工程において、濃度5%のフッ酸で処理をして、アングルラップ面を拡がり抵抗測定装置の二探針を用いて測定する(比較例2)。
Hereinafter, the present invention will be described more specifically with reference to examples and comparative examples, but the present invention is not limited thereto.
(Example 1, Comparative Examples 1 and 2)
An SOI substrate in which a p-type support substrate 1 having a resistivity of 9 to 18 Ω · cm and a p-
First, the angle wrap
Subsequently, near the boundary between the surface of the
Finally, the
The
In addition, an SOI chip was prepared under the same conditions as in Example 1, and the hole formation process was performed. In the hydrofluoric acid treatment process, treatment was performed with hydrofluoric acid at a concentration of 5% to expand the angle wrap surface and to detect two resistance measuring devices. Measurement is performed using a needle (Comparative Example 2).
実施例1における拡がり抵抗の測定結果を図3に示す。
実施例1では、SOI層3の抵抗率は、表面の約70Ω・cmから支持基板1との界面近傍の約200Ω・cmまで、深さ方向に抵抗率が次第に高くなっている。これはSOI基板100が形成される際に、BOX層2との界面でキャリアがSOI層3からBOX層2へ吸い取られるために発現するものと考えられる。この拡がり抵抗測定値は、BOX層2の影響を受けている場合(比較例1)に比べて十分低い値であり、BOX層2の影響を殆ど受けていないことが判る。
The measurement result of the spreading resistance in Example 1 is shown in FIG.
In Example 1, the resistivity of the
比較例1では、SOI層3の抵抗率は、表面からBOX層2の界面近傍まで10000Ω・cmを超える高抵抗率を示した。これより、SOI層3の下に形成されているBOX層2からの影響を強く受けていることが判る。
なお、比較例2における拡がり抵抗の測定結果を図4に示す。
比較例2では、SOI層3の抵抗率は、表面から支持基板1との界面近傍まで約10000Ω・cmという高抵抗率を示した。比較例1と比べてその値は小さいものの、実施例1と比べると高い値を示しており、濃度5%のフッ酸ではSOIラップ面13下のBOX層2を十分にエッチング除去することができず、SOI層3の下に残存したBOX層2からの影響を受けていることが判る。
In Comparative Example 1, the resistivity of the
In addition, the measurement result of the spreading resistance in the comparative example 2 is shown in FIG.
In Comparative Example 2, the resistivity of the
(実施例2、比較例3)
抵抗率9〜18Ω・cmのp型支持基板と、抵抗率9〜18Ω・cm、厚さ20nmのp型SOI層とが、厚さ145nmのBOX層を挟んで貼り合わされたSOI基板を用意する。
まず、このSOI基板の表面から10箇所を選び、拡がり抵抗測定装置の二探針を用いて測定する(比較例3)。
次に、SOI層の表面側からサンドブラスト加工を施し、少なくともBOX層まで通ずる穴をSOI基板の一部領域に複数形成する。
そして、SOI基板を濃度10%以上50%以下のフッ酸で処理する。
このようにして準備したSOI基板の、フッ酸エッチング処理によりBOX層が除去されて支持基板と接触しているSOI層の部分の表面から10箇所を選び、拡がり抵抗測定装置の二探針を用いて測定する(実施例2)。
(Example 2, Comparative Example 3)
An SOI substrate is prepared in which a p-type support substrate having a resistivity of 9 to 18 Ω · cm and a p-type SOI layer having a resistivity of 9 to 18 Ω · cm and a thickness of 20 nm are bonded to each other with a BOX layer having a thickness of 145 nm interposed therebetween. .
First, ten locations are selected from the surface of this SOI substrate, and measurement is performed using a two-probe of a spread resistance measuring device (Comparative Example 3).
Next, sand blasting is performed from the surface side of the SOI layer, and a plurality of holes that lead to at least the BOX layer are formed in a partial region of the SOI substrate.
Then, the SOI substrate is treated with hydrofluoric acid having a concentration of 10% to 50%.
The SOI substrate prepared in this manner is removed from the surface of the portion of the SOI layer that is in contact with the support substrate after the BOX layer is removed by the hydrofluoric acid etching process, and two probes of the spread resistance measuring device are used. (Example 2).
実施例2では、いずれの箇所も拡がり抵抗測定の抵抗率は200Ω・cm以下の範囲に収まる。この拡がり抵抗測定値は、BOX層の影響を受けている場合(比較例3)に比べて十分低い値であり、BOX層の影響を殆ど受けていないことが判る。
また、比較例3では、いずれの箇所も拡がり抵抗測定の抵抗率は約10000Ω・cmという高い値を示す。この拡がり抵抗測定値は、SOI層の下に形成されているBOX層からの影響を受けていることが判る。
In Example 2, each part spreads and the resistivity of resistance measurement falls within the range of 200 Ω · cm or less. This spread resistance measurement value is sufficiently lower than that when the BOX layer is affected (Comparative Example 3), and it can be seen that the spread resistance is hardly affected by the BOX layer.
Moreover, in Comparative Example 3, any part spreads and the resistivity of the resistance measurement shows a high value of about 10,000 Ω · cm. It can be seen that this spread resistance measurement value is affected by the BOX layer formed under the SOI layer.
なお、本発明は、上記形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。 In addition, this invention is not limited to the said form. The above-described embodiment is an exemplification, and the present invention has substantially the same configuration as the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical scope of the invention.
1、1’…支持基板、 2、2’…埋め込み酸化膜層、 3、3’…SOI層、
10…アングルラップ面、 11…基板ラップ面、 12…BOXラップ面、
13…SOIラップ面、 14…SOI層の表面とSOIラップ面との境界、
21、221…穴、 100、100’…SOI基板、 110…SOIチップ
1000、1000’…拡がり抵抗測定機の二探針。
1, 1 '... support substrate, 2, 2' ... buried oxide layer, 3, 3 '... SOI layer,
10: Angle wrap surface, 11: Substrate wrap surface, 12 ... BOX wrap surface,
13 ... SOI wrap surface, 14 ... Boundary between SOI layer surface and SOI wrap surface,
21, 221... Hole, 100, 100 ′, SOI substrate, 110,
Claims (9)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004354384A JP4821948B2 (en) | 2004-12-07 | 2004-12-07 | Method for measuring spread resistance of SOI layer and SOI chip |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004354384A JP4821948B2 (en) | 2004-12-07 | 2004-12-07 | Method for measuring spread resistance of SOI layer and SOI chip |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006165262A JP2006165262A (en) | 2006-06-22 |
JP4821948B2 true JP4821948B2 (en) | 2011-11-24 |
Family
ID=36666933
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004354384A Active JP4821948B2 (en) | 2004-12-07 | 2004-12-07 | Method for measuring spread resistance of SOI layer and SOI chip |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4821948B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2985812B1 (en) * | 2012-01-16 | 2014-02-07 | Soitec Silicon On Insulator | METHOD AND DEVICE FOR TESTING SEMICONDUCTOR SUBSTRATES FOR RADIO FREQUENCY APPLICATIONS |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02238646A (en) * | 1989-03-10 | 1990-09-20 | Aisin Seiki Co Ltd | Measurement of impurities in semiconductor |
JPH05251292A (en) * | 1992-03-06 | 1993-09-28 | Nec Corp | Manufacture of semiconductor device |
JP3074662B2 (en) * | 1992-12-07 | 2000-08-07 | 信越半導体株式会社 | Method for manufacturing semiconductor device |
JPH08195483A (en) * | 1995-01-19 | 1996-07-30 | Hitachi Ltd | Soi substrate, and its manufacture |
JPH10233376A (en) * | 1997-02-20 | 1998-09-02 | Nec Corp | Polishing |
JP3846657B2 (en) * | 1997-11-28 | 2006-11-15 | 株式会社Sumco | Bonded substrate and manufacturing method thereof |
JP3887973B2 (en) * | 1998-10-16 | 2007-02-28 | 信越半導体株式会社 | Manufacturing method of SOI wafer and SOI wafer |
JP2002286758A (en) * | 2001-03-28 | 2002-10-03 | Yamaha Corp | Probe unit and its manufacturing method |
JP2003224247A (en) * | 2002-01-29 | 2003-08-08 | Shin Etsu Handotai Co Ltd | Soi wafer and its manufacturing method |
-
2004
- 2004-12-07 JP JP2004354384A patent/JP4821948B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2006165262A (en) | 2006-06-22 |
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