JP2010080769A - Method of manufacturing semiconductor device - Google Patents
Method of manufacturing semiconductor device Download PDFInfo
- Publication number
- JP2010080769A JP2010080769A JP2008248868A JP2008248868A JP2010080769A JP 2010080769 A JP2010080769 A JP 2010080769A JP 2008248868 A JP2008248868 A JP 2008248868A JP 2008248868 A JP2008248868 A JP 2008248868A JP 2010080769 A JP2010080769 A JP 2010080769A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- chips
- semiconductor wafer
- etching
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10156—Shape being other than a cuboid at the periphery
Landscapes
- Drying Of Semiconductors (AREA)
- Dicing (AREA)
Abstract
Description
本発明は、半導体装置の製造方法に関し、特に、半導体ウエハ上の複数のチップ間の領域に、ドライエッチングにより溝を形成するエッチング工程を含む半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device including an etching step of forming a groove by dry etching in a region between a plurality of chips on a semiconductor wafer.
従来から、半導体ウエハ上に形成された複数のチップを分離する技術として、ダイシングブレードを用いて複数のチップ間のスクライブ領域を切断し、個々のチップに分割する技術が知られている。 2. Description of the Related Art Conventionally, as a technique for separating a plurality of chips formed on a semiconductor wafer, a technique for cutting a scribe region between a plurality of chips using a dicing blade and dividing the chip into individual chips is known.
しかしながら、ダイシングブレードを用いたダイシングでは、ダイシングに必要なチップとチップの距離を確保する必要があり、この距離を確保するため、半導体ウエハからのチップの取れ数が少なくなるという問題があった。また、ダイシングの際にチップに衝撃を与えてしまい、チップにクラックが入り易いという問題があった。 However, in the dicing using the dicing blade, it is necessary to secure the distance between the chips necessary for dicing, and in order to secure this distance, there is a problem that the number of chips taken from the semiconductor wafer is reduced. Further, there is a problem that the chip is easily cracked because the chip is impacted during dicing.
かかる問題を低減する技術として、ドライエッチングにより複数のチップを個片化する技術が提案されている（例えば、特許文献１参照）。かかる技術においては、半導体ウエハのチップ領域形成面にレジスト膜を塗布し、フォトリソグラフィ技術を使用してレジスト膜をパターニングし、レジスト膜がチップ領域上に残るようにする。その後、半導体ウエハをドライエッチングして半導体ウエハから個片化したチップを得る。 As a technique for reducing such a problem, a technique of dividing a plurality of chips into pieces by dry etching has been proposed (see, for example, Patent Document 1). In such a technique, a resist film is applied to a chip area forming surface of a semiconductor wafer, and the resist film is patterned using a photolithography technique so that the resist film remains on the chip area. Thereafter, the semiconductor wafer is dry-etched to obtain individual chips from the semiconductor wafer.
図７は、従来のチップ分離方法の例を示した断面図である。図７（ａ）は、ダイシングブレード９０を用いたダイシングによるチップ分離方法の例を示した断面図である。図７（ａ）において、チップ３０の間のスクライブ領域１４５をダイシングブレード９０で切断するため、ダイシング領域とダイシング精度分の余裕を持った間隔が必要とされる。図７（ｂ）は、エッチングによる従来のチップ分離方法の例を示した断面図である。図７（ｂ）において、エッチングにより分離加工を行えば、ダイシングよりもチップ３０の間のスクライブ領域１４０が狭い間隔で済むことが示されている。
FIG. 7 is a cross-sectional view showing an example of a conventional chip separation method. FIG. 7A is a cross-sectional view showing an example of a chip separating method by dicing using a dicing blade 90. In FIG. 7A, since the
図８は、従来のチップ分離方法の例を示した平面図である。図８（ａ）は、ダイシングによりチップ３０の分離を行う半導体ウエハ１５０のレイアウトの例を示した図である。図８（ｂ）は、図８（ａ）に示した半導体ウエハ１５０の一部拡大図である。図８（ａ）、（ｂ）において、半導体ウエハ１５０上にチップ３０が格子状に配列されているが、チップ３０−チップ３０間のスクライブ領域１４５の距離は、ダイシング領域と加工精度を考慮して十分な距離をとっていることが示されている。一方、図８（ｃ）は、エッチングによりチップ３０の分離を行う半導体ウエハ１５０のレイアウトの例を示した図である。図８（ｃ）において、ドライエッチングを用いることにより、チップ３０間のスクライブ領域１４０の距離を狭くすることができ、同じサイズのチップ３０を１枚の半導体ウエハ１５０内に多く配置することができ、スループットを高め、コストを低減することができる。
しかしながら、上述の特許文献１に記載されたエッチングを用いたチップの分離方法を実際に行う場合に、半導体ウエハ１５０のスクライブ領域１４０にはアライメントマークやＴＥＧ（Test Element Group、試験素子群）パターンが形成されている場合が多く、これらのパターンに阻害されてエッチングが適切に行われないという問題があった。
However, when the chip separation method using etching described in Patent Document 1 described above is actually performed, an alignment mark or a TEG (Test Element Group) pattern is formed in the
図９は、スクライブ領域１４０にパターンが存在する場合の従来のエッチング工程を示した断面図である。図９（ａ）は、エッチング前のチップ３０間のスクライブ領域１４０の断面図である。図９（ａ）において、チップ３０の間のスクライブ領域１４０の上にメタルを含むパターン１２０が形成されている。図９（ｂ）は、エッチング後のチップ３０間のスクライブ領域１４０の断面図である。図９（ｂ）において、スクライブ領域１４０上に存在するパターンにドライエッチングが阻害され、パターン１２０の両側しかエッチングが行われていない。しかも接触領域が狭いため、エッチングが深掘りされず、溝が底部まで到達せずにチップ３０の分離がなされていない。このような現象は、パターン１２０にメタルパターンが含まれているときに顕著となり、実際にはチップ３０の分離が適切になされないという問題があった。
FIG. 9 is a cross-sectional view showing a conventional etching process when a pattern exists in the
そこで、本発明は、ドライエッチングを用いて、複数のチップが形成された半導体ウエハについて、適切にチップの分離を行うことができる半導体装置の製造方法を提供することを目的とする。 Therefore, an object of the present invention is to provide a method for manufacturing a semiconductor device that can appropriately separate chips from a semiconductor wafer on which a plurality of chips are formed using dry etching.
上記目的を達成するため、第１の発明に係る半導体装置の製造方法は、半導体ウエハ（５０、５０ａ）上に、アライメントマーク（２１、２１ａ）及び／又はＴＥＧパターン（２４、２４ａ）を有する所定チップ（２０、２０ａ）を含む複数のチップ（３０、３０ａ）を、該複数のチップ（３０、３０ａ）間の領域にメタルパターンを含まないように形成するチップ形成工程と、
前記複数のチップ（３０、３０ａ）上にレジストパターン（６０）を形成するレジストパターニング工程と、
前記半導体ウエハ（５０、５０ａ）をドライエッチングし、前記複数のチップ（３０、３０ａ）間の領域に溝（４１）を形成するエッチング工程と、を含むことを特徴とする。
In order to achieve the above object, a semiconductor device manufacturing method according to a first aspect of the present invention is a predetermined method having alignment marks (21, 21a) and / or TEG patterns (24, 24a) on a semiconductor wafer (50, 50a). Forming a plurality of chips (30, 30a) including the chips (20, 20a) so as not to include a metal pattern in a region between the plurality of chips (30, 30a);
A resist patterning step of forming a resist pattern (60) on the plurality of chips (30, 30a);
An etching step of dry etching the semiconductor wafer (50, 50a) to form a groove (41) in a region between the plurality of chips (30, 30a).
これにより、チップ間のいわゆるスクライブ領域にはメタルパターンを含まないようにチップを形成するので、ドライエッチングにより確実にスクライブ領域にチップ分離用の溝を形成することができる。また、ドライエッチングを利用するので、チップ間距離を狭くすることができ、１枚の半導体ウエハにより多くのチップを形成することができる。 Thereby, since the chip is formed so that the so-called scribe area between the chips does not include the metal pattern, the groove for chip separation can be surely formed in the scribe area by dry etching. Further, since dry etching is used, the distance between chips can be reduced, and many chips can be formed with one semiconductor wafer.
第２の発明は、第１の発明に係る半導体装置の製造方法において、
前記エッチング工程は、前記溝(４１)が前記半導体ウエハ（５０、５０ａ）を貫通する直前で前記ドライエッチングを終了し、
前記エッチング工程の後、個々のチップ（３０、３０ａ）に外力を与えて前記複数のチップを分離するチップ分離工程を更に有することを特徴とする。
A second invention is a method of manufacturing a semiconductor device according to the first invention.
The etching step ends the dry etching immediately before the groove (41) penetrates the semiconductor wafer (50, 50a),
The method further includes a chip separation step of separating the plurality of chips by applying an external force to the individual chips (30, 30a) after the etching step.
これにより、エッチング工程で半導体ウエハのチップ間領域が十分に薄くなるまで溝を形成し、その後、例えばチップを突き上げたり、把持して引っ張り力を与えたりすることにより、容易にチップを分離することができる。 As a result, the grooves are formed in the etching process until the inter-chip region of the semiconductor wafer becomes sufficiently thin, and then the chips can be easily separated, for example, by pushing up or holding the chip to give a pulling force. Can do.
第３の発明は、第１の発明に係る半導体装置の製造方法において、
前記エッチング工程より前に、前記半導体ウエハ（５０、５０ａ）をガラス基板（８０）上に固定する工程を更に有することを特徴とする。
A third invention is a method of manufacturing a semiconductor device according to the first invention.
The method further includes a step of fixing the semiconductor wafer (50, 50a) on the glass substrate (80) prior to the etching step.
これにより、半導体ウエハを安定した状態に保ってエッチング工程を実行でき、溝が深くなった状態でも、確実に安定してドライエッチングを継続することができる。 As a result, the etching process can be executed while keeping the semiconductor wafer in a stable state, and the dry etching can be continued stably and reliably even when the groove is deep.
第４の発明は、第３の発明に係る半導体装置の製造方法において、
前記エッチング工程は、前記溝（４１）が前記半導体ウエハ（５０、５０ａ）を貫通するまでエッチングを行うことを特徴とする。
A fourth invention is a method of manufacturing a semiconductor device according to the third invention.
In the etching step, etching is performed until the groove (41) penetrates the semiconductor wafer (50, 50a).
これにより、エッチング工程でチップの分離を行うことができ、あとはガラス基板からチップを分離することにより容易に個片化されたチップを得ることができる。 As a result, chips can be separated in the etching process, and then chips can be easily separated by separating the chips from the glass substrate.
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例に過ぎず、図示の態様に限定されるものではない。 Note that the reference numerals in the parentheses are given for easy understanding, are merely examples, and are not limited to the illustrated modes.
本発明によれば、１枚の半導体ウエハに効率的に複数のチップを配置形成し、複数のチップを確実に分離して効率的かつ確実に半導体装置を製造することができる。 According to the present invention, it is possible to efficiently and surely manufacture a semiconductor device by efficiently arranging and forming a plurality of chips on one semiconductor wafer and reliably separating the plurality of chips.
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。 The best mode for carrying out the present invention will be described below with reference to the drawings.
図１は、本発明を適用した実施例１に係る半導体装置の製造方法のチップ形成工程により形成された半導体ウエハ５０の平面構成の一例を示した図である。図１において、実施例１に係る半導体装置の製造方法のチップ形成工程により製造された半導体ウエハ５０は、複数のチップ３０を有する。半導体ウエハ５０は、位置合わせのためにオリエンテーションフラット５１が形成されていてもよい。また、オリエンテーションフラット５１の代わりに、ノッチが形成されていてもよい。
FIG. 1 is a diagram showing an example of a planar configuration of a
チップ３０は、半導体ウエハ５０上に格子状に配列されて複数形成されている。各チップ３０は、同形の長方形で形成され、複数のチップ３０が所定間隔を空けて形成されている。複数のチップ３０間の領域は、スクライブ領域４０と呼ばれ、チップ３０を個片化して分離する際に削られる領域である。よって、半導体ウエハ５０上には、チップ３０がスクライブ領域４０に周囲を囲まれて形成されていることになる。スクライブ領域４０は、図８（ｃ）で説明したのと同様に、狭い距離を有して形成されている。また、半導体ウエハ５０の外側には、チップ３０が形成されていない端部５２が含まれている。
A plurality of
チップ３０は、通常の回路パターンが形成された製品チップ１０と、アライメントマーク及び／又はＴＥＧパターンを含む所定チップ２０とを含む。
The
製品チップ１０は、所定の機能を有する回路が形成されたチップ１０であり、製造対象となるチップ１０である。本実施例中では、所定チップ２０と区別するために、製品チップ１０と呼ぶこととするが、必ずしも製品として出荷するチップ１０を意味している訳ではなく、例えば開発段階における試作品等も含んでよい。つまり、製品チップ１０は、所定の目的を実現するための動作をする回路が形成されているチップ１０であればよい。また、製品チップ１０は、その表面に、通電用の端子パッド１１が形成されていてよい。
The product chip 10 is a chip 10 on which a circuit having a predetermined function is formed, and is a chip 10 to be manufactured. In this embodiment, in order to distinguish from the
所定チップ２０は、アライメントマーク及び／又はＴＥＧパターンが形成されているチップ２０であり、半導体ウエハ５０の位置合わせや、半導体ウエハ５０の電気的特性を評価するために用いる。図１においては、所定チップ２０は、上から３段目の左右端に１つずつ計２つ形成されている。
The
アライメントマークは、半導体ウエハ５０の加工や試験の際に、半導体ウエハ５０の平面上の位置及び傾き（回転角）を認識し、これを元に半導体ウエハ５０のアライメントを行うための目印となるパターンである。また、ＴＥＧは、半導体ウエハ５０上に形成された製品チップ１０の性能を評価するために、評価試験の行い易い素子や回路を形成したパターンである。つまり、半導体ウエハ５０に形成された製品チップ１０の良否を判定するために、同じ半導体ウエハ５０上に作り込まれたＴＥＧパターンを用いて試験を行う。これにより、同じプロセスを経て半導体ウエハ５０上に形成された製品チップ１０の良否を推定することができる。このようなアライメントマーク及び／又はＴＥＧパターンは、従来は、スクライブ領域４０に形成されていた。しかしながら、アライメントマーク及び／又はＴＥＧパターンは、表面に電極パッドや反射用マークとしてメタルが形成される場合が多く、メタルが形成された部分は、ドライエッチングにより半導体ウエハ５０を削るのが困難であるという問題があった。
The alignment mark recognizes the position and inclination (rotation angle) of the
そこで、本実施例に係る半導体装置の製造方法のチップ形成工程においては、アライメントマーク及び／又はＴＥＧパターンを有する所定チップ２０を、チップ３０の一部として形成し、スクライブ領域４０にはそのようなアライメントマーク及び／又はＴＥＧパターンを形成しないこととしている。つまり、スクライブ領域４０にアライメントマーク及び／又はＴＥＧパターンを形成しない代わりに、それらの専用の領域として所定チップ２０の領域を割り当てている。図１においては、そのような特別用途の所定チップ２０を、半導体ウエハ５０上に２箇所設けている。この２箇所のチップ領域に、アライメントマークやＴＥＧパターン等の半導体装置の製造工程で必要となる補助・付加的なパターンを集約的に形成し、スクライブ領域４０にはそのような付加的パターンを設けないようにしている。
Therefore, in the chip formation step of the method for manufacturing the semiconductor device according to the present embodiment, the
図２は、本実施例に係る所定チップ２０の構成の一例を示した平面図である。図２において、所定チップ２０には、アライメントマーク２１と、ＴＥＧパターン２４とが形成されている。アライメントマーク２１は、所定チップ２０の表面に形成され、横方向用アライメントマーク２２と、縦方向用アライメントマーク２３とを備えている。例えば、横方向用アライメントマーク２２及び縦方向用アライメントマーク２３がアルミニウム等のメタルで構成されている場合には、これにレーザ光等を照射することにより、反射光から所定チップの位置及び傾きを検出することができる。つまり、横方向用アライメントマーク２２には、横方向に移動する光を照射し、強い反射光が得られた位置が横方向アライメントマーク２２の位置である。同様に、縦方向用アライメントマーク２３には、縦方向に移動する光を照射すれば、反射光強度の高い位置を縦方向用アライメントマーク２３の位置として検出することができる。
FIG. 2 is a plan view showing an example of the configuration of the
ＴＥＧパターン２４は、端子パッド２５〜２９と、回路素子としてＭＯＳ（Metal Oxide Semiconductor）トランジスタＭ１と、抵抗Ｒ１、Ｒ２とを備えている。ここで、端子パッド２５〜２９は、所定チップ２０の表面に形成されているが、回路素子のＭＯＳトランジスタＭ１と抵抗Ｒ１、Ｒ２及びこれらを接続する配線パターンは、所定チップ２０に積層構造として内部に形成されている。このような回路パターンで、例えば、端子パッド２５、２９間に端子パッド２９を接地して端子パッド２５に正電位を供給し、端子パッド２８を接地して端子パッド２７に正電位を供給すれば、ＭＯＳトランジスタＭ１のゲートに電圧が印加され、ドレイン電流が流れる。そして、例えば端子パッド２０と端子パッド２６を用いて抵抗Ｒ２の両端の電圧を測定すれば、ドレイン電流を測定できることになる。このように、ＴＥＧパターン２４では、半導体ウエハ５０の加工の良否を検査するのに適切な回路パターンを形成しておき、半導体ウエハ５０加工の良否を検査することにより、同じ半導体ウエハ５０に形成された製品チップ１０の良否を推定検査することができる。
The
本実施例に係る半導体装置の製造方法のチップ形成工程においては、アライメントマーク２１やＴＥＧパターン２４を形成する所定チップ２０を、予め複数のチップ３０の中から選択しておき、ここに製造工程上用いる付加的なパターンを形成してゆく。アライメントマーク２１やＴＥＧパターンの所定チップ２０への形成は、マスクのパターンを所定チップ２０の領域だけ他の製品チップ１０と異ならせることにより、通常のチップ形成工程の中で他の製品チップ１０と同様に同時に形成してゆくことができる。
In the chip forming process of the semiconductor device manufacturing method according to the present embodiment, the
このように、半導体装置の製造工程で必要ではあるが、製品チップ１０には不要なパターンを、予め選択した所定チップ２０に集約的に形成することにより、スクライブ領域４０にそのような付加的パターンを形成する必要性を無くすことができ、ドライエッチングが容易な、スクライブ領域４０にパターンを含まない半導体ウエハ５０を形成することができる。なお、本実施例においては、所定チップ２０に形成されている付加的パターンは、アライメントマーク２１及びＴＥＧパターン２４である場合を例に挙げて説明しているが、アライメントマーク２１又はＴＥＧパターン２４のいずれか一方を含んでいてもよいし、更に他の付加的なパターンを含んでいてもよい。また、アライメントマーク２１及びＴＥＧパターン２４は、用途に応じて種々の素子、部材及びパターンを適用することができる。
As described above, a pattern unnecessary for the product chip 10 that is necessary in the manufacturing process of the semiconductor device is collectively formed on the
なお、チップ形成工程は、通常の公知のチップ形成工程が適用されてよく、例えば、シリコン基板の上に、順次拡散層、メタル層、絶縁層等を多層配線構造として形成してよい。その際、マスク等を用いた露光、薬液等を用いたウエットエッチング、拡散層を形成するイオン注入、金属膜や絶縁膜を形成するＣＶＤ（Chemical Vapor Deposition）、金属膜を形成するめっき、金属膜を平坦化するＣＭＰ（Chemical Mechanical Polishing）、アニールやリフロー等の加熱、水や薬液による洗浄等の半導体プロセスが適宜行われてよい。 The chip forming process may be an ordinary known chip forming process. For example, a diffusion layer, a metal layer, an insulating layer, and the like may be sequentially formed on a silicon substrate as a multilayer wiring structure. At that time, exposure using a mask or the like, wet etching using a chemical solution, ion implantation for forming a diffusion layer, CVD (Chemical Vapor Deposition) for forming a metal film or insulating film, plating for forming a metal film, metal film A semiconductor process such as CMP (Chemical Mechanical Polishing) for flattening, heating such as annealing or reflow, and cleaning with water or a chemical solution may be appropriately performed.
図３は、本実施例に係る半導体装置の製造方法におけるエッチング工程におけるチップ３０間のスクライブ領域４０の断面を示した図である。図３（ａ）は、エッチング前のスクライブ領域４０の断面図である。図３（ａ）において、チップ３０の間に、スクライブ領域４０が形成されているが、スクライブ領域４０の幅、つまりチップ３０間同士の距離は、ダイシングに要する距離よりも狭く形成されている。また、スクライブ領域４０には、メタルを含むパターンが形成されておらず、メタルを含まない状態である。
FIG. 3 is a view showing a cross section of the
図３（ｂ）は、エッチング後のスクライブ領域４０の断面を示した図である。図３（ｂ）において、図９（ｂ）とは異なり、ドライエッチングの際の障害となるパターンが存在しないので、ドライエッチングの特性を活かした高精度の深掘りを行うことができる。よって、アスペクト比の高い溝を形成することができ、これによりスクライブ領域４０を除去したチップ３０の分離を行うことができる。
FIG. 3B is a view showing a cross section of the
なお、チップ３０間の領域の距離、つまりスクライブ領域４０の距離は、半導体ウエハ５０の厚さにも依存するが、例えば、５５０〔μｍ〕の深さのドライエッチングを行う場合、約４０〔μｍ〕線幅まで縮小が可能である。また、エッチング深さがもっと浅くて済む比較的薄い半導体ウエハ５０の場合には、２０〔μｍ〕以下、条件によっては１０〔μｍ〕以下とすることが可能なことが、発明者等の実験により確かめられている。比較対象となるダイシングブレード９０を用いたダイシングでは、８０〔μｍ〕前後程度、８０〜１００〔μｍ〕程度の線幅に設定されているので、チップ３０間の領域の距離を大幅に縮小し、半導体ウエハ５０上により多くのチップ３０を配列形成することが可能となる。
The distance between the
次に、図４を用いて、実施例１に係る半導体装置の製造方法のチップ形成工程以降の工程について説明する。図４は、実施例１に係る半導体装置の製造方法のチップ形成工程より後の工程を示した図である。 Next, steps after the chip formation step of the method for manufacturing the semiconductor device according to the first embodiment will be described with reference to FIG. FIG. 4 is a diagram illustrating a process after the chip forming process of the semiconductor device manufacturing method according to the first embodiment.
図４（ａ）は、チップ形成工程が終了し、複数のチップ３０が形成された半導体ウエハ５０を用意する工程を示した図である。図４（ａ）において、半導体ウエハ５０上には、複数のチップ３０が形成されており、チップ３０の間の領域には、各々スクライブ領域４０が形成されている。
FIG. 4A is a diagram illustrating a process of preparing a
図４（ｂ）は、レジストパターニング工程を示した図である。図４（ｂ）において、複数のチップ３０の上には、レジスト６０がパターニングして塗布される。レジスト６０のパターニングは、最初に、半導体ウエハ６０が回転しつつレジスト６０が半導体ウエハ５０の中心付近に滴下され、レジスト６０を半導体ウエハ５０の全体に引き延ばす。次いで、チップ３０と１対１に対応したマスクを半導体ウエハ５０上に載せ、スクライブ領域４０のみを感光する。感光は、フォトリソグラフィにより行われてよい。次いで、現像液に半導体ウエハ５０を浸漬し、感光された領域のみ、レジスト６０が剥離され、レジスト６０のパターニングが終了する。なお、レジスト６０は、ドライエッチングに適したレジスト６０が適用されてよい。このようなプロセスを経て、チップ３０の上にのみレジスト６０が形成され、パターニングが行われる。
FIG. 4B is a diagram showing a resist patterning process. In FIG. 4B, a resist 60 is patterned and applied on the plurality of
図４（ｃ）は、エッチング工程を示した図である。図４（ｃ）において、チップ３０間のスクライブ領域４０に、深く狭いアスペクト比の高い溝４１が形成されている。溝４１は、半導体ウエハ５０の総てを貫通はしておらず、残部４２を残している。
FIG. 4C is a diagram showing an etching process. In FIG. 4C, a deep and
エッチングは、反応性イオンエッチング等のドライエッチングが適用されてよい。反応性イオンエッチングは、例えば、真空排気したエッチング室に１〜１００〔Ｐａ〕台の圧力の活性ガスを導入し、高周波などのプラズマ発生手段によって室内に活性ガスプラズマを発生させ、活性ガスの分離によって生み出されるイオンとラジカルを、電極上に置かれた半導体ウエハ５０にあてることでエッチングを行うというものである。イオンによるスパッタリングと、エッチングによるガスの化学反応が同時に起こり、高い精度のエッチングを行うことができる。その際、本実施例に係る半導体装置の製造方法においては、高いアスペクト比で狭く深く溝を掘ることが要求されるので、例えば、エッチングとエッチング側壁保護を繰り返しながらエッチングを行うボッシュプロセスを利用してエッチング工程を実行してもよい。このとき、例えば、エッチングでは六フッ化硫黄ＳＦ６を用いて等方エッチングを行い、側壁保護では、テフロン（登録商標）系のガス、例えば、Ｃ４Ｆ８や、Ｃ２Ｈ２Ｆ４等のガスを用いて側壁を保護するようにしてもよい。また、エッチングの際のＳＦ６は、ガスとしては、ＳＦ６とＯ２の混合ガスや、ＳＦ６とＣｌ２の混合ガスを用いるようにしてもよい。
As the etching, dry etching such as reactive ion etching may be applied. In reactive ion etching, for example, an active gas having a pressure of 1 to 100 [Pa] is introduced into an evacuated etching chamber, and active gas plasma is generated in the chamber by a plasma generating means such as a high frequency to separate active gases. Etching is performed by hitting the
ドライエッチングは、反応性イオンエッチングに限らず、反応性のガスを用いた反応性ガスエッチングや、ビームを用いた反応性イオンビームエッチング、イオンビームエッチング又は反応性レーザービームエッチングが適用されてもよい。 Dry etching is not limited to reactive ion etching, and reactive gas etching using a reactive gas, reactive ion beam etching using a beam, ion beam etching, or reactive laser beam etching may be applied. .
このように、エッチング工程により、４０〔μｍ〕以下の狭いスクライブ領域４０であっても、チップ３０に影響を与えることなく深堀の溝４１を形成することができる。スクライブ領域４０には、メタルパターンを含む付加的なアライメントマーク２１やＴＥＧパターン２４は存在しないので、ドライエッチングを妨害する物質は存在せず、ドライエッチングの本来のエッチング能力を発揮させることができる。
As described above, the
なお、エッチング工程は、溝４１が半導体ウエハ５０を貫通するまで行うのではなく、図４（ｃ）に示すように、貫通の直前で終了し、薄い残部４２を残すようにしてもよい。半導体ウエハ５０を溝４１が貫通し、チップ３０を完全に分離してしまうと、半導体ウエハ５０が固定されていない場合には、チップ３０が分散してしまう場合がある。そのような場合には、残部４２が、外力を加えれば容易に分離可能となる程度までエッチング加工を行ってからエッチングを一旦中止し、その後のチップ３０の扱いを容易な状態に留めておいてもよい。また、残部４２を、どの位の厚さとして残すかは、半導体ウエハ５０の材質、厚さや面積、チップ３０の大きさ等により変化し得るので、用途に応じた厚さでエッチング工程を終了するようにしてよい。
Note that the etching step is not performed until the
図４（ｄ）は、レジスト除去工程を示した図である。エッチング工程においてエッチングが終了した後は、チップ３０上にパターニングされたレジスト６０を除去する。レジスト除去は、例えば、レジスト剥離液に半導体ウエハ５０を浸漬することにより行われてもよい。
FIG. 4D is a diagram showing a resist removal process. After the etching is completed in the etching process, the resist 60 patterned on the
図４（ｅ）は、チップ分離工程を示した図である。図４（ｅ）において、ピン又は針状のマウンタ７０が、チップ３０を突き上げることにより、残部４２が外力により切断され、チップ３０が分離されている。個々のチップ３０は、個片化されて半導体装置として製品化される。このように、残部４２が切断される程度の外力をチップ３０に与え、最終的なチップ分離を行うようにしてもよい。エッチング工程で十分に深堀エッチングがなされ、残部４２が十分薄くなっているので、容易に複数のチップ３０を分離することができる。その他、例えば、チップ３０を挟持して引き上げたりするような外力を加えて、チップ３０を分離してもよい。チップ分離工程は、その他、残部４２の切断や溶解等、複数のチップ３０を個々のチップ３０に分離できる手法であれば、種々の手法が適用されてよい。
FIG. 4E is a diagram showing a chip separation process. In FIG. 4 (e), a pin or needle-
このように、実施例１に係る半導体装置の製造方法によれば、工程を複雑化されることなく、半導体ウエハ５０から効率よく確実に半導体装置を製造することができる。
Thus, according to the method for manufacturing a semiconductor device according to the first embodiment, the semiconductor device can be manufactured efficiently and reliably from the
図５は、本発明を適用した実施例２に係る半導体装置の製造方法を示した図である。実施例２に係る半導体装置の製造方法は、実施例１に係る半導体装置の製造方法とは、チップ形成工程より後の工程が異なっている。チップ形成工程については、実施例１に係る半導体装置の製造方法のチップ形成工程と同様であり、半導体ウエハ５０上に、アライメントマーク２１及び／又はＴＥＧパターン２４が形成された所定チップ２０と、通常の回路パターンを有する製品チップ１０とを含んで複数のチップ３０を形成する。その際、スクライブ領域４０には、メタルパターンが含まれないようにする。その詳細の内容は、実施例１と同様であるので、その説明を省略する。
FIG. 5 is a diagram showing a method of manufacturing a semiconductor device according to the second embodiment to which the present invention is applied. The manufacturing method of the semiconductor device according to the second embodiment is different from the manufacturing method of the semiconductor device according to the first embodiment in a process after the chip forming process. The chip forming process is the same as the chip forming process of the semiconductor device manufacturing method according to the first embodiment, and the
図５（ａ）は、複数のチップ３０が、所定の間隔のスクライブ領域４０を有して形成された半導体ウエハ５０を準備する工程を示した図である。この工程は、実施例１に係る半導体装置の製造方法の図４（ａ）と同様の工程であるので、その説明を省略する。
FIG. 5A is a diagram illustrating a process of preparing a
図５（ｂ）は、半導体ウエハ５０を、ガラス基板８０上に固定する工程を示した図である。図５（ｂ）において、ガラス基板８０上に半導体ウエハ５０が載置されている。このとき、例えば、半導体ウエハ５０は、ガラス基板８０上に、ワックス等を用いて貼り付けられるようにして固定されてもよい。つまり、ガラス基板８０の上面及び／又は半導体ウエハ５０の裏面にワックスが塗布され、ワックスの吸着力により、半導体ウエハ５０はガラス基板８０上に固定される。なお、本実施例においては、半導体ウエハ５０を固定する台座としてガラス基板８０を例に挙げているが、その他、半導体ウエハ５０を安定して固定することができ、ドライエッチングを止めることができる基板であれば、他の材質が適用されてもよい。また、半導体ウエハ５０のガラス基板８０等への固定方法も、他の固定方法により実行されてもよい。
FIG. 5B is a view showing a process of fixing the
図５（ｃ）は、レジストパターニング工程を示した図である。レジストパターニング工程は、半導体ウエハ５０が、ガラス基板８０上に固定されている点以外は、実施例１に係る半導体装置の製造方法の図４（ｂ）と同様であるので、その具体的な説明は省略する。
FIG. 5C is a diagram showing a resist patterning process. The resist patterning step is the same as that in FIG. 4B of the method for manufacturing a semiconductor device according to the first embodiment, except that the
なお、半導体ウエハ５０をガラス基板８０に固定する工程は、エッチング工程の前であれば、いつでも行うことができる。従って、図５（ｃ）におけるレジストパターニング工程の後に、半導体ウエハ５０をガラス基板８０上に固定するようにしてもよい。この場合は、実施例１に係る半導体装置の製造方法の図４（ｂ）の状態を経てから、図５（ｃ）に示す状態となる。半導体ウエハ５０のガラス基板８０への固定方法は、上述の通りであってよい。
Note that the step of fixing the
図５（ｄ）は、エッチング工程を示した図である。エッチング工程においては、ドライエッチングにより、チップ３０間のスクライブ領域４０を深堀し、溝４１を形成する。ドライエッチングの具体的な内容については、実施例１に係る半導体装置の製造方法の図４（ｃ）で説明した内容と同様であり、反応性イオンエッチング、ボッシュプロセス等を利用してドライエッチングを行うようにしてよい。その具他的な内容は、図４（ｃ）の説明と同様であるので、説明を省略する。
FIG. 5D is a diagram showing an etching process. In the etching process, the
図５（ｄ）において、実施例１と異なる点は、ドライエッチングにより、スクライブ領域４０に形成する溝４１を、半導体ウエハ５０を貫通するように形成し、ガラス基板８０上でチップ３０を分割した状態にしている点である。実施例２に係る半導体装置の製造方法においては、ガラス基板８０上に半導体ウエハ５０を貼り付け固定した状態であるので、スクライブ領域４０の溝４１を貫通させてチップ３０を分離しても、チップ３０はガラス基板８０上に固定されているので、分散するおそれが無い。よって、実施例２に係る半導体装置の製造方法のエッチング工程においては、溝４１を最後まで深堀し、半導体ウエハ５０を貫通させてしまっている。
In FIG. 5D, the difference from the first embodiment is that the
このように、実施例２に係る半導体装置の製造方法によれば、エッチング工程の段階で、チップ３０の半導体ウエハ５０からの分離は完了した状態にすることができる。これにより、エッチング工程で、貫通の直前でエッチングを終了させるような細かな時間制御は不要となるとともに、エッチング工程のみでチップ３０の分離を完了させることができる。
Thus, according to the semiconductor device manufacturing method according to the second embodiment, the separation of the
図５（ｅ）は、レジスト除去工程を示した図である。チップ３０として分離された半導体ウエハ５０がガラス基板８０上に固定されている点を除けば、実施例１に係る図４（ｄ）のレジスト除去工程と同様であるので、その説明を省略する。
FIG. 5E is a diagram showing a resist removal process. Except for the point that the
このように、実施例２に係る半導体装置の製造方法によれば、半導体ウエハ５０をガラス基板８０上に固定し、安定した状態でチップ３０の分離を行うことができる。
Thus, according to the method for manufacturing a semiconductor device according to the second embodiment, the
なお、図５（ｅ）の後に、ガラス基板８０から、各チップ３０を剥がすようにすれば、個々の個片化したチップ３０を取得することができる。個片化したチップ３０は、半導体装置として製品化される。
If each
図６は、本発明を適用した実施例３に係る半導体装置の製造方法のチップ形成工程により形成された半導体ウエハ５０ａの構成の一例を示した図である。実施例３においては、チップ形成工程で形成した半導体ウエハ５０ａのパターンのみが異なっている。チップ形成工程より後の工程においては、実施例１及び実施例２に係る半導体装置の製造方法の工程をそのまま適用することができるので、その説明を省略する。
FIG. 6 is a diagram showing an example of the configuration of the
図６において、実施例３に係る半導体装置の製造方法にチップ形成工程で製造された半導体ウエハ５０ａは、実施例１に係る半導体装置の製造方法のチップ形成工程で製造された図１に係る半導体ウエハ５０と異なり、各チップ３０ａが異なる大きさ、形状、パターンを有している。
In FIG. 6, the
本実施例に係る半導体装置の製造方法は、このようなレイアウトを有する半導体ウエハ５０ａにも適用することができる。例えば、開発段階の実験や試験を行う対象となる半導体ウエハ５０ａでは、このような多様なチップ３０ａを有する半導体ウエハ５０ａが用いられる場合が多い。このような場合であっても、通常の実験対象となる製品ウエハ１０ａと、アライメントマーク２１ａ及び／又はＴＥＧパターン２４ａを有する所定チップ２０ａを含んでチップ３０ａを半導体ウエハ５０ａ上に形成し、チップ３０ａ間のスクライブ領域４０ａにメタルパターンを形成しないように半導体ウエハ５０ａを構成すれば、スクライブ領域４０ａをドライエッチングで深堀し、チップ３０ａを容易に分離することができる。その際、チップ形成工程より後の工程においては、実施例１に係る半導体装置の製造方法及び実施例２に係る半導体装置の製造方法の双方を、用途に応じて適用することができる。また、所定チップ２０ａに形成されたアライメントマーク２１ａは、オリエンテーションフラット５１ａとともに半導体ウエハ５０ａの位置合わせに利用することができ、ＴＥＧパターン２４ａは、チップ３０ａの評価試験に用いることができる。
The manufacturing method of the semiconductor device according to the present embodiment can also be applied to the
なお、図６の半導体ウエハ５０ａにおいては、複数のチップ３０ａ間の距離は、共通ではなく異なっており、かつ格子のように縦横のラインが必ずしも一致していない、言わばバラバラの状態である。このような場合、ダイシングブレード９０によるダイシング加工でのチップ３０ａの分離は、不可能に近い。ダイシングは、ノコギリのようなダイシングブレード９０で半導体ウエハ５０を切断するので、半導体ウエハ５０ａ上のチップ３０ａが格子状に形成されていれば、ダイシング加工が可能であるが、実施例３に係るチップ形成工程で形成された半導体ウエハ５０ａのようなバラバラのパターンでは、直線が入り組んでおり、うまく切断を行うことができない。
In the
このような場合であっても、本実施例に係る半導体装置の製造方法によれば、チップ３０ａの上にのみレジスト６０をパターニングし、チップ３０ａ間のスクライブ領域４０ａは一括的にエッチングを行うことができるので、どのような形状及びレイアウトにチップ３０ａ配置にも対応することができる。そして、メタルパターンをスクライブ領域４０ａに形成せず、所定チップ２０ａ上に集約的に形成することにより、アライメントマーク２１ａやＴＥＧパターン２４ａ自体は確保しつつ、チップ３０ａの分離をドライエッチングで容易かつ高精度に行うことができる。
Even in such a case, according to the manufacturing method of the semiconductor device according to the present embodiment, the resist 60 is patterned only on the
このように、実施例３に係る半導体装置の製造方法によれば、開発用途等に用いられる、
複数種類のチップ３０ａを含む半導体ウエハ５０ａに対しても、適切にチップ３０ａの分離を行うことができる。そして、分離されたチップ３０ａは、半導体装置として各種の試験等に用いられる。
Thus, according to the method for manufacturing a semiconductor device according to Example 3, it is used for development applications and the like.
Even for the
なお、図６においては、チップ３０ａが総て四角形の場合を例に挙げて説明しているが、チップ３０ａの形状は、四角形以外の形状にも適用できる。レジストパターニング工程で、チップ３０ａ上のみにレジストをパターニングすることが可能である限り、種々の形状のチップ３０ａに対して、本実施例に係る半導体装置の製造方法を適用することができる。
In FIG. 6, the case where the
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。 The preferred embodiments of the present invention have been described in detail above. However, the present invention is not limited to the above-described embodiments, and various modifications and substitutions can be made to the above-described embodiments without departing from the scope of the present invention. Can be added.
１０ 製品チップ
１１、２５〜２９ 端子パッド
２０、２０ａ 所定チップ
２１、２１ａ アライメントマーク
２２ 横方向用アライメントマーク
２３ 縦方向用アライメントマーク
２４、２４ａ ＴＥＧパターン
３０、３０ａ チップ
４０、４０ａ、１４０、１４５ スクライブ領域
４１ 溝
４２ 残部
５０、５０ａ 半導体ウエハ
５１、５１ａ オリエンテーションフラット
６０ レジスト
７０ マウンタ
８０ ガラス基板
９０ ダイシングブレード
10 Product chips 11, 25-29
Claims (4)
前記複数のチップ上にレジストパターンを形成するレジストパターニング工程と、
前記半導体ウエハをドライエッチングし、前記複数のチップ間の領域に溝を形成するエッチング工程と、を含むことを特徴とする半導体装置の製造方法。 Forming a plurality of chips including a predetermined chip having an alignment mark and / or a TEG pattern on a semiconductor wafer so as not to include a metal pattern in an area between the plurality of chips;
A resist patterning step of forming a resist pattern on the plurality of chips;
And a step of dry etching the semiconductor wafer to form a groove in a region between the plurality of chips.
前記エッチング工程の後、個々のチップに外力を与えて前記複数のチップを分離するチップ分離工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。 The etching step ends the dry etching immediately before the groove penetrates the semiconductor wafer,
2. The method of manufacturing a semiconductor device according to claim 1, further comprising a chip separation step of separating the plurality of chips by applying an external force to each chip after the etching step.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008248868A JP2010080769A (en) | 2008-09-26 | 2008-09-26 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008248868A JP2010080769A (en) | 2008-09-26 | 2008-09-26 | Method of manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2010080769A true JP2010080769A (en) | 2010-04-08 |
Family
ID=42210856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008248868A Pending JP2010080769A (en) | 2008-09-26 | 2008-09-26 | Method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2010080769A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011228711A (en) * | 2010-04-19 | 2011-11-10 | Tokyo Electron Ltd | Method for separation and conveyance of semiconductor integrated circuit chip |
| JP2011233593A (en) * | 2010-04-23 | 2011-11-17 | Toyota Motor Corp | Method of manufacturing semiconductor device |
| JP2014075381A (en) * | 2012-10-02 | 2014-04-24 | Disco Abrasive Syst Ltd | Wafer processing method and etching method |
| JP2015153874A (en) * | 2014-02-13 | 2015-08-24 | セイコーインスツル株式会社 | Semiconductor device and manufacturing method of the same |
| CN106560916A (en) * | 2015-10-01 | 2017-04-12 | 松下知识产权经营株式会社 | Method Of Manufacturing Element Chip And Element Chip |
| JP2017139372A (en) * | 2016-02-04 | 2017-08-10 | パナソニックＩｐマネジメント株式会社 | Element chip manufacturing method and element chip |
| JP2018046289A (en) * | 2017-11-21 | 2018-03-22 | エイブリック株式会社 | Semiconductor device and manufacturing method of the same |
-
2008
- 2008-09-26 JP JP2008248868A patent/JP2010080769A/en active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011228711A (en) * | 2010-04-19 | 2011-11-10 | Tokyo Electron Ltd | Method for separation and conveyance of semiconductor integrated circuit chip |
| JP2011233593A (en) * | 2010-04-23 | 2011-11-17 | Toyota Motor Corp | Method of manufacturing semiconductor device |
| JP2014075381A (en) * | 2012-10-02 | 2014-04-24 | Disco Abrasive Syst Ltd | Wafer processing method and etching method |
| JP2015153874A (en) * | 2014-02-13 | 2015-08-24 | セイコーインスツル株式会社 | Semiconductor device and manufacturing method of the same |
| CN106560916A (en) * | 2015-10-01 | 2017-04-12 | 松下知识产权经营株式会社 | Method Of Manufacturing Element Chip And Element Chip |
| CN106560916B (en) * | 2015-10-01 | 2021-11-09 | 松下知识产权经营株式会社 | Method for manufacturing component chip |
| JP2017139372A (en) * | 2016-02-04 | 2017-08-10 | パナソニックＩｐマネジメント株式会社 | Element chip manufacturing method and element chip |
| JP2018046289A (en) * | 2017-11-21 | 2018-03-22 | エイブリック株式会社 | Semiconductor device and manufacturing method of the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6214703B1 (en) | Method to increase wafer utility by implementing deep trench in scribe line | |
| US7759223B2 (en) | Semiconductor wafer and manufacturing process for semiconductor device | |
| US9099547B2 (en) | Testing process for semiconductor devices | |
| JP2010080769A (en) | Method of manufacturing semiconductor device | |
| US8030180B2 (en) | Method of manufacturing a semiconductor device | |
| CN106467289B (en) | Wafer structure and wafer processing method | |
| CN112885772B (en) | Method for manufacturing semiconductor structure | |
| JP4627448B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| JP2007049066A (en) | Semiconductor wafer as well as semiconductor chip, and method of manufacturing same | |
| JP2006108489A (en) | Manufacturing method of semiconductor device | |
| JP2009044020A (en) | Semiconductor wafer and method of manufacturing the same | |
| KR100733815B1 (en) | Method for manufacturing probe structure | |
| KR100664797B1 (en) | Method for inspecting a gate oxide layer in a semiconductor | |
| US9711469B2 (en) | Semiconductor structure having recess and manufacturing method thereof | |
| JP2007194422A (en) | Test pattern wafer for defect inspecting device, its manufacturing method, and evaluation method of defect inspection apparatus using it | |
| JP2002118055A (en) | Alignment mark and semiconductor device and its manufacturing method | |
| US20230154796A1 (en) | Plasma diced wafers and methods thereof | |
| KR20070006044A (en) | Method of manufacturing a pattern structure and method of manufacturing a trench using the same | |
| KR20090044523A (en) | Method for manufacturing semiconductor device | |
| US20230178413A1 (en) | Plasma diced wafers and methods thereof | |
| KR20070008834A (en) | Semiconductor device and method for manufacturing the same | |
| TWI771893B (en) | Method for cutting an array of chips | |
| US20050266661A1 (en) | Semiconductor wafer with ditched scribe street | |
| US20230274979A1 (en) | Plasma diced wafers and methods thereof | |
| JP2003257929A (en) | Check pattern for wet etching |