JP4819325B2 - Integrated circuit device and operation method thereof - Google Patents

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Description

本発明は、集積回路装置及びその動作方法に係り、例えば、集積回路メモリ装置の書込みデータ経路及びその動作方法に関する。   The present invention relates to an integrated circuit device and an operation method thereof, for example, a write data path of an integrated circuit memory device and an operation method thereof.

集積回路メモリ装置は、多くの消費財及び商業上の応用に広く使われている。集積回路メモリ装置の集積度が高まることによって、集積回路メモリ装置内のメモリセルの数も増加する。その上、集積回路メモリ装置のプリフェッチスキームもさらに増加する。当業者に周知のように、プリフェッチは、集積回路メモリ装置において、どれだけのビットを同時に書込みまたは読出しできるかを意味する。プリフェッチスキームはまた、一度に外部ターミナルへ／から直列に出力または入力されるビット数を意味するバースト長で表される。多くの集積回路装置は、例えば４ビットバースト長の４ビットプリフェッチスキームを使用する。しかし、高いデータレートのために８ビットバースト長または８ビットプリフェッチスキームに増加することが要求される。将来は、さらに高いプリフェッチスキームやバースト長が使われる。   Integrated circuit memory devices are widely used in many consumer and commercial applications. As the degree of integration of an integrated circuit memory device increases, the number of memory cells in the integrated circuit memory device also increases. In addition, the prefetch scheme of integrated circuit memory devices is further increased. As is well known to those skilled in the art, prefetch means how many bits can be written or read simultaneously in an integrated circuit memory device. The prefetch scheme is also expressed in burst length, which means the number of bits output or input serially to / from an external terminal at a time. Many integrated circuit devices use a 4-bit prefetch scheme, for example, a 4-bit burst length. However, increasing to an 8-bit burst length or 8-bit prefetch scheme is required for high data rates. In the future, higher prefetch schemes and burst lengths will be used.

高いプリフェッチスキームに増加するほど、集積回路メモリ装置の書込みデータ経路はそのサイズ及び複雑性がさらに大きくなる。当業者に周知のように、書込みデータ経路は、外部ターミナルから多数のデータビットを直列に受信し、メモリセルアレイに多数のデータビットを並列に書き込むために提供される。これによりデータ書込み経路はチップ面積の相当部分を占める。   As the number of high prefetch schemes increases, the size and complexity of the write data path of an integrated circuit memory device increases. As is well known to those skilled in the art, a write data path is provided for receiving multiple data bits in series from an external terminal and writing multiple data bits to the memory cell array in parallel. As a result, the data write path occupies a considerable portion of the chip area.

図１は、典型的なＤＲＡＭのブロックダイアグラムである。図１のＤＲＡＭは、ファストサイクルＤＲＡＭ（ＦＣＤＲＡＭ）とも称する。これを参照すれば、ＦＣＲＡＭ１００は、クロック信号を受信して内部クロック信号を発生させるクロックバッファ１０２、外部入力にしたがって命令を発生するコマンドデコーダ１０４、アドレスデータＡ０〜Ａ１４とバンク選択信号ＢＡ０、ＢＡ１にしたがってアドレス信号を発生するアドレスバッファ１０６、及び、リフレッシュカウンタ１０８を含む。制御信号発生部１１０は、コマンドデコーダ１０４から提供される信号にしたがって制御信号を発生する。モードレジスタＭＲＳ１１２は、適切なモード信号を発生する。上位アドレスラッチ１１４と下位アドレスラッチ１１６とは、ローデコーダとカラムデコーダとにそれぞれ提供されるアドレス信号を発生する。バーストカウンタ１１８は、読出し及び書込みデータのバースト長を制御するために使われる。書込みアドレスラッチ／比較部１２０は、以前の書込みアドレスと現在の書込みアドレスとを比較するために使われる。   FIG. 1 is a block diagram of a typical DRAM. The DRAM of FIG. 1 is also referred to as a fast cycle DRAM (FCDRAM). Referring to this, the FCRAM 100 receives a clock signal to generate an internal clock signal, a command decoder 104 to generate an instruction according to an external input, address data A0 to A14, and bank selection signals BA0 and BA1. Therefore, an address buffer 106 for generating an address signal and a refresh counter 108 are included. The control signal generator 110 generates a control signal according to the signal provided from the command decoder 104. The mode register MRS 112 generates an appropriate mode signal. The upper address latch 114 and the lower address latch 116 generate address signals provided to the row decoder and the column decoder, respectively. The burst counter 118 is used to control the burst length of read and write data. The write address latch / comparator 120 is used to compare the previous write address with the current write address.

メモリセルアレイとして、例えば４個のバンク１２２〜１２８が提供される。しかし、これより少数または多数のバンクが提供されてもよい。入出力データ経路２００は、データ制御及びラッチ回路１３０、読出しデータバッファ１３２、書込みデータバッファ１３４、及び、入出力ＤＱバッファ１３６を含む。ＤＱバッファ１３６は、所定の入力をマスキングするデータマスク信号ＤＭに応答する。図１に記載されたＦＣＤＲＡＭは、当業者に周知の技術であるので、これ以上の説明は省略する。   As the memory cell array, for example, four banks 122 to 128 are provided. However, fewer or more banks may be provided. The input / output data path 200 includes a data control and latch circuit 130, a read data buffer 132, a write data buffer 134, and an input / output DQ buffer 136. The DQ buffer 136 is responsive to a data mask signal DM that masks a predetermined input. Since the FCDRAM described in FIG. 1 is a technique well known to those skilled in the art, further description is omitted.

図２は、図１のデータ入出力経路２００のさらに具体的なブロックダイアグラムである。図２に示されたように、図１のモードレジスタ１１２がバースト長４を選択する時、各入出力ターミナルＤＱ０〜ＤＱ１５は、外部ターミナルから伝えられる４データビットを順次に受信する。この後、各入力データビットは、ＤＱバッファ１３６内のデータ入力バッファ３８によって直列−並列（Ｓ−Ｐ）変換部３０に伝えられる。直列−並列Ｓ−Ｐ変換部３０により直列から並列に変換された書込みデータバスＤＢＷ上の入力データは、バンクアドレスビットＢＡ０、ＢＡ１により選択される適切な書込みデータ経路３１、３２、３３、３４に伝えられる。   FIG. 2 is a more specific block diagram of the data input / output path 200 of FIG. As shown in FIG. 2, when the mode register 112 of FIG. 1 selects the burst length 4, each of the input / output terminals DQ0 to DQ15 sequentially receives 4 data bits transmitted from the external terminal. Thereafter, each input data bit is transmitted to the serial-parallel (SP) conversion unit 30 by the data input buffer 38 in the DQ buffer 136. Input data on the write data bus DBW converted from serial to parallel by the serial-parallel SP converter 30 is sent to the appropriate write data paths 31, 32, 33, 34 selected by the bank address bits BA0, BA1. Reportedly.

図２において、データの読出しを説明すると、多数のバンクＢＡＮＫ０〜ＢＡＮＫ３のうち何れか１つのバンクからデータが出力され、バンクアドレスビットＢＡ０、ＢＡ１により選択される読出しデータ経路４１、４２、４３、４４を通じて読出しデータバスラインＤＢＲに伝えられる。読出しデータバスラインＤＢＲ上の並列データは、並列−直列変換部４０により直列データに変換される。この後、直列データは、データ出力バッファ４８とデータ入出力ターミナルＤＱ０〜ＤＱ１５を通じて外部に出力される。したがって、データ入出力ターミナルＤＱ０〜ＤＱ１５を通じて、６４（４×１６）ビットの入力データが選択されたバンクのメモリセルアレイに同時に書き込まれ、６４ビットのデートが同時に読出される。   Referring to FIG. 2, the reading of data will be described. Data is output from any one of a number of banks BANK0 to BANK3, and read data paths 41, 42, 43, and 44 selected by bank address bits BA0 and BA1. To the read data bus line DBR. The parallel data on the read data bus line DBR is converted into serial data by the parallel-serial converter 40. Thereafter, the serial data is output to the outside through the data output buffer 48 and the data input / output terminals DQ0 to DQ15. Therefore, 64 (4 × 16) bits of input data are simultaneously written into the memory cell array of the selected bank through data input / output terminals DQ0 to DQ15, and a 64-bit date is simultaneously read.

図３は、図１及び図２と連結する従来のＦＣＤＲＡＭにおいて、４ビットプリフェッチスキームを説明するブロックダイアグラムである。図３を参照すれば、バースト長４が図１のＭＲＳ １１２により選択される時、入力バッファ３８を通じてバッファされた第１入力データビットは、第１内部データストローブ信号ＰＤＳの立上がりエッジに応答して直列−並列変換部３０の入力データラッチ３０１の第１ラッチ３１１に保存される。直列に受信された第２入力データビットは、第１内部データストローブ信号ＰＤＳの立下りエッジに応答して直列−並列変換部３０の入力データラッチ３０１の第２ラッチ３１２に保存される。   FIG. 3 is a block diagram illustrating a 4-bit prefetch scheme in a conventional FCDRAM connected to FIGS. Referring to FIG. 3, when the burst length 4 is selected by the MRS 112 of FIG. 1, the first input data bit buffered through the input buffer 38 is responsive to the rising edge of the first internal data strobe signal PDS. The data is stored in the first latch 311 of the input data latch 301 of the serial-parallel converter 30. The second input data bits received in series are stored in the second latch 312 of the input data latch 301 of the serial-parallel converter 30 in response to the falling edge of the first internal data strobe signal PDS.

この時、第１ラッチ３１１に保存された第１入力データビットと第２ラッチ３１２に保存された第２入力データビットは、第２内部データストローブ信号ＰＤＳＰに応答して並列変換部３０２の第１レジスタ３１３と第２レジスタ３１４とにそれぞれ伝えられる。第３入力データビットは、第１内部データストローブ信号ＰＤＳの次の立上がりエッジに応答して第１ラッチ３１１に保存され、第４入力データビットは、第１内部データストローブ信号ＰＤＳの次の立下りエッジに応答して第２ラッチ３１２に保存される。   At this time, the first input data bit stored in the first latch 311 and the second input data bit stored in the second latch 312 are the first of the parallel conversion unit 302 in response to the second internal data strobe signal PDSP. This is transmitted to the register 313 and the second register 314, respectively. The third input data bit is stored in the first latch 311 in response to the next rising edge of the first internal data strobe signal PDS, and the fourth input data bit is the next falling edge of the first internal data strobe signal PDS. Stored in the second latch 312 in response to the edge.

また、第３入力データビット及び第４入力データビットは、第１内部データストローブ信号ＰＤＳの立上がり及び立下りエッジに応答して、並列変換部３０２の第３レジスタ３１５と第４レジスタ３１６とにそれぞれ伝えられる。したがって、図３に示されたように、第１及び第３入力データビットのような奇数入力データＤＩＮ−Ｏは、連続的に第１及び第３レジスタ３１３、３１５に伝えられ、第２及び第４入力データビットのような偶数入力データＤＩＮ−Ｅは、第２及び第４レジスタ３１４、３１６に伝えられる。全ての入力デートＤ０、Ｄ１、Ｄ２、Ｄ３が並列変換部３０２に伝えられた後、全ての入力データは、第３内部データストローブ信号ＰＤＳＥＮに応答して並列に並列データ出力回路３０３に伝えられて保存される。   The third input data bit and the fourth input data bit are respectively sent to the third register 315 and the fourth register 316 of the parallel conversion unit 302 in response to the rising and falling edges of the first internal data strobe signal PDS. Reportedly. Therefore, as shown in FIG. 3, the odd input data DIN-O such as the first and third input data bits is continuously transmitted to the first and third registers 313 and 315, and the second and second inputs. Even input data DIN-E such as 4 input data bits is transmitted to the second and fourth registers 314 and 316. After all input dates D0, D1, D2, and D3 are transmitted to the parallel conversion unit 302, all input data is transmitted to the parallel data output circuit 303 in parallel in response to the third internal data strobe signal PDSEN. Saved.

図４は、入力ＤＱパッド上の４つのデータビットＤ０〜Ｄ３の直列入力とデータラインＤＢＷ＿０〜ＤＢＷ＿３上の４つのデータビットの並列出力とを含む前述した動作を説明するタイミングダイアグラムである。   FIG. 4 is a timing diagram illustrating the above-described operation including serial input of four data bits D0-D3 on the input DQ pad and parallel output of four data bits on data lines DBW_0-DBW_3.

また、図３を参照すれば、直列−並列変換部３０に保存された入力データは、図２の書込みデータ経路３１、３２、３３、３４の部分を形成する書込みデータバッファ３３０、３３１、３３２、３３３に保存される。書込みデータバッファ３３０、３３１、３３２、３３３から、入力データは、並列ビットスイッチＰＳＷ、３４０〜３４３に印加される制御信号ＰＳ４に応答してカラム選択ラインＣＳＬ、３５０に伝えられる。４ビットの入力デートは、メモリセルブロック３６０に同時に書き込まれる。図３及び４では、４ビットデータがメモリセルブロックに同時に書き込まれるので、４ビットプリフェッチスキームを説明する。図３において、書込みデータバッファ３３０〜３３３と並列ビットスイッチＰＳＷ３４０〜３４３を連結させるラインをグロ−バルデータラインＧＤＬ＿０〜ＧＤＬ＿３と呼ぶ。並列ビットスイッチＰＳＷとカラム選択ラインＣＳＬとを連結させるラインをローカルデータラインＬＤＬ＿０〜ＬＤＬ＿３と呼ぶ。最後に、メモリセルアレイのビットラインは、図３でＢＬ＿０−ＢＬ＿５１１と表示される。   Referring to FIG. 3, the input data stored in the serial-parallel converter 30 is written data buffers 330, 331, 332, which form portions of the write data paths 31, 32, 33, 34 of FIG. 333 is stored. Input data is transmitted from the write data buffers 330, 331, 332, and 333 to the column selection lines CSL and 350 in response to a control signal PS4 applied to the parallel bit switches PSW and 340 to 343. The 4-bit input date is written into the memory cell block 360 at the same time. 3 and 4, since 4-bit data is simultaneously written into the memory cell block, a 4-bit prefetch scheme will be described. In FIG. 3, lines connecting the write data buffers 330 to 333 and the parallel bit switches PSWs 340 to 343 are referred to as global data lines GDL_0 to GDL_3. Lines connecting the parallel bit switch PSW and the column selection line CSL are referred to as local data lines LDL_0 to LDL_3. Finally, the bit lines of the memory cell array are denoted as BL_0-BL_511 in FIG.

図５は、８ビットプリフェッチスキームを含む従来のＦＣＤＲＡＭのブロックダイアグラムである。当業者に周知のように、８ビットプリフェッチスキームでは、ＦＣＤＲＡＭがさらに高いデータレートで動作する。図５において、図３の参照符号と同一に使われた参照符号は、同様の構成要素を示す。８ビットプリフェッチスキームに適合するために、図３の構成要素は、図５においてその個数が２倍となる。したがって、レジスタの第２セット３１３’〜３１６’は並列変換部３０２に、そして、レジスタの第２セット３１７’〜３２０’が並列データ出力回路３０３に提供される。また、書込みデータバッファの第２セット３３４〜３３７と並列ビットスイッチ３４４〜３４７も提供される。   FIG. 5 is a block diagram of a conventional FCDRAM including an 8-bit prefetch scheme. As is well known to those skilled in the art, in an 8-bit prefetch scheme, the FCDRAM operates at a higher data rate. In FIG. 5, the same reference numerals as those in FIG. 3 indicate the same components. In order to conform to the 8-bit prefetch scheme, the number of components in FIG. 3 is doubled in FIG. Accordingly, the second set of registers 313 ′ to 316 ′ is provided to the parallel converter 302, and the second set of registers 317 ′ to 320 ′ is provided to the parallel data output circuit 303. A second set of write data buffers 334-337 and parallel bit switches 344-347 are also provided.

図５に示されたように、ローカルデータラインＬＤＬとグロ−バルデータラインＧＤＬとは、図３と比較して２倍である。言い換えれば、図５の８ビットプリフェッチスキームにおいて、グローバルデータラインＧＤＬとローカルデータラインＬＤＬとの数は、図３の４ビットプリフェッチスキームと比較して２倍に増加する。さらに具体的には、図５において、８個のグローバルデータラインＧＤＬ＿０〜ＧＤＬ＿７は、それぞれの書込みデータバッファ３３０〜３３７をそれぞれの並列ビットスイッチ３４０〜３４７に連結させるために使われる。また、８個のローカルデータラインＬＤＬ＿０〜ＬＤＬ＿７は、それぞれの並列ビットスイッチ３４０〜３４７をカラム選択ライン３５０に連結させるために使われる。これにより、多数のローカル及び／又はグローバルデータラインが集積回路メモリ装置の面積を過度に占める。   As shown in FIG. 5, the local data line LDL and the global data line GDL are doubled as compared with FIG. In other words, in the 8-bit prefetch scheme of FIG. 5, the number of global data lines GDL and local data lines LDL increases twice as compared with the 4-bit prefetch scheme of FIG. More specifically, in FIG. 5, eight global data lines GDL_0 to GDL_7 are used to connect the respective write data buffers 330 to 337 to the respective parallel bit switches 340 to 347. The eight local data lines LDL_0 to LDL_7 are used to connect the respective parallel bit switches 340 to 347 to the column selection line 350. As a result, a large number of local and / or global data lines occupy too much area of the integrated circuit memory device.

他の高速メモリ装置における読出及び／又は書込みデータ経路は、特許文献１（Ｓｕｚｕｋｉなどによる“半導体メモリ装置”）と特許文献２（Ｓｅiｇｏなどによる“高速データ読出し及びデータ書込み動作のためにクロック信号に同期されて動作する半導体メモリ装置”）に、そして特許文献３（Ｏｃｈｕｍａなどによる“向上されたデータ書込み動作を有するファストサイクルＲＡＭ”）に記載されている。
米国特許第６,１４４,６１６号公報 米国特許第６,４２７,１９７号公報 米国特許出願第２００１／０００５０１２号公報 Read and / or write data paths in other high-speed memory devices are disclosed in Patent Document 1 (“Semiconductor Memory Device” by Suzuki et al.) And Patent Document 2 (“Seigo et al.” “Clock data for high-speed data read and data write operations”. Semiconductor memory devices that operate in synchronism ”) and in US Pat. No. 6,057,059 (“ Fast cycle RAM with improved data write operation ”by Ochuma et al.).
US Pat. No. 6,144,616 US Pat. No. 6,427,197 US Patent Application No. 2001/0005012

本発明の目的は、ｎビットプリフェッチ構造を利用して２ｎビットプリフェッチスキームを具現するメモリ装置を提供するところにある。   An object of the present invention is to provide a memory device that implements a 2n-bit prefetch scheme using an n-bit prefetch structure.

本発明の他の目的は、バースト長の変化により自動プリチャージ時点を調節するメモリ装置を提供するところにある。   Another object of the present invention is to provide a memory device that adjusts an automatic precharge time according to a change in burst length.

本発明のさらに他の目的は、ｎビットプリフェッチ構造のメモリ装置を利用して２ｎビットプリフェッチスキームを具現する方法を提供するところにある。   It is still another object of the present invention to provide a method for implementing a 2n-bit prefetch scheme using a memory device having an n-bit prefetch structure.

本発明のさらに他の目的は、バースト長の変化による自動プリチャージ制御方法を提供するところにある。   Still another object of the present invention is to provide an automatic precharge control method by changing a burst length.

本発明の１つの側面の集積回路メモリ装置は、Ｎ個のデータビットを並列に書き込むメモリセルアレイと外部ターミナルから２Ｎ個のデータビットを直列に受信する書込みデータ経路とを含む。書込みデータ経路は、２Ｎ個のデータビットを保存する２Ｎ個の書込みデータバッファと、２Ｎ個のスイッチと、並列にＮ個のデータビットをメモリセルアレイに書き込むために２Ｎ個のスイッチのうち少なくともＮ個とメモリセルアレイを連結させるＮ個のデータラインとを含む。これによりローカルデータライン及びグロ−バルデータラインの数が減る。   An integrated circuit memory device according to one aspect of the present invention includes a memory cell array that writes N data bits in parallel and a write data path that receives 2N data bits in series from an external terminal. The write data path includes 2N write data buffers storing 2N data bits, 2N switches, and at least N of 2N switches for writing N data bits to the memory cell array in parallel. And N data lines connecting the memory cell arrays. This reduces the number of local data lines and global data lines.

本発明の実施形態において、書込みデータ経路は、外部ターミナルと連結される第１及び第２直列−並列変換部、Ｎ個の第１グロ−バルデータライン及びＮ個の第２グロ−バルデータラインを含む。本発明の実施形態において、第１直列−並列変換部は、第１内部データストローブ信号に応答し、第２直列−並列変換部は、第２内部データストローブ信号に応答する。他の実施形態において、第１及び第２直列−並列変換部は、同じ内部データストローブ信号に応答する。２Ｎ個の書込みデータバッファは、Ｎ個の第１書込みデータバッファとＮ個の第２書込みデータバッファで構成され、２Ｎ個のスイッチは、Ｎ個の第１スイッチとＮ個の第２スイッチとで構成される。これら実施形態において、Ｎ個の第１書込みデータバッファは、第１直列−並列変換部に連結され、Ｎ個の第１グローバルデータラインのそれぞれは、Ｎ個の第１スイッチのそれぞれとＮ個の第１書込みデータバッファのそれぞれとの間に連結される。これら実施形態において、Ｎ個の第２書込みデータバッファは、第２直列−並列変換部に連結され、Ｎ個の第２グローバルデータラインのそれぞれは、Ｎ個の第２スイッチのそれぞれとＮ個の第２書込みデータバッファのそれぞれとの間に連結される。これらの実施形態において、Ｎ個のデータラインは、Ｎ個のローカルデータラインであり、Ｎ個のローカルデータラインのそれぞれは、Ｎ個の第１スイッチ及びＮ個の第２スイッチとメモリセルアレイとの間にそれぞれ連結される。   In an embodiment of the present invention, the write data path includes first and second serial-parallel converters connected to an external terminal, N first global data lines and N second global data lines. including. In an embodiment of the present invention, the first serial-parallel converter is responsive to the first internal data strobe signal, and the second serial-parallel converter is responsive to the second internal data strobe signal. In other embodiments, the first and second serial-to-parallel converters are responsive to the same internal data strobe signal. The 2N write data buffers are composed of N first write data buffers and N second write data buffers, and 2N switches include N first switches and N second switches. Composed. In these embodiments, the N first write data buffers are coupled to the first serial-parallel converter, and each of the N first global data lines includes each of the N first switches and the N number of first switches. Each of the first write data buffers is connected to each other. In these embodiments, the N second write data buffers are coupled to the second serial-parallel converter, and each of the N second global data lines includes each of the N second switches and the N number of the second switches. It is connected between each of the second write data buffers. In these embodiments, the N data lines are N local data lines, and each of the N local data lines includes N first switches and N second switches and a memory cell array. Each is connected in between.

これら実施形態において、書込みデータ経路は、第１及び第２直列−並列変換部のうち何れか１つとＮ個の第１書込みデータバッファ及びＮ個の第２書込みデータバッファのうち何れか１つとの間にそれぞれ連結される第１及び第２データオーダリング回路をさらに含む。さらに、これら実施形態において、Ｎ個の第１スイッチは第１制御信号に応答し、Ｎ個の第２スイッチは第１制御信号から遅延された第２制御信号に応答する。第１及び第２制御信号は、書込み活性化信号から異なる遅延時間をもって遅延されて生成されうる。   In these embodiments, the write data path is any one of the first and second serial-parallel converters and any one of the N first write data buffers and the N second write data buffers. First and second data ordering circuits connected between the first and second data ordering circuits, respectively. Further, in these embodiments, the N first switches are responsive to a first control signal, and the N second switches are responsive to a second control signal delayed from the first control signal. The first and second control signals may be generated with a different delay time from the write activation signal.

これら実施形態は、チップ選択命令及びファンクション命令に応答して書込み活性化信号を発生させる命令デコーダと、書込み活性化信号に応答して第１及び第２制御信号を発生させる制御信号発生部をさらに含む。命令デコーダは、チップ選択命令及び前記ファンクション命令に応答してアクティブ命令及び読出命令をさらに発生させ、命令デコーダは、チップ選択命令及びファンクション命令に応答して読出命令、リフレッシュ命令及びモードレジスタ命令をさらに発生させうる。   The embodiments further include a command decoder that generates a write activation signal in response to a chip selection command and a function command, and a control signal generator that generates first and second control signals in response to the write activation signal. Including. The instruction decoder further generates an active instruction and a read instruction in response to the chip selection instruction and the function instruction, and the instruction decoder further receives a read instruction, a refresh instruction, and a mode register instruction in response to the chip selection instruction and the function instruction. Can be generated.

これら実施形態は、Ｎ個の第３スイッチとＮ個の第４スイッチをさらに含む。Ｎ個の第３スイッチのそれぞれは、第１直列−並列変換部とＮ個の第１書込みデータバッファのそれぞれとの間に連結され、Ｎ個の第４スイッチは、第２直列−並列変換部とＮ個の第２書込みデータバッファのそれぞれとの間に連結される。実施形態において、Ｎ個の第３スイッチは第３制御信号に応答し、Ｎ個の第４スイッチは第３制御信号から遅延された第４制御信号に応答する。第３及び第４制御信号は、データストローブ信号のオフセット立下りエッジに応答して発生する。最後に、データストローブカウンタは、データストローブ信号に応答してデータストローブ信号の立下りエッジをカウントしてデータストローブ信号のオフセット立下りエッジから第３及び第４制御信号を発生しうる。   These embodiments further include N third switches and N fourth switches. Each of the N third switches is connected between the first serial-parallel converter and each of the N first write data buffers, and each of the N fourth switches includes a second serial-parallel converter. And each of the N second write data buffers. In an embodiment, the N third switches are responsive to a third control signal, and the N fourth switches are responsive to a fourth control signal delayed from the third control signal. The third and fourth control signals are generated in response to the offset falling edge of the data strobe signal. Finally, the data strobe counter may count the falling edge of the data strobe signal in response to the data strobe signal and generate the third and fourth control signals from the offset falling edge of the data strobe signal.

本発明の他の実施形態において、書込みデータ経路は、外部ターミナルと連結される直列−並列変換部とＮ個のグローバルデータラインとを含む。これらの実施形態において、２Ｎ個の書込みデータバッファは、Ｎ個の第１書込みデータバッファとＮ個の第２データバッファとで構成され、２Ｎ個のスイッチは、Ｎ個の第１スイッチとＮ個の第２スイッチとで構成される。Ｎ個の第１書込みデータバッファは、第１直列−並列変換部に連結され、Ｎ個の第１書込みデータバッファのそれぞれは、Ｎ個の第１スイッチに連結される。Ｎ個の第２書込みデータバッファのそれぞれは、Ｎ個の第１スイッチそれぞれと連結され、Ｎ個のグロ−バルデータラインのそれぞれは、Ｎ個の第２スイッチのそれぞれとＮ個の第２書込みデータバッファのそれぞれとの間に連結される。最後に、Ｎ個のローカルデータラインのそれぞれは、Ｎ個の第２スイッチとメモリセルアレイとの間にそれぞれ連結される。   In another embodiment of the present invention, the write data path includes a serial-parallel converter connected to an external terminal and N global data lines. In these embodiments, the 2N write data buffers are composed of N first write data buffers and N second data buffers, and the 2N switches include N first switches and N second data buffers. The second switch. The N first write data buffers are connected to the first serial-parallel converter, and each of the N first write data buffers is connected to the N first switches. Each of the N second write data buffers is connected to each of the N first switches, and each of the N global data lines is connected to each of the N second switches and the N second write. It is connected between each of the data buffers. Finally, each of the N local data lines is connected between the N second switches and the memory cell array.

これらの他の実施形態において、書込みデータ経路は、直列−並列変換部とＮ個の第１書込みデータバッファとの間に連結されるデータオーダリング回路をさらに含む。また、これらの実施形態は、直列−並列変換部とＮ個の第１書込みデータバッファのそれぞれとの間に連結されるＮ個の第３スイッチをさらに含む。さらに、Ｎ個の第３スイッチは、第１制御信号に応答し、Ｎ個の第１スイッチは、前記第１制御信号から遅延された第２制御信号に応答する。第１及び第２制御信号は、データストローブ信号のオフセット立下りエッジに応答して発生されうる。   In these other embodiments, the write data path further includes a data ordering circuit coupled between the serial-parallel converter and the N first write data buffers. In addition, these embodiments further include N third switches connected between the serial-parallel converter and each of the N first write data buffers. Further, the N third switches are responsive to a first control signal, and the N first switches are responsive to a second control signal delayed from the first control signal. The first and second control signals may be generated in response to the offset falling edge of the data strobe signal.

本発明のさらに他の実施形態は、２グループのＮ並列ビットである２Ｎ個のデータビットをメモリセルアレイに保存するのに十分な時間にメモリセルアレイのワードラインをイネーブルさせるプリチャージ制御回路を含む。これら実施形態において、プリチャージ制御回路は、集積回路装置の第１プリチャージモードの間、２グループのＮ並列ビットである２Ｎ個のデータビットをメモリセルアレイに保存するのに十分な時間の間、メモリセルアレイのワードラインをイネーブルさせる。プリチャージ制御回路は、集積回路装置の第２プリチャージモードの間、１グループのＮ並列ビットであるＮ個のデータビットをメモリセルアレイに書き込むのに十分な時間の間、メモリセルアレイのワードラインを活性化させる。モードレジスタは、第１または第２プリチャージモードを選択するように設定され、プリチャージ制御回路はモードレジスタに応答する。   Yet another embodiment of the present invention includes a precharge control circuit that enables a word line of a memory cell array at a time sufficient to store 2N data bits, which are two groups of N parallel bits, in the memory cell array. In these embodiments, the precharge control circuit has a sufficient time to store 2N data bits, which are two groups of N parallel bits, in the memory cell array during the first precharge mode of the integrated circuit device. Enable the word line of the memory cell array. The precharge control circuit sets the word line of the memory cell array for a time sufficient to write N data bits, which are a group of N parallel bits, to the memory cell array during the second precharge mode of the integrated circuit device. Activate. The mode register is set to select the first or second precharge mode, and the precharge control circuit responds to the mode register.

これらの実施形態において、プリチャージ制御回路は、第１及び第２遅延部で構成される。第１遅延部は、第１プリチャージモードに応答し、２グループのＮ並列ビットである２Ｎ個のデータビットをメモリセルアレイに保存するのに十分な時間の間、メモリセルアレイのワードラインを活性化させる。第２遅延部は、第２プリチャージモードに応答し、第１グループのＮ並列ビットのＮ個のデータビットをメモリセルアレイに書き込むのに十分な時間の間、メモリセルアレイのワードラインを活性化させる。   In these embodiments, the precharge control circuit includes first and second delay units. The first delay unit activates the word line of the memory cell array in response to the first precharge mode for a time sufficient to store 2N data bits, which are two groups of N parallel bits, in the memory cell array. Let The second delay unit is responsive to the second precharge mode and activates the word line of the memory cell array for a time sufficient to write N data bits of the N parallel bits of the first group to the memory cell array. .

本発明の他の実施形態によれば、書込みデータバッファの少なくとも１つは、書込みアドレスをラッチするアドレスラッチと、アドレスラッチにラッチされた書込みアドレスと現在のアドレスとを比較するアドレス比較部と、書込みアドレスに対応する書込みデータをラッチするデータラッチを含む。これらの実施形態において、現在のアドレスが読出しアドレスであり、アドレス比較部が、読出しアドレスとアドレスラッチにラッチされた書込みアドレスとが一致していると判断する場合、メモリセルアレイではなくデータラッチから外部ターミナルに読出しデータを出力する。他の実施形態において、集積回路メモリ装置は、現在のアドレスが読出しアドレスであり、アドレス比較部が、読出しアドレスとアドレスラッチにラッチされた書込みアドレスとが一致していないと判断する場合、メモリセルアレイから外部ターミナルに読出しデータを出力する。   According to another embodiment of the present invention, at least one of the write data buffers includes an address latch that latches a write address, an address comparison unit that compares the write address latched in the address latch with a current address, A data latch for latching write data corresponding to the write address is included. In these embodiments, when the current address is a read address and the address comparison unit determines that the read address and the write address latched in the address latch match, the external address is not from the memory cell array but from the data latch. Outputs read data to the terminal. In another embodiment, the integrated circuit memory device provides a memory cell array when the current address is a read address and the address comparator determines that the read address and the write address latched in the address latch do not match. Read data to the external terminal.

したがって、本発明の多様な実施例による集積回路メモリ装置は多数のデータビットを並列に書き込むメモリセルアレイを含む。書込みデータ経路は外部ターミナルから多数のデータビットを２回直列に受信し、データビットの最初の半分を並列にメモリセルアレイに書込み、データビットの最後の２番目の半分を並列にメモリセルアレイに書き込む。   Accordingly, an integrated circuit memory device according to various embodiments of the present invention includes a memory cell array that writes a number of data bits in parallel. The write data path receives a number of data bits from the external terminal twice in series, writes the first half of the data bits to the memory cell array in parallel, and writes the last second half of the data bits to the memory cell array in parallel.

本発明の実施形態による多数のデータビットを並列に保存するメモリセルアレイを持つ集積回路装置は、外部ターミナルから複数のデータビットを直列に２回にわたって受信しながら動作する。受信されたデータビットは、複数の書込みデータバッファに保存される。複数のデータビットの最初の半分（第１の半分）が書込みデータバッファからメモリセルアレイに並列に書き込まれる。その後、複数のデータビットの残りの半分（第２の半分）が書込みデータバッファからメモリセルアレイに並列に書き込まれる。   An integrated circuit device having a memory cell array for storing a large number of data bits in parallel according to an embodiment of the present invention operates while receiving a plurality of data bits from an external terminal twice in series. The received data bits are stored in a plurality of write data buffers. The first half (first half) of the plurality of data bits is written in parallel from the write data buffer to the memory cell array. Thereafter, the remaining half (second half) of the plurality of data bits is written in parallel from the write data buffer to the memory cell array.

これら実施形態では、２回にわたるデータビットの受信において、複数のデータビットの最初の半分（第１の半分）を直列に受信してから前記複数のデータビットの残りの半分（第２の半分）を直列に受信する。複数のデータビットの最初の半分（第１の半分）が書込みデータバッファの第１セットに保存されてから、前記複数のデータビットの残りの半分（第２の半分）が書込みデータバッファの第２セットに保存される。最後に、第１及び第２セットの書込みデータバッファのそれぞれから前記複数のデータビットの最初の半分（第１の半分）及び残りの半分（第２の半分）が共通にローカルデータラインを通じてメモリセルアレイに書き込まれる。   In these embodiments, in receiving data bits twice, the first half (first half) of the plurality of data bits is received in series and then the remaining half (second half) of the plurality of data bits. Are received in series. After the first half (first half) of the plurality of data bits is stored in the first set of write data buffers, the remaining half (second half) of the plurality of data bits is the second of the write data buffer. Saved in a set. Finally, the first half (first half) and the remaining half (second half) of each of the plurality of data bits from each of the first and second sets of write data buffers are shared through the local data line. Is written to.

本発明の他の実施形態によれば、複数のデータビットの最初の半分（第１の半分）が直列に受信されてから前記複数のデータビットの残りの半分（第２の半分）が直列に受信される。複数のデータビットの最初の半分（第１の半分）が第１書込みデータバッファに保存され、第１書込みデータバッファの前記複数のデータビットの最初の半分（第１の半分）が第２書込みデータバッファにシフトされ、第１書込みデータバッファに複数のデータビットの残りの半分（第２の半分）が保存される。第２書込みデータバッファから複数のビットデータの最初の半分（第１の半分）がメモリセルアレイに書き込まれる。第１書込みデータバッファの複数のデータビットの残りの半分（第２の半分）が第２書込みデータバッファにシフトされ、第２書込みデータバッファから複数のデータビットの残りの半分（第２の半分）がメモリセルアレイに書き込まれる。   According to another embodiment of the present invention, a first half (first half) of the plurality of data bits is received in series, and then the remaining half (second half) of the plurality of data bits is serially received. Received. The first half (first half) of the plurality of data bits is stored in the first write data buffer, and the first half (first half) of the plurality of data bits of the first write data buffer is the second write data. Shifted to the buffer, the remaining half (second half) of the plurality of data bits is stored in the first write data buffer. The first half (first half) of the plurality of bit data is written from the second write data buffer to the memory cell array. The remaining half (second half) of the plurality of data bits of the first write data buffer is shifted to the second write data buffer, and the remaining half of the plurality of data bits (second half) from the second write data buffer. Are written into the memory cell array.

また、本発明の実施形態によれば、グローバルデータラインとローカルデータラインとの数を増加させずに、例えば４ビットプリフェッチ構造で８ビットプリフェッチスキムを具現することによって、チップサイズを増加させずに超高速動作が可能な集積回路メモリ装置を提供することができる。   In addition, according to the embodiment of the present invention, without increasing the number of global data lines and local data lines, for example, by implementing an 8-bit prefetch scheme with a 4-bit prefetch structure, without increasing the chip size. An integrated circuit memory device capable of ultra-high speed operation can be provided.

また、本発明の実施形態によれば、例えば、４ビットプリフェッチ構造を有するメモリ装置でバースト長によってビットラインの自動プリチャージ時点を調節して、例えば、バースト長が８に対応するデータをメモリセルに書き込めるようにワードラインイネーブル時間が延びた集積回路メモリ装置を提供することができる。   Also, according to the embodiment of the present invention, for example, in a memory device having a 4-bit prefetch structure, the bit line automatic precharge time is adjusted according to the burst length, and for example, data corresponding to a burst length of 8 Therefore, an integrated circuit memory device with an extended word line enable time can be provided.

本発明によれば、ｎビットプリフェッチ構造を利用して２ｎビットプリフェッチスキームを具現することができる。   According to the present invention, a 2n-bit prefetch scheme can be implemented using an n-bit prefetch structure.

或いは、本発明によれば、バースト長の変化により自動プリチャージ時点を調節することができる。   Alternatively, according to the present invention, the automatic precharge time can be adjusted by changing the burst length.

或いは、本発明によれば、ｎビットプリフェッチ構造のメモリ装置を利用して２ｎビットプリフェッチスキームを具現することができる。   Alternatively, according to the present invention, a 2n-bit prefetch scheme can be implemented using a memory device having an n-bit prefetch structure.

或いは、本発明によれば、バースト長の変化による自動プリチャージ制御方法を提供するができる。   Alternatively, according to the present invention, it is possible to provide an automatic precharge control method by changing the burst length.

本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照すべきである。   For a full understanding of the invention and its operational advantages and objects achieved by the practice of the invention, reference should be made to the accompanying drawings illustrating preferred embodiments of the invention and the contents described in the accompanying drawings. is there.

以下、図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同様の構成要素を示す。   Hereinafter, the present invention will be described in detail by describing preferred embodiments of the present invention with reference to the drawings. The same reference numbers provided in each drawing indicate similar components.

図６は、本発明の１つの実施形態の集積回路メモリ装置のブロックダイアグラムである。図６に示されたように、集積回路メモリ装置４００は、Ｎ個のデータビットが並列に書き込まれるメモリセルアレイ４１０を含む。書込みデータ経路４２０は、外部ターミナル４２６から直列ライン４２８に直列に２Ｎ個のデータビットを受信する。図６に示されたように、書込みデータ経路４２０は、直列ライン４２８上に受信される２Ｎ個のデータビットを保存するための２Ｎ個の書込みデータバッファ４２２と２Ｎ個のスイッチ４２４とで構成される。Ｎ個のデータライン４１２はまた、メモリセルアレイ４１０に並列にＮデータビットを書き込むために、２Ｎ個のスイッチ４２４のうち少なくともＮ個をメモリセルアレイ４１０にする連結。   FIG. 6 is a block diagram of an integrated circuit memory device according to one embodiment of the present invention. As shown in FIG. 6, the integrated circuit memory device 400 includes a memory cell array 410 into which N data bits are written in parallel. Write data path 420 receives 2N data bits in series on serial line 428 from external terminal 426. As shown in FIG. 6, the write data path 420 is comprised of 2N write data buffers 422 and 2N switches 424 for storing 2N data bits received on the serial line 428. The N data lines 412 also connect at least N of the 2N switches 424 to the memory cell array 410 to write N data bits in parallel to the memory cell array 410.

図６は、複数データビットを並列に保存するためのメモリセルアレイ４１０を含む集積回路メモリ装置４００として具体化された本発明の１つの実施形態を示している。書込みデータ経路４２０は、外部ターミナル４２６から２Ｎ個のデータビットを並列に受信し、２Ｎ個のデータビットをそれぞれＮ個に２分したうちの一方である第１グループ（最初の半分、或いは、第１の半分）を並列にメモリセルアレイ４１０に保存してから、２Ｎ個のデータビットをそれぞれＮ個に２分したうちの残りである第２グループ（残りの半分、或いは、第２の半分）を並列にメモリセルアレイ４１０に保存する。図６は、本発明の１つの実施形態の集積回路メモリ装置４００の動作方法を示している。この動作方法は、外部ターミナル４２６から２Ｎ個のデータビットを直列に受信し、これらを２Ｎ個の書込みデータバッファ４２２に保存し、書込みデータバッファ４２２から２Ｎ個のデータビットをそれぞれＮ個に２分したうちの第１グループを並列にメモリセルアレイ４１０に保存してから、書込みデータバッファ４２２から２個のデータビットをそれぞれＮ個に２分したうちの残りの第２グループを並列にメモリセルアレイ４１０に保存する。   FIG. 6 illustrates one embodiment of the present invention embodied as an integrated circuit memory device 400 that includes a memory cell array 410 for storing multiple data bits in parallel. The write data path 420 receives 2N data bits from the external terminal 426 in parallel, and the first group (the first half or the first half) of one of the 2N data bits divided into two. Half of 1) is stored in parallel in the memory cell array 410, and the remaining second group (the remaining half or the second half) of the 2N data bits divided into two is divided into two. The data is stored in the memory cell array 410 in parallel. FIG. 6 illustrates a method of operating the integrated circuit memory device 400 of one embodiment of the present invention. This method of operation receives 2N data bits from the external terminal 426 in series, stores them in 2N write data buffers 422, and divides 2N data bits from the write data buffer 422 into N pieces each. The first group is stored in the memory cell array 410 in parallel, and then the remaining second group of the two data bits divided into two from the write data buffer 422 is stored in the memory cell array 410 in parallel. save.

図７及び図８は、本発明の実施形態の書込みデータ経路のブロックダイアグラムである。図７に示す実施形態は、本発明の第１実施形態であり、図９乃至図１２と関連して具体的に説明される。図８に示す実施形態は、本発明の第２実施形態であり、図１５と２１と関連して具体的に説明される。   7 and 8 are block diagrams of the write data path of the embodiment of the present invention. The embodiment shown in FIG. 7 is a first embodiment of the present invention, and will be specifically described in conjunction with FIGS. 9 to 12. The embodiment shown in FIG. 8 is a second embodiment of the present invention and will be specifically described in connection with FIGS.

図７を参照すれば、書込みデータ経路４２０’は、直列ライン４２８を通じて外部ターミナル４２６と連結される第１及び第２直列−並列変換部４３０ａ、４３０ｂで構成される。書込みデータ経路４２０’には、Ｎ個の第１グロ−バルデータライン４３４ａとＮ個の第２グロ−バルデータライン４３４ｂとがさらに設けられている。図６の２Ｎ個の書込みデータバッファ４２２は、Ｎ個の第１書込みデータバッファ４３２ａとＮ個の第２書込みデータバッファ４３２ｂとで構成される。また、図６の２Ｎ個のスイッチ４２４は、Ｎ個の第１スイッチ４３６ａとＮ個の第２スイッチ４３６ｂとで構成される。図７に示されたように、Ｎ個の第１書込みデータバッファ４３２ａは、第１直列−並列変換部４３０ａと連結され、Ｎ個の第１グロ−バルデータラインのそれぞれは、Ｎ個の第１スイッチ４３６ａそれぞれとＮ個の第１書込みデータバッファ４３２ａのそれぞれの間に連結される。これと同様に、図７に示されたように、Ｎ個の書込みデータバッファ４３２ｂは、第２直列−並列変換部４３０ｂと連結され、Ｎ個の第２グロ−バルデータラインのそれぞれは、Ｎ個の第２スイッチ４３６ｂのそれぞれとＮ個の第２書込みデータバッファ４３２ｂのそれぞれの間に連結される。最後に、図７においては、図６のＮ個のデータラインは、Ｎ個のローカルデータライン４３８である。Ｎ個のローカルデータライン４３８のそれぞれは、Ｎ個の第１スイッチ４３６ａ及びＮ個の第２スイッチ４３６ｂのそれぞれとメモリセルのアレイ４１０との間に連結される。   Referring to FIG. 7, the write data path 420 ′ includes first and second serial-parallel converters 430 a and 430 b connected to the external terminal 426 through a serial line 428. The write data path 420 'is further provided with N first global data lines 434a and N second global data lines 434b. The 2N write data buffers 422 in FIG. 6 are configured by N first write data buffers 432a and N second write data buffers 432b. Further, the 2N switches 424 in FIG. 6 are configured by N first switches 436a and N second switches 436b. As shown in FIG. 7, the N first write data buffers 432a are connected to the first serial-parallel converter 430a, and each of the N first global data lines includes N first One switch 436a is connected to each of the N first write data buffers 432a. Similarly, as shown in FIG. 7, N write data buffers 432b are connected to the second serial-parallel converter 430b, and each of the N second global data lines is N The second switches 436b are connected to the N second write data buffers 432b. Finally, in FIG. 7, the N data lines in FIG. 6 are N local data lines 438. Each of the N local data lines 438 is coupled between each of the N first switches 436a and N second switches 436b and the array 410 of memory cells.

外部ターミナル４２６を通じて直列に受信される２Ｎ個のデータビットをそれぞれＮ個に２分したうちの第１グループが第１直列−並列変換部４３０ａに保存され、外部ターミナル４２６を通じて直列に受信される２Ｎ個のデータビットをそれぞれＮ個に２分したうちの残りの第２グループが第２直列−並列変換部４３０ｂに受信される。２Ｎ個のデータビットのうちのＮ個の第１グループは、第１書込みデータバッファ４３２ａに保存され、２Ｎ個のデータビットのうちの残りのＮ個の第２グループは、第２書込みデータバッファ４３２ｂに保存される。２Ｎ個のデータビットのうちのＮ個の第１グループは、第１書込みデータバッファ４３２ａからメモリセルアレイ４１０に、そして、２Ｎ個のデータビットのうちの残りのＮ個の第２グループは、第２書込みデータバッファ４３２ｂからメモリセルアレイ４１０に、ローカルデータライン４３８を通じて書き込まれる。   Of the 2N data bits received in series through the external terminal 426, a first group of N divided into two is stored in the first serial-parallel conversion unit 430a, and 2N received in series through the external terminal 426. The remaining second group of the N data bits divided into two is received by the second serial-parallel converter 430b. N first groups of 2N data bits are stored in the first write data buffer 432a, and the remaining N second groups of 2N data bits are stored in the second write data buffer 432b. Saved in. N first groups of the 2N data bits are transferred from the first write data buffer 432a to the memory cell array 410, and the remaining N second groups of the 2N data bits are the second ones. Data is written from the write data buffer 432b to the memory cell array 410 through the local data line 438.

図８は、本発明の第２実施形態の書込みデータ経路のブロックダイアグラムである。図８に示されたように、書込みデータ経路４２０'’は、外部ターミナル４２６と連結される直列−並列変換部４４０を含む。書込みデータ経路４２０'’には、Ｎ個の第１書込みデータバッファ４４２ａとＮ個の第２書込みデータバッファ４４２ｂ、及び、Ｎ個の第１スイッチ４４６ａとＮ個の第２スイッチ４４６ｂも提供される。Ｎ個の第１書込みデータバッファ４４２ａは、直列−並列変換部４４０と連結され、Ｎ個の書込みデータバッファ４４２ａのそれぞれはＮ個の第１スイッチ４４６ａのそれぞれと連結される。また、Ｎ個の第２書込みデータバッファ４４２ｂは、Ｎ個の第２スイッチ４４６ｂのそれぞれと連結される。Ｎ個のグローバルデータライン４４４のそれぞれは、Ｎ個の第２スイッチ４４６ｂのそれぞれとＮ個の第２書込みデータバッファ４４２ｂのそれぞれとの間に連結される。最後に、Ｎ個のローカルデータライン４４８のそれぞれは、Ｎ個の第２スイッチ４４６ｂのそれぞれとメモリセルアレイ４１０との間に連結される。   FIG. 8 is a block diagram of the write data path of the second embodiment of the present invention. As shown in FIG. 8, the write data path 420 ″ includes a serial-parallel converter 440 connected to the external terminal 426. The write data path 420 '' is also provided with N first write data buffers 442a, N second write data buffers 442b, and N first switches 446a and N second switches 446b. . The N first write data buffers 442a are connected to the serial-parallel converter 440, and each of the N write data buffers 442a is connected to each of the N first switches 446a. Further, the N second write data buffers 442b are connected to the N second switches 446b, respectively. Each of the N global data lines 444 is connected between each of the N second switches 446b and each of the N second write data buffers 442b. Finally, each of the N local data lines 448 is connected between each of the N second switches 446 b and the memory cell array 410.

図８は、本発明の第２実施形態の動作方法を示している。この動作方法は、２Ｎ個のデータビットをそれぞれＮ個に２分したうちのＮ個の第１グループが外部ターミナル４２６から直列に受信されてから、２Ｎ個のデータビットをそれぞれＮ個に２分したうちの残りのＮ個の第２グループが外部ターミナル４２６から直列に受信される動作を示している。２Ｎ個のデータビットのうちのＮ個の第１グループは、第１書込みデータバッファ４４２ａに保存された後、２Ｎ個のデータビットのうちの残りのＮ個の第２グループが第１書込みデータバッファ４４２ａに保存される際に、Ｎ個の第１スイッチ４４６ａを通じて第１書込みデータバッファ４４２ａから第２書込みデータバッファ４４２ｂにシフトされる。２Ｎ個のデータビットのうちのＮ個の第１グループは、Ｎ個の第２スイッチ４４６ｂを通じて第２書込みデータバッファ４４２ｂからメモリセルアレイ４１０に書き込まれる。２Ｎ個のデータビットのうちの残りのＮ個の第２グループは、Ｎ個の第１スイッチ４４６ａを通じて第１書込みデータバッファ４４２ａから第２書込みデータバッファ４４２ｂにシフトされた後、第２スイッチ４４６ｂを通じてメモリセルアレイ４１０に書き込まれる。すなわち、図８は、２Ｎ個のデータビットが書込みデータ経路４２０'’に保存され、Ｎ個のデータビットが並列にメモリセルアレイ４１０に書き込まれる書込みデータのパイプライン方式を示している。   FIG. 8 shows an operation method according to the second embodiment of the present invention. In this operation method, after N first groups of 2N data bits divided into 2 parts are received in series from the external terminal 426, 2N data bits are divided into 2 parts each. The remaining N second groups are received from the external terminal 426 in series. After the N first groups of 2N data bits are stored in the first write data buffer 442a, the remaining N second groups of 2N data bits are stored in the first write data buffer. When the data is stored in 442a, the data is shifted from the first write data buffer 442a to the second write data buffer 442b through the N first switches 446a. Of the 2N data bits, N first groups are written from the second write data buffer 442b to the memory cell array 410 through the N second switches 446b. The remaining N second groups of the 2N data bits are shifted from the first write data buffer 442a to the second write data buffer 442b through the N first switches 446a and then through the second switch 446b. Data is written in the memory cell array 410. That is, FIG. 8 shows a write data pipeline system in which 2N data bits are stored in the write data path 420 ″, and N data bits are written in the memory cell array 410 in parallel.

図９Ａ及び図９Ｂは、図７に示す第１実施形態の集積回路メモリ装置の具体的なブロックダイアグラムである。図９Ａ及び図９Ｂに示された実施形態では、バースト長が４（ＢＬ＝４）のスキームで８ビットプリフェッチ動作を行う。しかし、他の実施形態において、それより小さいかまたは大きいプリフェッチスキームとして使われうることは当業者に自明である。図９Ａ及び図９Ｂに示されたように、８ビットプリフェッチ動作にもかかわらず、８個のグローバルデータラインＧＤＬ＿０〜ＧＤＬ＿７が使われる一方で４個のローカルデータラインＬＤＬ＿０〜ＬＤＬ＿３のみが使われる。したがって、メモリ装置のレイアウト面積は、８ビットプリフェッチ動作を行っても、図５のメモリ装置に比べて減る。   9A and 9B are specific block diagrams of the integrated circuit memory device of the first embodiment shown in FIG. In the embodiment shown in FIGS. 9A and 9B, an 8-bit prefetch operation is performed in a scheme with a burst length of 4 (BL = 4). However, it will be apparent to those skilled in the art that in other embodiments, it can be used as a smaller or larger prefetch scheme. As shown in FIGS. 9A and 9B, despite the 8-bit prefetch operation, only eight local data lines LDL_0 to LDL_3 are used while eight global data lines GDL_0 to GDL_7 are used. Therefore, the layout area of the memory device is reduced as compared with the memory device of FIG. 5 even when the 8-bit prefetch operation is performed.

図９Ａを参照すれば、モードレジスタＭＲＳによりバースト長＝８（ＢＬ＝８）が選択され、ＢＬ＝８に相当する８ビットの入力デートが直列にバッファ５０２に受信される。バッファ５０２から出力される第１入力データビットは、第１内部データストローブ信号ＰＤＳの立上がりエッジに応答して第１入力データラッチ回路５１２の第１ラッチ５１１に保存される。第２入力データビットは、第１内部データストローブ信号ＰＤＳの立下りエッジに応答して第１入力データラッチ回路５１２の第２ラッチ５１３に保存される。２つの入力データビットが第１入力データラッチ回路５１２に保存された後に、第１ラッチ５１１の第１入力データビットと第２ラッチ５１３の第２入力データビットとがＰＤＳ信号の最初の立下りエッジに発生する第２内部データストローブ信号ＰＤＳＰに応答して同時に並列変換部５１４の第３ラッチ５１５と第４ラッチ５１７とにそれぞれ伝えられる。   Referring to FIG. 9A, burst length = 8 (BL = 8) is selected by the mode register MRS, and an 8-bit input date corresponding to BL = 8 is received by the buffer 502 in series. The first input data bit output from the buffer 502 is stored in the first latch 511 of the first input data latch circuit 512 in response to the rising edge of the first internal data strobe signal PDS. The second input data bit is stored in the second latch 513 of the first input data latch circuit 512 in response to the falling edge of the first internal data strobe signal PDS. After the two input data bits are stored in the first input data latch circuit 512, the first input data bit of the first latch 511 and the second input data bit of the second latch 513 are the first falling edge of the PDS signal. Are simultaneously transmitted to the third latch 515 and the fourth latch 517 of the parallel conversion unit 514 in response to the second internal data strobe signal PDSP generated at the same time.

次いで、図９Ａにおいて、第３入力データビットは、第１内部データストローブ信号ＰＤＳの第２の立上がりエッジに応答して第１入力データラッチ回路５１２の第１ラッチ５１１に保存され、第４入力データビットは、第１内部データストローブ信号ＰＤＳの第２の立下りエッジに応答して第１入力データラッチ回路５１２の第２ラッチ５１３に保存される。同時に、第３及び第４入力データビットは、ＰＤＳ信号の第２の立上がりエッジ及び立下りエッジに応答して並列変換部５１４のＰ１及びＰ４ノードにそれぞれ伝えられる。これにより、直列入力データの４ビットが並列変換部５１４内のＰ１ないしＰ４として示されたように、４ビットの並列入力データに変換される。並列データ出力５１６は、４ビット入力データをデータオーダリング回路５２０に出力する。データオーダリング回路５２０は、４ビット並列入力データの出力順序を決定する。しかし、本発明の他の実施形態では、データオーダリング回路５２０を使用しない場合もある。４ビット並列データＰ１〜Ｐ４は、複数の書込みスイッチ（ＷＳＷ）５２２〜５２８に提供される第１書込み制御信号ＷＤＢＩＣＳに応答してそれぞれの書込みデータバッファ５３２、５３４、５３６、５３８に保存される。第１書込み制御信号ＷＤＢＩＣＳは、図１０を参照して説明されるデータストローブカウンタから発生する。   Next, in FIG. 9A, the third input data bit is stored in the first latch 511 of the first input data latch circuit 512 in response to the second rising edge of the first internal data strobe signal PDS, and the fourth input data The bit is stored in the second latch 513 of the first input data latch circuit 512 in response to the second falling edge of the first internal data strobe signal PDS. At the same time, the third and fourth input data bits are transmitted to the P1 and P4 nodes of the parallel conversion unit 514 in response to the second rising edge and falling edge of the PDS signal, respectively. As a result, 4 bits of the serial input data are converted into 4-bit parallel input data as indicated by P1 to P4 in the parallel conversion unit 514. The parallel data output 516 outputs 4-bit input data to the data ordering circuit 520. The data ordering circuit 520 determines the output order of 4-bit parallel input data. However, in other embodiments of the present invention, the data ordering circuit 520 may not be used. The 4-bit parallel data P1 to P4 are stored in the respective write data buffers 532, 534, 536, and 538 in response to the first write control signal WDBICS provided to the plurality of write switches (WSW) 522 to 528. The first write control signal WDBICS is generated from the data strobe counter described with reference to FIG.

更に、バッファ５０２から出力される第５入力データビットは、第４内部データストローブ信号ＰＤＳ’の立上がりエッジに応答して第２入力データラッチ回路６１２の第５ラッチ６１１に保存される。第６入力データビットは、第４内部データストローブ信号ＰＤＳ’の立下りエッジに応答して第２入力データラッチ回路６１２の第６ラッチ６１３に保存される。第５及び第６入力データビットが第２入力データラッチ回路６１０に保存された後、第５及び第６ラッチ６１１、６１３内の第５及び第６入力データビットは、ＰＤＳ’信号の最初の立下りエッジから発生する第５内部データストローブ信号ＰＤＳＰ’に応答して並列変換部６１４の第７及び第８ラッチ６１５、６１７にそれぞれ同時に伝えられる。   Further, the fifth input data bit output from the buffer 502 is stored in the fifth latch 611 of the second input data latch circuit 612 in response to the rising edge of the fourth internal data strobe signal PDS ′. The sixth input data bit is stored in the sixth latch 613 of the second input data latch circuit 612 in response to the falling edge of the fourth internal data strobe signal PDS ′. After the fifth and sixth input data bits are stored in the second input data latch circuit 610, the fifth and sixth input data bits in the fifth and sixth latches 611 and 613 are the first rising edge of the PDS ′ signal. In response to the fifth internal data strobe signal PDSP ′ generated from the falling edge, the signals are simultaneously transmitted to the seventh and eighth latches 615 and 617 of the parallel conversion unit 614, respectively.

その後、第７入力データビットは、第４内部データストローブ信号ＰＤＳ’の第２の立上がりエッジに応答して第５ラッチ６１１に保存され、第８入力データビットは、第４内部データストローブ信号ＰＤＳ’の第２の立下りエッジに応答して第６ラッチ６１３に保存される。これと同時に、第７及び第８入力データビットは、ＰＤＳ’信号の第２の立上がりエッジ及び立下りエッジにそれぞれ応答して並列変換部６１４のノードＰ１’とＰ４’とにそれぞれ伝えられる。これにより直列に受信される第５ないし第８入力データビットは、第５ないし第８並列データビットＰ１’〜Ｐ４’に変換される。並列データ出力６１６は、４ビット並列入力データを、４ビット並列入力データの順序を決定するデータオーダリング回路６２０に出力する。前述したように、他の実施形態では、データオーダリング回路６２０を使用しない場合もある。   Thereafter, the seventh input data bit is stored in the fifth latch 611 in response to the second rising edge of the fourth internal data strobe signal PDS ′, and the eighth input data bit is stored in the fourth internal data strobe signal PDS ′. In the sixth latch 613 in response to the second falling edge. At the same time, the seventh and eighth input data bits are transmitted to the nodes P1 'and P4' of the parallel conversion unit 614 in response to the second rising edge and falling edge of the PDS 'signal, respectively. As a result, the fifth to eighth input data bits received in series are converted into the fifth to eighth parallel data bits P1 'to P4'. The parallel data output 616 outputs the 4-bit parallel input data to the data ordering circuit 620 that determines the order of the 4-bit parallel input data. As described above, in other embodiments, the data ordering circuit 620 may not be used.

次いで、４ビット並列データは、第２書込み制御信号ＷＤＢＩＣＳ’に応答して複数の書込みデータバッファ６３２〜６３８に保存される。第２書込み制御信号ＷＤＢＩＣＳ’は、図１０で説明されるデータストローブカウンタにより生成される。したがって、直列に受信されたデータの８ビットは、８ビットの並列データに変換され、８個の書込みデータバッファ５３２〜５３８、６３２〜６３８に保存される。   Then, the 4-bit parallel data is stored in the plurality of write data buffers 632 to 638 in response to the second write control signal WDICS '. The second write control signal WDBICS 'is generated by the data strobe counter described with reference to FIG. Therefore, 8 bits of serially received data are converted into 8-bit parallel data and stored in the eight write data buffers 532-538 and 632-638.

したがって、図９Ａに記載された本発明の実施形態では、第１直列−並列変換部５１０は、第１内部データストローブ信号、例えばＰＤＳ、ＰＤＳＰ及びＰＤＳＥＮに応答し、第２直列−並列変換部６１０は、第２内部データストローブ信号、例えばＰＤＳ’、ＰＤＳＰ’及びＰＤＳＥＮ’に応答する。一方、図９Ｂを参照すれば、第１直列−並列変換部５１０’と第２直列−並列変換部６１０’は、両方とも同時に内部データストローブ信号、例えばＰＤＳ、ＰＤＳＰ及びＰＤＳＥＮに応答する。   Therefore, in the embodiment of the present invention described in FIG. 9A, the first serial-parallel converter 510 responds to the first internal data strobe signals, eg, PDS, PDSP and PDSEN, and the second serial-parallel converter 610. Responds to a second internal data strobe signal, eg PDS ′, PDSP ′ and PDSEN ′. Meanwhile, referring to FIG. 9B, both the first serial-parallel converter 510 'and the second serial-parallel converter 610' respond to internal data strobe signals, eg, PDS, PDSP, and PDSEN at the same time.

次いで、図９Ａ及び９Ｂに示す集積回路メモリ装置の動作を説明する。この集積回路メモリ装置では、８ビットの直列入力データが８個の書込みデータバッファに保存された後、第１書込みデータバッファ５３２〜５３８に保存された並列入力データである第１グループの４ビットは、複数の制御スイッチ（ＣＳＷ）５４２〜５４８に提供される第１スイッチング信号ＣＩＣＳに応答してそれぞれのローカルデータラインＬＤＬ＿０〜ＬＤＬ＿３に伝えられ、カラム選択ライン部５５０に提供されるカラム選択信号ＣＳＬに応答して選択されるビットラインＢＬを通してメモリセルアレイ５６０の選択されたメモリセルに書き込まれる。次いで、第２書込みデータバッファ６３２〜６３８に保存された第２グループの４ビット並列入力データは、第２制御スイッチ（ＣＳＷ）６４２〜６４８に提供される第２スイッチング信号ＣＩＣＳ’に応答してそれぞれのローカルデータラインＬＤＬ＿０〜ＬＤＬ＿３に伝えられる。   Next, the operation of the integrated circuit memory device shown in FIGS. 9A and 9B will be described. In this integrated circuit memory device, after the 8-bit serial input data is stored in the eight write data buffers, the first group of 4 bits, which are the parallel input data stored in the first write data buffers 532 to 538, are stored in the integrated circuit memory device. In response to the first switching signal CICS provided to the plurality of control switches (CSWs) 542 to 548, the data is transmitted to the local data lines LDL_ 0 to LDL_ 3 and supplied to the column selection line unit 550. The selected memory cell of the memory cell array 560 is written through the bit line BL selected in response. Next, the second group of 4-bit parallel input data stored in the second write data buffers 632 to 638 is respectively responsive to the second switching signal CICS ′ provided to the second control switches (CSW) 642 to 648. Local data lines LDL_0 to LDL_3.

ここで、ＣＳＷ５４２〜５４８を第１制御スイッチと呼び、ＣＳＷ６４２〜６４８を第２制御スイッチと呼ぶ。また、ＷＳＷ５２２〜５２８を第３スイッチと呼び、ＷＳＷ６２２〜６２８を第４スイッチと呼ぶ。   Here, the CSWs 542 to 548 are called first control switches, and the CSWs 642 to 648 are called second control switches. Further, the WSWs 522 to 528 are referred to as third switches, and the WSWs 622 to 628 are referred to as fourth switches.

したがって、図９Ａ及び図９Ｂに示されたように、本発明の実施形態では、８個のグローバルデータラインＧＤＬ＿０〜ＧＤＬ＿７と共に４個のローカルデータラインＬＤＬ＿０〜ＬＤＬ＿３のみが使われる。したがって、集積回路レイアウト面積は、従来の８個のグロ−バルデータラインと８個のローカルデータラインとで８ビットプリフェッチを行う書込みデータ経路に比べて減る。   Therefore, as shown in FIGS. 9A and 9B, in the embodiment of the present invention, only four local data lines LDL_0 to LDL_3 are used together with eight global data lines GDL_0 to GDL_7. Therefore, the integrated circuit layout area is reduced as compared with the conventional write data path in which 8-bit prefetch is performed with 8 global data lines and 8 local data lines.

図１０は、本発明の１つの実施形態における第１書込み制御信号ＷＤＢＩＣＳ及び第２書込み制御信号ＷＤＢＩＣＳ’の発生回路を説明するブロックダイアグラムである。図１０に示されたように、書込み制御信号は、第１データストローブ信号ＰＤＳに応答するバッファ７１０と、バッファ７１０の出力に応答して第１データストローブ信号ＰＤＳの立上がり及び立下りエッジ数をカウントするデータストローブカウンタ７２０とにより発生する。第１書込み制御信号ＷＤＢＩＣＳは、データストローブ信号ＰＤＳの第２の立下りエッジに応答して発生し、第２書込み制御信号ＷＤＢＩＣＳ’は、データストローブ信号ＰＤＳの第４の立下りエッジに応答して発生する。この実施形態によりＰＤＳＥＮ及びＰＤＳＥＮ’信号も生成されうる。   FIG. 10 is a block diagram illustrating a circuit for generating the first write control signal WDBICS and the second write control signal WDBICS ′ according to an embodiment of the present invention. As shown in FIG. 10, the write control signal counts the buffer 710 responding to the first data strobe signal PDS and the rising and falling edges of the first data strobe signal PDS in response to the output of the buffer 710. Generated by the data strobe counter 720. The first write control signal WDBICS is generated in response to the second falling edge of the data strobe signal PDS, and the second write control signal WDBICS ′ is in response to the fourth falling edge of the data strobe signal PDS. appear. This embodiment may also generate PDSEN and PDSEN 'signals.

図１１は、図９で説明された実施形態のためのスイッチング信号の発生回路の実施形態を説明するブロックダイアグラムである。図１１に示されたように、スイッチング信号は、チップ選択信号／ＣＳとファンクション信号ＦＮに応答してアクティブ命令信号ＡＣＴ、読出命令信号ＲＤＡ及び書込み命令信号ＷＲＡを発生させるコマンダーデコーダ１０４を使用して発生する。制御信号発生回路１１１０は、書込み命令信号ＷＲＡに応答して所定の時間間隔で第１及び第２スイッチング信号ＣＩＣＳ、ＣＩＣＳ’を発生する。   FIG. 11 is a block diagram illustrating an embodiment of a switching signal generation circuit for the embodiment described in FIG. As shown in FIG. 11, the switching signal is generated using the commander decoder 104 which generates the active command signal ACT, the read command signal RDA, and the write command signal WRA in response to the chip selection signal / CS and the function signal FN. appear. The control signal generation circuit 1110 generates the first and second switching signals CICS and CICS ′ at a predetermined time interval in response to the write command signal WRA.

次いで、本発明の他の実施形態では、図１１の命令デコーダ１１０４は、１１０４’として示され、命令デコーダ１１０４に提供されるチップ選択信号／ＣＳとファンクション信号とＦＮに応答してモードリセット命令とリフレッシュ命令ＲＥＦをも発生する。   Next, in another embodiment of the present invention, the instruction decoder 1104 of FIG. 11 is shown as 1104 ′, and a mode reset instruction in response to the chip select signal / CS, function signal, and FN provided to the instruction decoder 1104. A refresh instruction REF is also generated.

図１２Ａ及び１２Ｂは、図７及び９Ａ乃至図１１に記載された本発明の実施形態によって８ビットプリフェッチ動作を行うタイミングダイアグラムである。さらに具体的には、図１２Ａは、図９Ａのタイミングダイアグラムであり、図１２Ｂは図９Ｂのタイミングダイアグラムである。これらのタイミングダイアグラムは、前述した書込みデータバッファ５３２〜５３８、６３２〜６３８の動作だけでなく、多様な制御信号を説明する。これに対する比較のために、図１３及び１４は、図３を参照して前述したＦＣＲＡＭの４ビットプリフェッチ動作とＤＤＲ ＳＤＲＡＭでの４ビットプリフェッチ動作を説明するタイミングダイアグラムである。   12A and 12B are timing diagrams for performing an 8-bit prefetch operation according to the embodiment of the present invention described in FIGS. 7 and 9A to 11. More specifically, FIG. 12A is the timing diagram of FIG. 9A, and FIG. 12B is the timing diagram of FIG. 9B. These timing diagrams illustrate various control signals as well as the operation of the write data buffers 532-538, 632-638 described above. For comparison, FIGS. 13 and 14 are timing diagrams illustrating the 4-bit prefetch operation of the FCRAM and the 4-bit prefetch operation of the DDR SDRAM described above with reference to FIG.

図１３において、”００００”番地に書き込むための４ビット入力データは、以前の書込み命令ＷＲ０に応答して書き込まれるのではなく、次の書込み命令ＷＲ１を受信した後に書き込まれる。したがって、入力データは、以前のサイクルＣＹＣ＃１で書込みデータバッファに保存された後にサイクルＣＹＣ＃２において次の書込み命令ＷＲ１に応答してメモリセルに書き込まれる。   In FIG. 13, the 4-bit input data for writing to the address “0000” is not written in response to the previous write command WR0, but is written after receiving the next write command WR1. Therefore, the input data is stored in the write data buffer in the previous cycle CYC # 1, and then written in the memory cell in response to the next write command WR1 in the cycle CYC # 2.

図１４において、ＤＤＲ ＳＤＲＡＭでは、”００００”番地に書き込むための４ビット入力データは、図１３に示されたように、次の書込み命令ＷＲ１に応答するのではなく、書込み命令ＷＲ０に応答して該当メモリセルに書き込まれる。このＤＤＲ ＳＤＲＡＭは、入力データを書込みデータバッファに保存せずに直ちにメモリセルに書き込むため、書込みデータバッファを含まない。   In FIG. 14, in the DDR SDRAM, the 4-bit input data for writing to the address “0000” is not in response to the next write command WR1, but in response to the write command WR0, as shown in FIG. Data is written in the corresponding memory cell. The DDR SDRAM does not include a write data buffer because input data is immediately written to a memory cell without being stored in the write data buffer.

図１５は、図８に記載された本発明の第２実施形態のさらに具体的なブロックダイアグラムである。図８に示されたように、単にＮ個のグローバルデータラインとＮ個のローカルデータラインとを２Ｎ個の書込みデータ経路に使用するために、書込みデータ経路にパイプライン構成が使われる。これにより、グロ−バルデータラインとローカルデータラインの数は従来の書込みデータ経路と比較して減る。   FIG. 15 is a more specific block diagram of the second embodiment of the present invention described in FIG. As shown in FIG. 8, a pipeline configuration is used for the write data path to simply use N global data lines and N local data lines for 2N write data paths. This reduces the number of global data lines and local data lines compared to the conventional write data path.

さらに具体的には、図１５を参照すれば、書込みデータ経路７００は、例えば既に図９で説明されたような直列−並列変換部５１０、オプションであるデータオーダリング回路５２０、第１スイッチ７２２〜７２８、第１書込みデータバッファ７３２〜７３８、第２スイッチ７４２〜７４８、第２書込みデータバッファ７５２〜７５８及び第３スイッチ７６２〜７６８を含むパイプラインステージで構成される。図１５に示されたように、このような実施形態は、例えば図９の実施形態よりデータラインが少数である。なぜなら、グロ−バルデータラインＧＤＬ＿０〜ＧＤＬ＿３の数は、４ビットプリフェッチスキームと同じであり、ローカルデータラインＬＤＬ＿０〜ＬＤＬ＿３の数は、４ビットプリフェッチスキームと同じであるためである。それゆえに、メモリ装置のレイアウト面積は減る。   More specifically, referring to FIG. 15, the write data path 700 includes, for example, a serial-parallel converter 510, an optional data ordering circuit 520, and first switches 722 to 728 as already described in FIG. The first write data buffers 732 to 738, the second switches 742 to 748, the second write data buffers 752 to 758, and the third switches 762 to 768 are included. As shown in FIG. 15, such an embodiment has fewer data lines than the embodiment of FIG. 9, for example. This is because the number of global data lines GDL_0 to GDL_3 is the same as that of the 4-bit prefetch scheme and the number of local data lines LDL_0 to LDL_3 is the same as that of the 4-bit prefetch scheme. Therefore, the layout area of the memory device is reduced.

次いで、図１５において、ＢＬ＝８に対応する８ビット入力データは、バッファ５０２を通じて直列に受信される。直列入力データの第１の４ビットは、並列出力データ回路５１０において４ビット並列入力データに変換され、並列入力データの第１の４ビットはオプションであるデータオーダリング回路５２０に提供される。データオーダリング回路５２０は、４ビット並列入力データの出力順序を決定する。その後、並列入力データの最初の４ビットは、書込みスイッチ（ＷＳＷ）７２２〜７２８に提供される第１書込み制御信号ＷＤＢＩＣＳに応答して第１書込みデータバッファ７３２〜７３８に保存される。これと同時に、直列入力データの第２の４ビットは、並列データ出力回路５１０から４ビットの並列入力データに変換され、もし存在するならば、データオーダリング回路５２０に提供される。   Next, in FIG. 15, 8-bit input data corresponding to BL = 8 is received serially through the buffer 502. The first 4 bits of the serial input data are converted to 4-bit parallel input data in the parallel output data circuit 510, and the first 4 bits of the parallel input data are provided to the optional data ordering circuit 520. The data ordering circuit 520 determines the output order of 4-bit parallel input data. Thereafter, the first 4 bits of the parallel input data are stored in the first write data buffers 732 to 738 in response to the first write control signal WDBICS provided to the write switches (WSW) 722 to 728. At the same time, the second 4 bits of the serial input data are converted from the parallel data output circuit 510 to 4 bits of parallel input data and provided to the data ordering circuit 520 if present.

次いで、第１書込みデータバッファ７３２〜７３８に保存された並列入力データの第１の４ビットは、書込みスイッチＷＳＷ、７４２〜７４８に提供される第２書込み制御信号ＷＤＢＩＣＳ’に応答して第２書込みデータバッファ７５２〜７５８に保存される。これと同時に、データオーダリング回路５２０から並列ビットデータの第２の４ビットはまた、第１書込み制御信号ＷＤＢＩＣＳの第２の活性化に応答して第１書込みデータバッファ７３２〜７３８に保存される。これにより、並列入力データの第１の４ビットと第２の４ビットとは、順次にメモリセルアレイ５６０に伝えられ、多数のＷＤＢＩＣＳ、ＷＤＢＩＣＳ’、ＣＩＣＳ、ＣＳＬ信号に応答して選択されたメモリセルに書き込まれる。図１５に示されたように、これらのＷＤＢＩＣＳ、ＷＤＢＩＣＳ’、ＣＩＣＳ、ＣＳＬ信号は、パイプライン動作のために第１の４ビットのために、そして、第２の４ビットのために２回イネーブルされる。   Then, the first four bits of the parallel input data stored in the first write data buffers 732 to 738 are second written in response to the second write control signal WDBICS ′ provided to the write switches WSW and 742 to 748. It is stored in the data buffers 752 to 758. At the same time, the second four bits of parallel bit data from the data ordering circuit 520 are also stored in the first write data buffers 732 to 738 in response to the second activation of the first write control signal WDBICS. As a result, the first 4 bits and the second 4 bits of the parallel input data are sequentially transmitted to the memory cell array 560 and selected in response to a number of WDBICS, WDBICS ′, CICS, and CSL signals. Is written to. As shown in FIG. 15, these WDBICS, WDBICS ', CICS, and CSL signals are enabled twice for the first 4 bits for pipeline operation and for the second 4 bits. Is done.

次いで、本発明の実施形態のプリチャージ制御回路について説明する。このプリチャージ制御回路は、各Ｎ個の並列ビットを２グループとして、メモリセルアレイに２Ｎ個のデータビットを書き込むために十分な時間にわたってメモリセルアレイのワードラインを活性化させるために図６乃至図１２及び図１５の実施形態と関連して使われる。本発明の実施形態のプリチャージ制御回路を説明するために、図１６を参照して従来のプリチャージ制御回路を説明する。   Next, a precharge control circuit according to an embodiment of the present invention will be described. This precharge control circuit groups each of the N parallel bits into two groups, and activates the word lines of the memory cell array for a time sufficient to write 2N data bits to the memory cell array. And in connection with the embodiment of FIG. In order to describe the precharge control circuit according to the embodiment of the present invention, a conventional precharge control circuit will be described with reference to FIG.

図１６は、図１３と共に使われる従来のプリチャージ制御回路に対するタイミングダイアグラムである。図１６に示されたように、４ビットプリフェッチスキームを使用してあらゆる入力データＤ０、Ｄ１、Ｄ２、Ｄ３を該当メモリセルに書き込むためにワードラインを活性化させるために、ワードラインはＴ０時間にわたってイネーブルされる。   FIG. 16 is a timing diagram for a conventional precharge control circuit used in conjunction with FIG. In order to activate the word line to write any input data D0, D1, D2, D3 to the corresponding memory cell using a 4-bit prefetch scheme as shown in FIG. Enabled.

図１７は、図５を参照して説明した８ビットプリフェッチスキームにおいてワードラインをイネーブルさせる従来の技術を示している。図１７において、図５に示す８ビットプリフェッチスキームでは、８ビットが並列に書き込まれるために、図１６に示す４ビットプリフェッチスキームで使われたＴ０時間は、メモリセルに８ビットの入力データを書き込むのに十分な時間である。なぜなら、図５において、８ビット入力デートは、並列入力データに変換された後、同時に該当メモリセルに書き込まれるためである。   FIG. 17 shows a conventional technique for enabling a word line in the 8-bit prefetch scheme described with reference to FIG. In FIG. 17, in the 8-bit prefetch scheme shown in FIG. 5, 8 bits are written in parallel, and therefore, T0 time used in the 4-bit prefetch scheme shown in FIG. 16 writes 8-bit input data to the memory cell. It is enough time. This is because an 8-bit input date in FIG. 5 is written into the corresponding memory cell at the same time after being converted into parallel input data.

図１８は、図１６及び図１７に示すプリチャージスキームが本発明の実施形態に適用されない理由を説明する。特に、図１８に示されたように、同じプリフェッチ時間Ｔ０が本発明の実施形態に使われれば、２Ｎ個のデータビットをそれぞれＮ個に２分したうちのＮ個の第２グループは、メモリセルアレイに書き込むことができない。言い換えれば、入力データＤ４〜Ｄ７が失われる。本発明の実施形態によって、プリチャージ制御回路は、Ｎ個の並列データの２グループ分である２Ｎ個のデータビットをメモリセルアレイに書き込むのに十分な時間の間、メモリセルのワードラインを活性化させる。   FIG. 18 explains why the precharge scheme shown in FIGS. 16 and 17 is not applied to the embodiment of the present invention. In particular, as shown in FIG. 18, if the same prefetch time T0 is used in the embodiment of the present invention, the N second groups of the 2N data bits divided into two are divided into memory. Cannot write to the cell array. In other words, the input data D4 to D7 are lost. According to an embodiment of the present invention, the precharge control circuit activates the word line of the memory cell for a time sufficient to write 2N data bits, which are two groups of N parallel data, to the memory cell array. Let

さらに具体的には、図１８に示されたように、４ビットプリフェッチスキームに使われたＴ０時間は、本発明の実施形態による８ビット入力データをメモリセルアレイに書き込むのに十分ではない。なぜなら、前述されたように、本発明の実施形態によれば、８ビット入力デートは、同時にメモリセルに書き込まれないためである。言い換えれば、８ビットの直列入力データは、第１及び第２グループに分けられるためである。４ビット直列入力データの第１グループが４ビット並列データに変換される。その後、４ビット直列入力データの第２グループが４ビット並列入力データに変換される。それにより、第１の４ビット入力データがメモリセルに並列に書き込まれた後、第２の４ビット入力データがメモリセルに並列に書き込まれる。したがって、本発明の実施形態において、ワードラインイネーブル時間は、バースト長（ＢＬ）＝４、ＢＬ＝８によって調整されねばならない。   More specifically, as shown in FIG. 18, the T0 time used for the 4-bit prefetch scheme is not sufficient to write 8-bit input data to the memory cell array according to an embodiment of the present invention. This is because, as described above, according to the embodiment of the present invention, the 8-bit input date is not simultaneously written into the memory cell. In other words, 8-bit serial input data is divided into first and second groups. A first group of 4-bit serial input data is converted to 4-bit parallel data. Thereafter, the second group of 4-bit serial input data is converted to 4-bit parallel input data. Thereby, after the first 4-bit input data is written in parallel to the memory cell, the second 4-bit input data is written in parallel to the memory cell. Therefore, in the embodiment of the present invention, the word line enable time must be adjusted by burst length (BL) = 4, BL = 8.

図１９は、集積回路メモリ装置の第１プリチャージモードの間において、Ｎ並列ビットの２グループ分である２Ｎ個のデータビットをメモリセルアレイに書き込むのに十分な時間のためにメモリセルアレイのワードラインをイネーブルさせるプリチャージ制御回路の回路ダイアグラムである。プリチャージ制御回路１９００は、集積回路メモリ装置の第２プリチャージモードの間において、Ｎ並列ビットの１つの形式であるＮデータビットのグループをメモリセルアレイに書き込むのに十分な時間にわたってメモリセルアレイのワードラインを活性化させる。   FIG. 19 illustrates the word line of the memory cell array for a time sufficient to write 2N data bits, which are two groups of N parallel bits, into the memory cell array during the first precharge mode of the integrated circuit memory device. 2 is a circuit diagram of a precharge control circuit for enabling The precharge control circuit 1900 provides a word of the memory cell array for a time sufficient to write a group of N data bits, one form of N parallel bits, to the memory cell array during a second precharge mode of the integrated circuit memory device. Activate the line.

さらに具体的には、図１９に示されたように、プリチャージ制御回路１９００は、バースト長信号ＢＬ−１、ＢＬ−２と命令デコーダ１９０４が発生するプリチャージ命令信号ＡＰ＿ＣＭＤを受信した後に、プリチャージ制御信号ＡＰを出力する。命令デコーダ１９０４は、外部命令信号／ＣＳ、ＦＮと外部クロック信号ＣＬＫ、／ＣＬＫに応答することができる。例えば、メモリ装置が４ビットプリフェッチ（ＢＬ＝４が選択された時）で動作する時は、ＢＬ−１がイネーブルされる。また、本発明の実施形態において、メモリ装置が８ビットプリフェッチ（ＢＬ＝８が選択された時）で動作する時は、ＢＬ−２がイネーブルされる。   More specifically, as shown in FIG. 19, the precharge control circuit 1900 receives the burst length signals BL-1 and BL-2 and the precharge command signal AP_CMD generated by the command decoder 1904, and then precharges the signal. The charge control signal AP is output. Command decoder 1904 can respond to external command signals / CS, FN and external clock signals CLK, / CLK. For example, when the memory device operates with 4-bit prefetch (when BL = 4 is selected), BL-1 is enabled. In the embodiment of the present invention, BL-2 is enabled when the memory device operates with 8-bit prefetch (when BL = 8 is selected).

図１９に示されたように、ＢＬ＝４のための遅延時間ＤＴ１は、ＢＬ＝８のための遅延時間ＤＴ２より短い。したがって、第１遅延回路１９１０は相対的に短い第１遅延時間ＤＴ１を提供し、第２遅延回路１９２０は相対的に長い第２遅延時間ＤＴ２を提供する。１つの実施形態において、ＤＴ１は３.５クロックサイクルであり、一方、ＤＴ２は５.５クロックサイクルである。結合回路１９３０は、第１遅延回路１９１０及び第２遅延回路１９２０からプリチャージ制御信号ＡＰを提供する。したがって、ＢＬ＝４のためのプリチャージ制御信号ＡＰは、ＢＬ＝８のためのプリチャージ制御信号ＡＰより速く活性化されてワードラインを非活性化させる。したがって、ＢＬ＝８のためのワードラインイネーブル時間は、図１８に示されたＴ０時間と比較して長くなる。   As shown in FIG. 19, the delay time DT1 for BL = 4 is shorter than the delay time DT2 for BL = 8. Accordingly, the first delay circuit 1910 provides a relatively short first delay time DT1, and the second delay circuit 1920 provides a relatively long second delay time DT2. In one embodiment, DT1 is 3.5 clock cycles, while DT2 is 5.5 clock cycles. The coupling circuit 1930 provides a precharge control signal AP from the first delay circuit 1910 and the second delay circuit 1920. Therefore, the precharge control signal AP for BL = 4 is activated faster than the precharge control signal AP for BL = 8 to deactivate the word line. Therefore, the word line enable time for BL = 8 is longer than the T0 time shown in FIG.

図１３に示されたように、ＢＬ＝４のためのワードラインイネーブル時間は、ほぼ３.５クロックサイクルである。一方、図１２に示されたように、ＢＬ＝８のためのワードラインイネーブル時間は、ほぼ５.５クロックサイクルである。１つの実施形態において、モードレジスタは、第１及び第２プリチャージモードを選択するように設定されて、プリチャージ制御回路１９１０は、モードレジストに応答する。   As shown in FIG. 13, the word line enable time for BL = 4 is approximately 3.5 clock cycles. On the other hand, as shown in FIG. 12, the word line enable time for BL = 8 is approximately 5.5 clock cycles. In one embodiment, the mode register is set to select the first and second precharge modes, and the precharge control circuit 1910 is responsive to the mode resist.

次いで、本発明の実施形態の書込みデータバッファの追加的な事項について説明する。図２０には、図６乃至９及び図１５の書込みデータバッファの１つが例示的に示されている。書込みデータバッファ２０１０は、書込みアドレスをラッチするアドレスラッチ２０１２を含む。アドレス比較部２０１４は、アドレスラッチ２０１２にラッチされた書込みアドレスと現在の書込みアドレスとを比較する。データラッチ２０１６は、書込みアドレスに対応する書込みデータをラッチする。１つの実施形態において、現在のアドレスが読出しアドレスであり、アドレス比較部２０１４が読出しアドレスとアドレスラッチ２０１２にラッチされた書込みアドレスとが一致すると判断する場合、集積回路メモリ装置は、メモリセルアレイからではなく、データラッチ２０１６から外部ターミナルに読出しデータを出力する。他の実施形態において、現在のアドレスが読出しアドレスであり、アドレス比較部２０１４が読出しアドレスとアドレスラッチ２０１２にラッチされた書込みアドレスとが一致していないと判断する場合、集積回路メモリ装置は、メモリセルアレイから外部ターミナルに読出しデータを出力する。   Next, additional items of the write data buffer according to the embodiment of the present invention will be described. FIG. 20 exemplarily shows one of the write data buffers of FIGS. 6 to 9 and FIG. The write data buffer 2010 includes an address latch 2012 that latches a write address. The address comparison unit 2014 compares the write address latched by the address latch 2012 with the current write address. The data latch 2016 latches write data corresponding to the write address. In one embodiment, if the current address is a read address and the address comparator 2014 determines that the read address and the write address latched in the address latch 2012 match, the integrated circuit memory device is not from the memory cell array. Instead, read data is output from the data latch 2016 to the external terminal. In another embodiment, if the current address is a read address and the address comparator 2014 determines that the read address and the write address latched in the address latch 2012 do not match, the integrated circuit memory device Read data is output from the cell array to the external terminal.

図２０は、本発明の実施形態のデータ書込み構造及び過程だけでなく、データ読出構造及び過程も示している。書込みデータバッファ２０１０は、アドレスラッチ２０１２、アドレス比較部２０１４及びデータラッチ２０１６を含む。アドレスラッチ２０１２は、命令デコーダ１０４のような命令デコーダから提供される書込み命令信号ＷＲにより制御され、アドレスバッファ１０６から受信される入力アドレスを保存する。これと同時に、入力アドレスに対応する入力データがデータラッチ２０１６に保存される。アドレス比較部２０１４は、アドレスラッチ２０１２に保存された入力アドレスと現在の入力アドレスとを比較してアドレス比較信号ＡＤＣＭＰをＤＱバッファ２０２０に出力する。現在の入力アドレスが保存された入力アドレスと一致する場合、ＡＤＣＭＰ信号は、例えばハイレベルに活性化される。これにより、データラッチ２０１６に保存された読出しデータが第１伝送ゲート２０２２を通じてＤＱパッドに出力される。しかし、現在の入力アドレスが保存された入力アドレスと異なる場合、ＡＤＣＭＰ信号は非活性化される。このような状況下で、メモリセルアレイに保存された読出しデータが第２伝送ゲート２０２４を通じてＤＱパッドに出力される。   FIG. 20 shows not only the data write structure and process of the embodiment of the present invention, but also the data read structure and process. The write data buffer 2010 includes an address latch 2012, an address comparison unit 2014, and a data latch 2016. The address latch 2012 is controlled by a write command signal WR provided from an instruction decoder such as the instruction decoder 104 and stores an input address received from the address buffer 106. At the same time, input data corresponding to the input address is stored in the data latch 2016. The address comparison unit 2014 compares the input address stored in the address latch 2012 with the current input address and outputs an address comparison signal ADCMP to the DQ buffer 2020. If the current input address matches the stored input address, the ADCMP signal is activated to a high level, for example. As a result, the read data stored in the data latch 2016 is output to the DQ pad through the first transmission gate 2022. However, if the current input address is different from the stored input address, the ADCMP signal is deactivated. Under such circumstances, read data stored in the memory cell array is output to the DQ pad through the second transmission gate 2024.

図２１は、図１５及び図１８乃至図２０と連係して本発明の実施形態のデータ読出し／書込み過程を説明するタイミングダイアグラムである。図２１に示されたように、データビットのパイプライン書込みは、拡張されたワードラインイネーブル信号を含む２つのサイクルＣＹＣ＃１、ＣＹＣ＃２の間に起きる。その上、図２１に示されたように、メモリ装置が命令デコーダ１０４から読出命令ＲＤを受信すれば、図２０のアドレス比較部２０１４は、現在の入力アドレス（０００１；ＲＤ命令入力）とアドレスラッチに保存された入力アドレス（０００１；ＷＲ１命令入力）とを比較する。ここでは、両者が同じアドレスであるために、読出しデータは、メモリセルアレイではなく書込みデータバッファ５３２〜５３８から直ちに出力される。   FIG. 21 is a timing diagram illustrating a data read / write process according to an embodiment of the present invention in conjunction with FIGS. 15 and 18 to 20. As shown in FIG. 21, pipeline writing of data bits occurs between two cycles CYC # 1, CYC # 2 that include an extended wordline enable signal. Furthermore, as shown in FIG. 21, when the memory device receives a read command RD from the command decoder 104, the address comparison unit 2014 in FIG. 20 receives the current input address (0001; RD command input) and an address latch. Is compared with the input address (0001; WR1 command input) stored in the. Here, since both have the same address, read data is immediately output from the write data buffers 532 to 538 instead of the memory cell array.

本発明は実施形態を通じて説明されたが、これは例示的なものに過ぎず、本技術分野の当業者であれば、これより多様な変形及び均等な他の実施形態が可能である点が理解できるであろう。したがって、本発明の真の技数的保護範囲は、特許請求の範囲の技数的思想により定められねばならない。   Although the present invention has been described through the embodiments, this is merely an example, and it is understood by those skilled in the art that various modifications and other equivalent embodiments are possible. It will be possible. Accordingly, the true technical protection scope of the present invention must be determined by the technical ideas of the claims.

本発明による集積回路メモリ装置は、消費材及び商業上の応用に広く使われている。   Integrated circuit memory devices according to the present invention are widely used in consumer and commercial applications.

従来のＤＲＡＭのブロックダイアグラムである。2 is a block diagram of a conventional DRAM. 図１のデータ入力／出力パスの具体的なブロックダイアグラムである。2 is a specific block diagram of the data input / output path of FIG. 従来のファストサイクルＤＲＡＭにおける４ビットプリフェッチスキームを説明するブロックダイアグラムである。2 is a block diagram illustrating a 4-bit prefetch scheme in a conventional fast cycle DRAM. 図３の装置の動作を説明するタイミングダイアグラムである。4 is a timing diagram illustrating the operation of the apparatus of FIG. ８ビットプリフェッチスキームを含む従来のファストサイクルＤＲＡＭのブロックダイアグラムである。1 is a block diagram of a conventional fast cycle DRAM including an 8-bit prefetch scheme. 本発明の実施形態の集積回路メモリ装置のブロックダイアグラムである。1 is a block diagram of an integrated circuit memory device according to an embodiment of the present invention. 本発明の実施形態の書込みデータ経路のブロックダイアグラムである。3 is a block diagram of a write data path of an embodiment of the present invention. 本発明の実施形態の書込みデータ経路のブロックダイアグラムである。3 is a block diagram of a write data path of an embodiment of the present invention. 図７に一般的に記載された集積回路メモリ装置の具体的なブロックダイアグラムである。8 is a specific block diagram of the integrated circuit memory device generally described in FIG. 図７に一般的に記載された集積回路メモリ装置の具体的なブロックダイアグラムである。8 is a specific block diagram of the integrated circuit memory device generally described in FIG. 本発明の実施形態による書込み制御信号の発生を説明するブロックダイアグラムである。3 is a block diagram illustrating generation of a write control signal according to an embodiment of the present invention. 図９で説明された本発明の実施形態によるスイッチング信号の発生を説明するブロックダイアグラムである。10 is a block diagram illustrating generation of a switching signal according to the embodiment of the present invention described in FIG. 図７及び図９Ａ乃至図１１に記載された本発明の実施形態による８ビットプリフェッチ動作を説明するタイミングダイアグラムである。12 is a timing diagram illustrating an 8-bit prefetch operation according to an embodiment of the present invention described in FIGS. 7 and 9A to 11. 図７及び図９Ａ乃至図１１に記載された本発明の実施形態による８ビットプリフェッチ動作を説明するタイミングダイアグラムである。12 is a timing diagram illustrating an 8-bit prefetch operation according to an embodiment of the present invention described in FIGS. 7 and 9A to 11. ファストサイクルＤＲＡＭとデュアルデータレートＤＲＡＭとにおける従来の４ビットプリフェッチ動作を説明するタイミングダイアグラムである。6 is a timing diagram illustrating a conventional 4-bit prefetch operation in a fast cycle DRAM and a dual data rate DRAM. ファストサイクルＤＲＡＭとデュアルデータレートＤＲＡＭとにおける従来の４ビットプリフェッチ動作を説明するタイミングダイアグラムである。6 is a timing diagram illustrating a conventional 4-bit prefetch operation in a fast cycle DRAM and a dual data rate DRAM. 図８に一般的に記載された本発明の実施形態の具体的なブロックダイアグラムである。FIG. 9 is a specific block diagram of an embodiment of the invention generally described in FIG. 従来のプリチャージ制御回路のタイミングダイアグラムである。It is a timing diagram of the conventional precharge control circuit. ８ビットプリフェッチスキームでワードラインをイネーブルする従来技術を説明する図である。It is a figure explaining the prior art which enables a word line by an 8-bit prefetch scheme. 本発明の実施形態のフリーチャージングタイミングダイアグラムを説明する。A free charging timing diagram of an embodiment of the present invention will be described. 本発明の実施形態のプリチャージ制御回路の回路ダイアグラムである。It is a circuit diagram of the precharge control circuit of the embodiment of the present invention. 本発明の実施形態の読出し／書込みデータバッファのブロックダイアグラムである。3 is a block diagram of a read / write data buffer according to an embodiment of the present invention. 本発明の実施形態のデータ読出し／書込みプロセスを説明するタイミングダイアグラムである。3 is a timing diagram illustrating a data read / write process according to an embodiment of the present invention.

符号の説明Explanation of symbols

５１０ 第１直列−並列変換部
５１１ ＢＬ＿０−ＢＬ＿
５１２ 第１入力データラッチ回路
５１３ 第２ラッチ
５１４ 並列変換部
５１５ 第３ラッチ
５１６ 並列データ出力
５１７ 第４ラッチ
５２０ データオーダリング回路
５２２、５２４、５２６、５２８ 書込みスイッチ
５３２、５３４、５３６、５３８ 書込みデータバッファ
５４２、５４４、５４６、５４８ 制御スイッチ
５５０ カラム選択ライン部
５６０ メモリセルアレイ
６１０ 第２入力データラッチ回路
６１１ 第５ラッチ
６１２ 第２入力データラッチ回路
６１３ 第６ラッチ
６１４ 並列変換部
６１５、６１７ 第７及び第８ラッチ
６１６ 並列データ出力
６２０ データオーダリング回路
６２２、６２４、６２６、６２８ 書込みスイッチ
６３２、６３４、６３６、６３８ 書込みデータバッファ
６４２、６４４、６４６、６４８ 第２制御スイッチ 510 1st serial-parallel conversion part 511 BL_0-BL_
512 First input data latch circuit 513 Second latch 514 Parallel converter 515 Third latch 516 Parallel data output 517 Fourth latch 520 Data ordering circuit 522, 524, 526, 528 Write switch 532, 534, 536, 538 Write data buffer 542, 544, 546, 548 Control switch 550 Column selection line unit 560 Memory cell array 610 Second input data latch circuit 611 Fifth latch 612 Second input data latch circuit 613 Sixth latch 614 Parallel conversion units 615, 617 8 Latch 616 Parallel data output 620 Data ordering circuit 622, 624, 626, 628 Write switch 632, 634, 636, 638 Write data buffer 642, 644, 646, 648 Second control switch

Claims (8)

複数のメモリセルを含むメモリセルアレイと、
外部ターミナルから２Ｎ個のデータビットを直列に受信する書込みデータ経路と、を具備し、
前記書込みデータ経路は、
２Ｎ個の書込みデータバッファと、
２Ｎ個のスイッチと、
Ｎ個のデータビットを並列に前記メモリセルアレイに書き込むために前記２Ｎ個のスイッチのうち少なくともＮ個のスイッチと連結されるＮ個のデータラインと、を具備し、
前記書込みデータ経路は、
前記外部ターミナルと連結される第１及び第２直列−並列変換部と、
Ｎ個の第１グローバルデータラインとＮ個の第２グローバルデータラインとを具備し、
前記２Ｎ個の書込みデータバッファは、Ｎ個の第１書込みデータバッファとＮ個の第２書込みデータバッファとを含んで構成され、
前記２N個のスイッチは、Ｎ個の第１スイッチとＮ個の第２スイッチとを含んで構成され、
前記Ｎ個の第１書込みデータバッファは、第１直列−並列変換部に連結され、前記Ｎ個の第１グローバルデータラインのそれぞれは、前記Ｎ個の第１スイッチのそれぞれと前記Ｎ個の第１書込みデータバッファのそれぞれとの間に連結され、
前記Ｎ個の第２書込みデータバッファは、第２直列−並列変換部に連結され、前記Ｎ個の第２グローバルデータラインのそれぞれは、前記Ｎ個の第２スイッチのそれぞれと前記Ｎ個の第２書込みデータバッファのそれぞれとの間に連結され、
前記Ｎ個のデータラインは、Ｎ個のローカルデータラインであり、
前記Ｎ個のローカルデータラインのそれぞれは、前記Ｎ個の第１スイッチ及び前記Ｎ個の第２スイッチと前記メモリセルアレイとの間にそれぞれ連結され、
前記書込みデータ経路は、
前記第１及び第２直列−並列変換部のうち何れか１つと前記Ｎ個の第１書込みデータバッファ及び前記Ｎ個の第２書込みデータバッファのうち何れか１つとの間にそれぞれ連結される第１及び第２データオーダリング回路をさらに具備し、
前記Ｎ個の第１スイッチは、第１制御信号に応答し、
前記Ｎ個の第２スイッチは、前記第１制御信号から遅延された第２制御信号に応答し、
前記第１及び第２制御信号は、
書込み活性化信号から異なる遅延時間をもって遅延されて生成される
ことを特徴とする集積回路装置。 A memory cell array including a plurality of memory cells;
A write data path for receiving in serial 2N data bits from an external terminal,
The write data path is:
2N write data buffers;
2N switches,
N data lines connected to at least N of the 2N switches to write N data bits to the memory cell array in parallel,
The write data path is:
First and second series-parallel converters connected to the external terminal;
Comprising N first global data lines and N second global data lines;
The 2N write data buffers include N first write data buffers and N second write data buffers.
The 2N switches are configured to include N first switches and N second switches,
The N first write data buffers are connected to a first serial-parallel converter, and each of the N first global data lines includes each of the N first switches and the N first switches. 1 write data buffer connected to each
The N second write data buffers are connected to a second serial-to-parallel converter, and each of the N second global data lines includes each of the N second switches and the N second switches. Connected to each of the two write data buffers,
The N data lines are N local data lines;
Each of the N local data lines is connected between the N first switches, the N second switches, and the memory cell array, respectively.
The write data path is:
The first and second serial-to-parallel converters may be connected between one of the first and second serial-parallel converters and one of the N first write data buffers and the N second write data buffers, respectively. 1 and a second data ordering circuit,
The N first switches are responsive to a first control signal;
The N second switches are responsive to a second control signal delayed from the first control signal;
The first and second control signals are:
An integrated circuit device produced by being delayed from a write activation signal with different delay times. 前記集積回路装置は、
チップ選択命令及びファンクション命令に応答して前記書込み活性化信号を発生する命令デコーダと、
前記書込み活性化信号に応答して前記第１及び第２制御信号を発生する制御信号発生部と、をさらに具備する
ことを特徴とする請求項１に記載の集積回路装置。 The integrated circuit device includes:
An instruction decoder for generating the write activation signal in response to a chip selection instruction and a function instruction;
2. The integrated circuit device according to claim 1, further comprising: a control signal generation unit that generates the first and second control signals in response to the write activation signal. 前記命令デコーダは、
前記チップ選択命令及び前記ファンクション命令に応答してアクティブ命令及び読出命令をさらに発生する
ことを特徴とする請求項２に記載の集積回路装置。 The instruction decoder
The integrated circuit device according to claim 2, further generating an active command and a read command in response to the chip selection command and the function command. 前記命令デコーダは、
前記チップ選択命令及び前記ファンクション命令に応答して読出命令、リフレッシュ命令及びモードレジスタ命令をさらに発生する
ことを特徴とする請求項２に記載の集積回路メモリ装置。 The instruction decoder
The integrated circuit memory device according to claim 2, further comprising a read command, a refresh command, and a mode register command in response to the chip selection command and the function command. 複数のメモリセルを含むメモリセルアレイと、
外部ターミナルから２Ｎ個のデータビットを直列に受信する書込みデータ経路と、を具備し、
前記書込みデータ経路は、
２Ｎ個の書込みデータバッファと、
２Ｎ個のスイッチと、
Ｎ個のデータビットを並列に前記メモリセルアレイに書き込むために前記２Ｎ個のスイッチのうち少なくともＮ個のスイッチと連結されるＮ個のデータラインと、を具備し、
前記書込みデータ経路は、
前記外部ターミナルと連結される第１及び第２直列−並列変換部と、
Ｎ個の第１グローバルデータラインとＮ個の第２グローバルデータラインとを具備し、
前記２Ｎ個の書込みデータバッファは、Ｎ個の第１書込みデータバッファとＮ個の第２書込みデータバッファとを含んで構成され、
前記２N個のスイッチは、Ｎ個の第１スイッチとＮ個の第２スイッチとを含んで構成され、
前記Ｎ個の第１書込みデータバッファは、第１直列−並列変換部に連結され、前記Ｎ個の第１グローバルデータラインのそれぞれは、前記Ｎ個の第１スイッチのそれぞれと前記Ｎ個の第１書込みデータバッファのそれぞれとの間に連結され、
前記Ｎ個の第２書込みデータバッファは、第２直列−並列変換部に連結され、前記Ｎ個の第２グローバルデータラインのそれぞれは、前記Ｎ個の第２スイッチのそれぞれと前記Ｎ個の第２書込みデータバッファのそれぞれとの間に連結され、
前記Ｎ個のデータラインは、Ｎ個のローカルデータラインであり、
前記Ｎ個のローカルデータラインのそれぞれは、前記Ｎ個の第１スイッチ及び前記Ｎ個の第２スイッチと前記メモリセルアレイとの間にそれぞれ連結され、
前記書込みデータ経路は、
前記第１及び第２直列−並列変換部のうち何れか１つと前記Ｎ個の第１書込みデータバッファ及び前記Ｎ個の第２書込みデータバッファのうち何れか１つとの間にそれぞれ連結される第１及び第２データオーダリング回路をさらに具備し、
前記Ｎ個の第１スイッチは、第１制御信号に応答し、
前記Ｎ個の第２スイッチは、前記第１制御信号から遅延された第２制御信号に応答し、
前記集積回路装置は、
Ｎ個の第３スイッチとＮ個の第４スイッチとをさらに具備し、
前記Ｎ個の第３スイッチのそれぞれは、前記第１直列−並列変換部と前記Ｎ個の第１書込みデータバッファのそれぞれとの間に連結され、
前記Ｎ個の第４スイッチは、前記第２直列−並列変換部と前記Ｎ個の第２書込みデータバッファのそれぞれとの間に連結される
ことを特徴とする集積回路装置。 A memory cell array including a plurality of memory cells;
A write data path for receiving in serial 2N data bits from an external terminal,
The write data path is:
2N write data buffers;
2N switches,
N data lines connected to at least N of the 2N switches to write N data bits to the memory cell array in parallel,
The write data path is:
First and second series-parallel converters connected to the external terminal;
Comprising N first global data lines and N second global data lines;
The 2N write data buffers include N first write data buffers and N second write data buffers.
The 2N switches are configured to include N first switches and N second switches,
The N first write data buffers are connected to a first serial-parallel converter, and each of the N first global data lines includes each of the N first switches and the N first switches. 1 write data buffer connected to each
The N second write data buffers are connected to a second serial-to-parallel converter, and each of the N second global data lines includes each of the N second switches and the N second switches. Connected to each of the two write data buffers,
The N data lines are N local data lines;
Each of the N local data lines is connected between the N first switches, the N second switches, and the memory cell array, respectively.
The write data path is:
The first and second serial-to-parallel converters may be connected between one of the first and second serial-parallel converters and one of the N first write data buffers and the N second write data buffers, respectively. 1 and a second data ordering circuit,
The N first switches are responsive to a first control signal;
The N second switches are responsive to a second control signal delayed from the first control signal;
The integrated circuit device includes:
Further comprising N third switches and N fourth switches;
Each of the N third switches is connected between the first serial-parallel converter and each of the N first write data buffers.
The integrated circuit device, wherein the N fourth switches are connected between the second serial-parallel converter and each of the N second write data buffers. 前記Ｎ個の第３スイッチは、第３制御信号に応答し、
前記Ｎ個の第４スイッチは、前記第３制御信号から遅延された第４制御信号に応答する
ことを特徴とする請求項５に記載の集積回路装置。 The N third switches are responsive to a third control signal;
The integrated circuit device according to claim 5, wherein the N fourth switches are responsive to a fourth control signal delayed from the third control signal. 前記第３及び第４制御信号は、
データストローブ信号のオフセット立下りエッジに応答して発生される
ことを特徴とする請求項６に記載の集積回路装置。 The third and fourth control signals are:
The integrated circuit device according to claim 6, wherein the integrated circuit device is generated in response to an offset falling edge of the data strobe signal. 前記集積回路装置は、
前記データストローブ信号に応答して前記データストローブ信号の立下りエッジをカウントして、前記データストローブ信号のオフセット立下りエッジにしたがって前記第３及び第４制御信号を発生するデータストローブカウンタをさらに具備する
ことを特徴とする請求項７に記載の集積回路装置。 The integrated circuit device includes:
A data strobe counter for counting the falling edge of the data strobe signal in response to the data strobe signal and generating the third and fourth control signals according to the offset falling edge of the data strobe signal; The integrated circuit device according to claim 7.
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