JP4818303B2 - 積層チップ型高周波半導体装置 - Google Patents

Description

本発明は、高周波電気信号を扱う半導体装置に関し、特に、複数のチップを積層して構成される積層チップ型高周波半導体装置に関する。

高周波信号を処理する半導体装置の開発において、小型かつ高性能な装置を実現する手段として、フリップチップ実装技術や貫通電極技術を用いて、異なる種類のチップを積層して一体化する技術が利用されている。フリップチップ実装技術とは、図７に示すように、接合用のパッド１１４，１２４が設けられた２つのチップ１１０ａ，１２０ａの表面を対向させた状態で、バンプ１３１を介してこれらのチップ１１０ａ，１２０ａを接続する方法である。また、貫通電極技術では、一方のチップに基板を貫通する貫通電極を形成し、そのチップの裏面に形成された接合パッドと、他方のチップの表面に形成された接合パッドとをバンプを介して接続する。

これらの技術を用いることで、異なる種類の素子をそれぞれ別のチップに形成し、これらを組み合わせて回路を構成することができる。これにより、それぞれの素子に適した基板やプロセスを用いることが可能となるので、異なる種類の素子を同一のチップに形成した場合と比較し、個々の素子を高性能化することができる。また、ＣＭＯＳ技術を用いて形成されたトランジスタと、ＭＥＭＳ技術を用いて形成されたＭＥＭＳスイッチの一体化などが可能となり、異種技術を融合した半導体装置を実現できる。さらに、これらの技術は、個別に製造された複数のチップをワイヤボンディング技術を用いて接続する従来の手法と比較し、チップ間がバンプで接続されることによって、接続に伴う寄生素子が低減するため、より高性能な回路を実現することができる。

従来技術として、インダクタなどが搭載されたチップと、トランジスタなどが搭載されたチップをそれぞれ異なる基板に形成し、これらをフリップチップ実装により一体化した半導体装置が提案されている（例えば特許文献１を参照）。通常、トランジスタは、基板電位を安定させて優れた高周波特性を得るために、低抵抗な基板上に形成されることが必要となる。一方、インダクタを低抵抗な基板上に形成した場合、インダクタが発生する磁界によって基板中に渦電流が流れ、基板損失が生じるため、インダクタの性能が大幅に劣化してしまうという問題がある。そこで、トランジスタを低抵抗な基板上に形成するとともに、インダクタを高抵抗な基板上に形成して基板損失を低減し、両者を積層して一体化することによって、高性能な無線回路が実現される。

異なる種類のチップを積層して一体化する上記の技術は、個々の素子の高性能化に有効であるが、チップ間の接合強度が不足すると、衝撃が加えられた際にチップが剥がれてしまうという問題がある。特に、高周波用の半導体装置では、回路規模が小さく、バンプを介して２つのチップに接続される回路の端子数が少ない場合が多いので、十分な接合強度を得られないことがある。この問題を緩和するため、図８に示すように、２つのチップ１１０ｂ，１２０ｂのそれぞれに回路１１１，１２１には接続されない接合補助パッド１１５，１２５を設け、接合補助パッド１１５と１２５との間にバンプ１３２を介在させ、２つのチップ１１０ｂ，１２０ｂを接合するバンプの数を増やすことによって、接合強度を増強する方法が提案されている（例えば特許文献２を参照）。

特公平１０−２５６４６７号公報 特許第３５５８５９５号公報

積層チップ型高周波半導体装置においては、その特性が、バンプや、バンプと接合するための接合パッドの寄生素子、バンプ周囲の金属パタン、誘電体パタンなどの影響により変動する。上述した回路１１１，１２１に接続されない接合補助パッド１１５，１２５を設けて接合強度を増強する方法は、接合強度の増強には有効であるが、電気的にフローティング状態の接合補助パッド１１５，１２５やバンプ１３２によって、高周波における特性の変動や劣化がより大きくなるという問題があった。

本発明は、このような課題を解決するためになされたものであり、積層チップ型高周波半導体装置において、接合強度を増強するとともに、特性の安定化や性能の向上を図ることを目的とする。

このような目的を達成するために、本発明に係る積層チップ型高周波半導体装置は、第１のチップと、この第１のチップに積層された第２のチップと、第１のチップと第２のチップとの間に介在する複数のバンプとを備え、第１のチップは、少なくとも１つの第１の回路端子を有する第１の回路と、第１の回路端子に接続された複数の第１の接合パッドとを備え、第２のチップは、第１の回路端子にそれぞれ対応する少なくとも１つの第２の回路端子を有する第２の回路と、第２の回路端子に接続された複数の第２の接合パッドとを備え、対応する第１の回路端子と第２の回路端子との少なくとも一組は、ｎ個ずつのバンプ、第１および第２の接合パッドを介して接続されており、当該第１および第２の回路端子を流れる信号の最高周波数をｆ［Ｈｚ］、当該第１および第２の回路端子の入力インピーダンスのうち、抵抗成分をＲ［Ω］、インダクタンス成分をＬ［Ｈ］、第１および第２の接合パッドに起因する寄生容量を除いた容量成分をＣ［Ｆ］、第１の接合パッド１個当たりの寄生容量をＣ_pad1［Ｆ］、第２の接合パッド１個当たりの寄生容量をＣ_pad2［Ｆ］としたとき、式（３）および式（４）を満たすことを特徴とする。
２≦ｎ≦（１−２πｆＲＣ）／｛２πｆＲ（Ｃ_pad1＋Ｃ_pad2）｝ （３）
２≦ｎ≦（１−４π²ｆ²ＬＣ）／｛４π²ｆ²Ｌ（Ｃ_pad1＋Ｃ_pad2）｝ （４）

ここで、第１のチップは、第１の回路の周囲に配置された固定電位プレーンをさらに備え、第２のチップは、電位が固定された固定電位回路端子をさらに備え、固定電位プレーンは、複数のバンプを介して固定電位回路端子に接続されていてもよい。
また、第１の回路は、差動回路の少なくとも一部を構成し、複数の第１の接合パッドは、差動回路の対称面に対して対称に配置されていてもよい。
また、第１のチップに搭載され、少なくとも一部が導電体により形成されると共に固定電位プレーンに接続されたカプセル構造をさらに備え、第１の回路は、カプセル構造の内部に配置された可動構造を備えていてもよい。

本発明によれば、第１および第２のチップのそれぞれ複数の回路端子のうち、対応する回路端子の少なくとも一組が、式（１）および式（２）を満たすｎ個のバンプを介して接続されるようにしたので、２つのチップ間の接合強度を増強するとともに、回路の特性の安定化や、性能の向上を実現することができる。

以下、図面を参照して、本発明の実施の形態について詳細に説明する。
［第１の実施の形態］
図１を参照して、本発明の第１の実施の形態に係る積層チップ型高周波半導体装置について説明する。
この積層チップ型高周波半導体装置は、積層された第１および第２のチップ１０ａ，２０ａと、第１のチップ１０ａと第２のチップ２０ａとの間に介在する複数のバンプ３１ａ，３１ｂ，３１ｃ，３１ｄとから構成されている。

第１のチップ１０ａは、第１の回路端子としての第１の高周波回路端子１２ａ，１２ｂおよび第１の低周波回路端子１３を有する第１の回路１１ａと、複数の第１の接合パッド１４ａ，１４ｂ，１４ｃ，１４ｄとを備えている。
第２のチップ２０ａは、第２の回路端子としての第２の高周波回路端子２２ａ，２２ｂおよび第２の低周波回路端子２３を有する第２の回路２１ａと、複数の第２の接合パッド２４ａ，２４ｂ，２４ｃ，２４ｄとを備えている。

第１のチップ１０ａに搭載された第１の回路１１ａと、第２のチップ２０ａに搭蔵された第２の回路２１ａは、トランジスタ、インダクタ、トランスフォーマ、キャパシタ、スイッチ、伝送線路などの素子が接続されて構成される。第１および第２の回路１１ａ，２１ａの一方を構成する素子の一部は、バンプ３１ａ〜３１ｄを介して、他方の回路に接続される。

高周波回路端子１２ａ，１２ｂ，２２ａ，２２ｂは、所定の周波数よりも高い周波数の高周波信号が通過する回路端子であり、低周波回路端子１３，２３は、所定の周波数以下の周波数の低周波信号しか通過しない回路端子である。ここで、所定の周波数とは、下記式（５）および式（６）の右辺の値が共に２以上となる最大周波数である。よって、式（５）および式（６）の右辺の値が共に２以上となる周波数の信号が流れる端子を低周波回路端子、それ以外の端子を高周波回路端子と定義することができる。

第１の回路１１ａの高周波回路端子１２ａ，１２ｂは、接合パッド１４ａ，１４ｂにそれぞれ個別に接続されている。また、第１の回路１１ａの低周波回路端子１３は、２つの接合パッド１４ｃ，１４ｄに接続されている。
第２の回路２１ａの２つの高周波回路端子２２ａ，２２ｂは、接合パッド２４ａ，２４ｂにそれぞれ個別に接続されている。また、第２の回路２１ａの低周波回路端子２３は、２つの接合パッド２４ｃ，２４ｄに接続されている。

第１のチップ１０ａと第２のチップ２０ａとは、それぞれの接合パッド１４ａ〜１４ｄ，２４ａ〜２４ｄ側の表面が対向するように配置され、４組の接合パッド１４ａと２４ａ，１４ｂと２４ｂ，１４ｃと２４ｃ，１４ｄと２４ｄにおいて４つのバンプ３１ａ〜３１ｄを介して接続されている。

したがって、各チップの高周波回路端子１２ａと高周波回路端子２２ａは１組の接合パッド１４ａと２４ａにおいて１つのバンプ３１ａを介して接続され、高周波回路端子１２ｂと高周波回路端子２２ｂは１組の接合パッド１４ｂと２４ｂにおいて１つのバンプ３１ｂを介して接続されている。一方、各チップの低周波回路端子１３と低周波回路端子２３は、２組の接合パッド１４ｃと２４ｃ，１４ｄと２４ｄにおいて、それぞれ１つずつのバンプ３１ｃ，３１ｄを介して接続されている。

このように、高周波回路端子１２ａ，２２ａまたは１２ｂ，２２ｂについては、接合パッドの組数を最小限とすることによって、接合パッドの寄生容量を減らし、高周波における信号の減衰を抑制することができる。一方、低周波回路端子１３，２３に対しては、複数組の接合パッド１４ｃと２４ｃ，１４ｄと２４ｄにおいて接合するすることによって、接合強度を増強することができる。低周波回路端子１３，２３では信号周波数が低いので、接合パッドの数を増やして寄生容星が増加しても、第１および第２の回路１１ａ，２１ａの性能を制限することはない。むしろ、２つの回路１１ａ，２１ａが複数組の接合パッド１４ｃと２４ｃ，１４ｄと２４ｄにおいて複数のバンプ３１ｃ，３１ｄを介して接続されるので、接合部分の寄生抵抗や寄生インダクタンスが減少し、より安定した回路特性を得ることができる。

本実施の形態では、第１のチップ１０ａの低周波回路端子１３と第２のチップ２０ａの低周波回路端子２３との組が、２つのバンプ３１ｃ，３１ｄおよび２組の接合パッド１４ｃと２４ｃ，１４ｄと２４ｄを介して接続された例を示した。しかし、より一般的に言えば、第１および第２のチップにおいて、対応する回路端子の少なくとも１組が、式（５）と式（６）を満たすｎ個のバンプおよびｎ組の接合パッドを介して接続されていればよい。
２≦ｎ≦（１−２πｆＲＣ）／｛２πｆＲ（Ｃ_pad1＋Ｃ_pad2）｝ （５）
２≦ｎ≦（１−４π²ｆ²ＬＣ）／｛４π²ｆ²Ｌ（Ｃ_pad1＋Ｃ_pad2）｝ （６）

ここで、ｆ［Ｈｚ］はその回路端子に流れる信号の最高周波数、Ｒ［Ω］、Ｌ［Ｈ］、Ｃ［Ｆ］はそれぞれ、その回路端子から第１の回路１１ａと第２の回路２１ａとを並列にみたときの入力インピーダンスのうち、抵抗成分、インダクタンス成分、接合パッドに起因する寄生容量を除いた容量成分である。また、Ｃ_pad1［Ｆ］は第１のチップにおける接合パッド１個当たりの寄生容量、Ｃ_pad2［Ｆ］は第２のチップにおける接合パッド１個当たりの寄生容量である。なお、ｎは整数である。

式（５）を満たすことによって、接合パッドの寄生容量に起因した寄生ローパスフィルタの遮断周波数が、回路端子に流れる信号の最高周波数以下となる。したがって、高周波における信号の減衰を抑えることができる。
また、式（６）を満たすことによって、接合パッドの寄生容量と第１または第２の回路に含まれるインダクタからなるＬＣ共振器の共振周波数が、所望の周波数以上となる。したがって、発振器などの応用において、所望の発振周波数を得ることができる。

したがって、式（５）と式（６）を満たすｎ個のバンプおよびｎ組の接合パッドを介して第１の回路と第２の回路とを接続することによって、回路の性能を損ねることなく、バンプの数を増やして接合強度を増加させることができる。
なお、本実施の形態では、第１および第２のチップ１０ａ，２０ａが共に高周波回路端子を２つずつ、低周波回路端子を１つずつ有する例を示したが、低周波回路端子を少なくとも１つずつ有していれば本発明を適用することができる。

［第２の実施の形態］
次に、図２を参照して、本発明の第２の実施の形態に係る積層チップ型高周波半導体装置について説明する。図２において、図１の構成要素と同一またはその構成要素に相当する要素には同一の符号を付し、適宜その説明を省略する。

本実施の形態において、第１のチップ１０ｂは、第１の回路１１ｂの外周を囲む幅広のパタンからなる固定電位プレーン１５と、この固定電位プレーン１５に接続された接合パッド１４ｅ，１４ｆとを備えている。第２の回路２１ｂは、出力電位が固定された固定電位回路端子２５を有している。この固定電位回路端子２５は、接合パッド２４ｅ，２４ｆに接続されている。第１のチップ１０ｂの接合パッド１４ｅ，１４ｆと第２のチップ２０ｂの接合パッド２４ｆ，２４ｆとの間には、それぞれバンプ３１ｅ，３１ｆが介在している。したがって、第１のチップ１０ｂの固定電位プレーン１５は、複数のバンプ３１ｅ，３１ｆを介して、第２のチップ２０ｂの固定電位回路端子２５に接続されることになる。

高周波回路においては、高周波信号によって発生する電磁場は、信号配線だけではなく、信号配線周囲の導体を介して伝播する。したがって、信号配線周囲の金属パタンの影響によって回路の特性が変動するという問題がある。また、信号配線周囲の導体には、信号配線に流れる電流とは逆方向にリターン電流が流れ、リターン電流の経路のインピーダンスが大きい場合、リターン電流の経路に沿って電位変動が生じ、回路の性能劣化を生じる。
本実施の形態では、上述した構成とすることによって、第１の回路１１ｂの周囲に低インピーダンスなリターン電流の経路を形成し、高周波回路の性能劣化を防止することができる。

［第３の実施の形態］
次に、図３を参照して、本発明の第３の実施の形態に係る積層チップ型高周波半導体装置について説明する。図３において、図１および図２の構成要素と同一またはその構成要素に相当する要素には同一の符号を付し、適宜その説明を省略する。
本実施の形態では、第１のチップ１０ｃに搭載された第１の回路１１ｃが差動回路１６を含んでいる。差動回路１６は、対となる高周波回路端子１２ａ，１２ｂと、低周波回路端子１３とを有している。また、差動回路１６を含む第１の回路１１ｃの外周は、固定電位プレーン１５によって囲まれている。

対となる高周波回路端子１２ａ，１２ｂは、それぞれ１つずつの接合パッド１４ａ，１４ｂおよびバンプ３１ａ，３１ｂを介して、第２のチップ２０ｃに搭載された第２の回路２１ｃに接続されている。低周波回路端子１３は、２つずつの接合パッド１４ｃ，１４ｄおよびバンプ３１ｃ，３１ｄを介して第２の回路２１ｃに接続されている。固定電位プレーン１５もまた、２つずつの接合パッド１４ｅ，１４ｆおよびバンプ３１ｅ，３１ｆを介して第２の回路２１ｃに接続されている。
さらに、高周波回路端子１２ａ，１２ｂ、接合パッド１４ａ〜１４ｆ、バンプ３１ａ〜３１ｆや固定電位プレーン１５は、差動回路１６の対称面Ｓに対して対称に配置されている。図３に示すように、第２のチップ２０ｃの構成要素も、対称面Ｓに対して対称に配置されてもよい。なお、符号２３ａ，２３ｂは低周波回路端子を示している。

差動回路１６は、対となる２つの電圧の差分を信号として処理する。これにより、外部から混入するノイズを打ち消すといった効果が得られる。差動回路１６では、対となる素子や配線の特性のマッチングか重要であり、マッチングが不十分であると、差動構成の効果が薄れ、ノイズの影響を受けやすくなる。本実施の形態では、上述したように対となる素子や配線を対称に配置することによって、マッチング精度を向上させている。
したがって、本実施の形態の積層チップ型高周波半導体装置は、第１および第２の実施の形態で得られた接合強度の増加や性能の劣化防止といった効果に加えて、高周波におけるマッチング精度の向上という効果が得られ、差動回路の高周波特性を改善することができる。

［第４の実施の形態］
次に、図４および図５を参照して、本発明の第４の実施の形態として、積層チップ型高周波半導体装置の具体例を説明する。図４および図５において、図１〜図３の構成要素と同一またはその構成要素に相当する要素には同一の符号を付し、適宜その説明を省略する。なお、図４には、チップ表面を図示するため、フリップチップ実装前の状態が示されている。

本実施の形態の回路は、差動型の電圧制御発振器（Voltage Controlled Oscillator:ＶＣＯ）であり、第１のチップ１０ｄに形成された差動回路用のインダクタ対１７と、第２のチップ２０ｄに形成されたトランジスタや可変容量などの素子をフリップチップ実装技術を用いて接続することによって構成される。したがって、第１のチップ１０ｄの第１の回路と第２のチップ２０ｄの第２の回路とが、それぞれ差動回路の一部を構成することになる。

ＶＣＯの重要な性能指標として、出力周波数の安定性を示す位相雑音や、消費電力が挙げられるが、これらの性能を向上させるためには、Ｑ値の大きなインダクタが必要となる。したがって、前述したように、Ｑ値の高いインダクタとトランジスタを個別に製造し、フリップチップ実装技術を用いてこれらを一体化することによって、高性能なＶＣＯを作製することができる。

本実施の形態では、第１のチップ１０ｄに形成されたインダクタ対１７は、高周波信号が流れる２つの高周波回路端子１２ａ，１２ｂと、固定電位回路端子１３ａとを有している。
高周波回路端子１２ａ，１２ｂは、それぞれ１つのバンプを介して第２の回路２１ｄに接続されている。このようにして、高周波回路端子１２ａ，１２ｂに関して接合パッド１４の個数を最小化することによって、接合パッド１４に起因した寄生容量を小さくしている。
一方、固定電位回路端子（第１の回路端子）１３ａは、３つのバンプを介して、第２の回路２１ｄにおける固定の電源電位２７に接続されている。このように、固定電位回路端子１３ａに対しては複数のバンプを用いることで、接合強度を増加させている。

また、インダクタ対１７の周囲には、固定電位プレーン１５が形成されている。この固定電位プレーン１５は、多数のバンプを介して第２の回路２１ｄのグランドに接続されている。これにより、インダクタの周囲に低インピーダンスなリターン電流の経路を形成し、インダクタ特性の劣化を防止するとともに、接合強度を増加させている。

さらに、上記の接合パッド１４およびバンプは、インダクタ対１７の対称面Ｓに対して対称な形状および配置となっている。これにより、差動型ＶＣＯの対称性を向上させ、外部から混入するノイズに対する耐性を向上させている。
以上の構成によって、このＶＣＯは、高い接合強度と高い性能を得ることが可能となる。なお、図４において、符号２４は接合パッド、符号２６はボンディングパッドを示している。

［第５の実施の形態］
次に、図６を参照して、本発明の第５の実施の形態に係る積層チップ型高周波半導体装置について説明する。図６において、図１〜図５の構成要素と同一またはその構成要素に相当する要素には同一の符号を付し、適宜その説明を省略する。なお、図６では、簡略化のため第１のチップ１０ｅのみを示しているが、実際には他の実施の形態と同様に、フリップチップ実装技術を用いて第１のチップ１０ｅを第２のチップと接合することによって、積層チップ型高周波半導体装置が構成される。

本実施の形態では、第１のチップ１０ｅに、第１の回路としてインダクタ対１７およびＭＥＭＳバラクタ１８が搭載されている。ＭＥＭＳバラクタ１８は、微細加工技術を用いて形成される微細な電気機械素子であり、制御端子に印加される電圧に応じて容量値が変化する。ＭＥＭＳバラクタ１８を制御する信号の周波数は、インダクタ１７を流れる高周波信号と比較して低い。よって、本実施の形態では、ＭＥＭＳバラクタ１８の制御端子（第１の回路端子）に複数の接合パッド１４を接続し、複数のバンプで接合することによって、２つのチップの接合強度を増強している。

ＭＥＭＳバラクタ１８は壊れやすい可動部を備えている。このため、本実施の形態では、ＭＥＭＳバラクタ１８を第１のチップ１０ｅに搭載されたカプセル構造１９内に形成することによって、可動部の破損を防止している。ここで、カプセル構造１９は導電体を含む材料で形成され、固定電位プレーン１５に接続されている。これにより、バンプを介して流れる高周波信号と、ＭＥＭＳバラクタ１８の電磁気的な干渉を遮断することが可能となり、より安定した高周波特性が得られるという効果が得られる。

本発明は、例えばフリップチップ実装技術や貫通電極技術などを用いて複数のチップを積層して構成される積層チップ型高周波半導体装置に適用できる。

本発明の第１の実施の形態に係る積層チップ型高周波半導体装置の一構成例を示す図である。 本発明の第２の実施の形態に係る積層チップ型高周波半導体装置の一構成例を示す図である。 本発明の第３の実施の形態に係る積層チップ型高周波半導体装置の一構成例を示す図である。 本発明の第４の実施の形態に係る積層チップ型高周波半導体装置を分解して示す斜視図である。 図４に示した積層チップ型高周波半導体装置の回路図である。 本発明の第５の実施の形態に係る積層チップ型高周波半導体装置の一部の構成を示す斜視図である。 従来の積層チップ型高周波半導体装置の構成図である。 接合補助パッドを備えた従来の積層チップ型高周波半導体装置の構成図である。

符号の説明

１０ａ〜１０ｅ…第１のチップ、１１ａ〜１１ｃ…第１の回路、１２ａ，１２ｂ…第１の高周波回路端子、１３，１３ａ…第１の低周波回路端子、１４，１４ａ〜１４ｆ…第１の接合パッド、１５…固定電位プレーン、１６…差動回路、１７…インダクタ対、１８…ＭＥＭＳバラクタ、１９…カプセル構造、２０ａ〜２０ｄ…第２のチップ、２１ａ〜２１ｃ…第２の回路、２２ａ，２２ｂ…第２の高周波回路端子、２３，２３ａ，２３ｂ…第２の低周波回路端子、２４，２４ａ〜２４ｆ…第２の接合パッド、２５…固定電位回路端子（第２の回路端子）、２６…ボンディングパッド、２７…電源電位、３１ａ〜３１ｆ…バンプ。

Claims (4)

1. 第１のチップと、
   この第１のチップに積層された第２のチップと、
   前記第１のチップと前記第２のチップとの間に介在する複数のバンプとを備え、
   前記第１のチップは、
   少なくとも１つの第１の回路端子を有する第１の回路と、
   前記第１の回路端子に接続された複数の第１の接合パッドとを備え、
   前記第２のチップは、
   前記第１の回路端子にそれぞれ対応する少なくとも１つの第２の回路端子を有する第２の回路と、
   前記第２の回路端子に接続された複数の第２の接合パッドとを備え、
   対応する前記第１の回路端子と前記第２の回路端子との少なくとも一組は、ｎ個ずつのバンプ、第１および第２の接合パッドを介して接続されており、当該第１および第２の回路端子を流れる信号の最高周波数をｆ［Ｈｚ］、当該第１および第２の回路端子の入力インピーダンスのうち、抵抗成分をＲ［Ω］、インダクタンス成分をＬ［Ｈ］、前記第１および第２の接合パッドに起因する寄生容量を除いた容量成分をＣ［Ｆ］、前記第１の接合パッド１個当たりの寄生容量をＣ_pad1［Ｆ］、前記第２の接合パッド１個当たりの寄生容量をＣ_pad2［Ｆ］としたとき、式（１）および式（２）を満たすことを特徴とする積層チップ型高周波半導体装置。
   ２≦ｎ≦（１−２πｆＲＣ）／｛２πｆＲ（Ｃ_pad1＋Ｃ_pad2）｝ （１）
   ２≦ｎ≦（１−４π²ｆ²ＬＣ）／｛４π²ｆ²Ｌ（Ｃ_pad1＋Ｃ_pad2）｝ （２）
2. 請求項１に記載の積層チップ型高周波半導体装置において、
   前記第１のチップは、前記第１の回路の周囲に配置された固定電位プレーンをさらに備え、
   前記第２のチップは、電位が固定された固定電位回路端子をさらに備え、
   前記固定電位プレーンは、複数のバンプを介して前記固定電位回路端子に接続されていることを特徴とする積層チップ型高周波半導体装置。
3. 請求項１または２に記載の積層チップ型高周波半導体装置において、
   前記第１の回路は、差動回路の少なくとも一部を構成し、
   前記複数の第１の接合パッドは、前記差動回路の対称面に対して対称に配置されていることを特徴とする積層チップ型高周波半導体装置。
4. 請求項２に記載の積層チップ型高周波半導体装置において、
   前記第１のチップに搭載され、少なくとも一部が導電体により形成されると共に前記固定電位プレーンに接続されたカプセル構造をさらに備え、
   前記第１の回路は、前記カプセル構造の内部に配置された可動構造を備えることを特徴とする積層チップ型高周波半導体装置。

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