JP4817510B2 - メモリコントローラ及びメモリ制御装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、SDRAM(シンクロナス・ダイナミック・ランダム・アクセス・メモリ)などのメモリの動作を制御するメモリコントローラ、及びこれとメモリの電源の制御を行なうパワーコントローラとからなるメモリ制御装置に関するものである。
【0002】
【従来の技術】
SDRAMは半導体プロセスの進歩に伴って、その動作周波数を高めてきた。しかし、SDRAMの動作周波数が高くなるということは、SDRAMを制御するメモリコントローラやメモリコントローラとSDRAMを接続するプリント基板の設計の観点からみると、メモリリード時のセットアップマージン、すなわちリードデータを取り込むためのクロック信号のエッジ例えば立ち上がり以前にリードデータの信号を安定させていなければならない準備時間のマージンがますます厳しくなるということである。
【0003】
例えば、100MHzで動作するSDRAMのクロック信号からのリードデータのアクセスタイムは大抵6nsであり、リードデータを受け取るためにはプリント基板とメモリコントローラのセットアップを含めて4ns以下でメモリコントローラのリードデータを取り込むフリップフロップまで信号が到達しなければならない。このような状況下で正確に動作させるため、従来では、
(1)基板上の配線長を可能な限り短くし、基板上の配線による信号ディレイをできるだけ小さくする。あるいは、
(2)高価なクロックドライバ素子等を用いてSDRAMへの供給クロックとメモリコントローラへの供給クロックに意図的にスキューすなわちタイミングずれを生じさせ、セットアップマージンを稼ぐ。
といった手法がとられてきた。
【0004】
一方、従来、コンピュータなどの電子回路において、停電時など外部より電源供給が停止した時、SDRAMをバッテリバックアップする必要のあるシステムにおいては、
(3)停電時においてもメモリコントローラ自体はバッテリにより電源供給され、バックアップすべきSDRAMへのインターフェイスを制御し続ける。あるいは、
(4)メモリコントローラ自体の電源供給を停止する場合は、メモリコントローラとSDRAMの間の制御信号をスイッチ等で切り替え、メモリコントローラ以外のコントローラがバックアップすべきSDRAMを制御する。
といった手法がとられていた。
【0005】
【発明が解決しようとする課題】
しかしながら、上述したセットアップマージンの問題に関して、最近ではSDRAMの動作周波数は133MHz(クロックサイクルタイム7.5nsec)にまで高くなり、ますますセットアップマージンを確保するのは難しくなっており、上記従来の(1)の手法のように基板上の配線長だけでは対処することが難しくなってきた。また従来の(2)の手法のように特殊なクロックドライバを使用すると、その分コストアップにつながるという欠点がある。
【0006】
また、バッテリバックアップに関して、従来の(3)の手法では、バックアップすべきSDRAMに加えメモリコントローラ自体によりバッテリが消費されるのでバックアップ可能時間が短いという欠点があった。特に、システム・オン・シリコンのような大規模ASICにメモリコントローラが内蔵される場合は、ASIC全体にバッテリ電源が供給されることになり、バックアップ可能時間がますます短くなる。
【0007】
また、従来の(4)の手法においては、メモリコントローラの電源を停止することができるので(3)の手法のような問題は解消されるが、メモリコントローラとSDRAMの間にスイッチ等の付加回路が必要なので、その分だけ制御信号のディレイが生じ、SDRAMの動作周波数を上げることが非常に難しくなるという欠点がある。なお、この問題はSDRAMに限らずDRAMに共通することは勿論である。
【0008】
そこで本発明の課題は、SDRMなどのメモリを制御するメモリコントローラにおいて、簡単安価な構成により、リード時にメモリの動作周波数が高くてもリードデータを確実に取り込んで出力できるようにすること、及びメモリコントローラとDRAM間にスイッチ等の付加回路を設けずに、DRAMのバッテリバックアップ時にメモリコントローラへの電源供給を停止してメモリコントローラの消費電力を最小にできるようにすることにある。
【0009】
【課題を解決するための手段】
上記課題を解決するために、本発明によれば、
DRAMの動作を制御するメモリコントローラと、該DRAMに対するメイン電源またはバックアップ用のバッテリ電源による電源供給を制御するパワーコントローラとを有し、通常の動作中でのメイン電源の停電時、前記パワーコントローラはメイン電源の電圧低下に応じて前記DRAMの電源を前記メイン電源から前記バッテリ電源に切り替えるとともに、前記メモリコントローラに対して出力するセルフリフレッシュモードの指示信号をアクティブにし、該指示信号に応じて前記メモリコントローラは前記DRAMをセルフリフレッシュモードにするよう制御するメモリ制御装置において、
前記メモリコントローラから前記DRAMへ出力され、該DRAMの前記セルフリフレッシュモードを維持するためにローレベルにするクロックイネーブル信号を、前記セルフリフレッシュモードでローレベルにされた状態から前記メモリコントローラへの電源供給が停止されてもローレベルにプルダウンするプルダウン抵抗を設け、
前記メイン電源の停電時に、前記パワーコントローラは、前記メイン電源の電圧低下に応じて前記メモリコントローラの電源を前記メイン電源から前記バッテリ電源に切り替え、前記メモリコントローラは、前記DRAMを前記セルフリフレッシュモードにした後に、該セルフリフレッシュモードに入ったことを前記パワーコントローラに通知し、前記パワーコントローラは、該通知を受けると、前記メモリコントローラの電源を前記バッテリ電源から停電している前記メイン電源に切り替えて、前記メモリコントローラに対する電源供給が前記メイン電源の復活まで停止されるようにした。
【0011】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を説明する。
【0012】
[第1の実施形態]
図1は、本発明の第1の実施形態におけるメモリコントローラのSDRAMからのリードデータの取り込みに関わる構成を示している。同図において、1はメモリコントローラ、2はメモリコントローラ1により制御されるSDRAM、3はメモリコントローラ1とSDRAM2にクロック信号を供給するクロックドライバである。4以下はメモリコントローラ1の構成であり、4はIO(入出力)端子、5はIOバッファ、6はクロック信号CLK_Aにより動作してSDRAM2からのリードデータRamDataを取り込むフリップフロップ、7はクロック信号CLK_Bにより動作してSDRAM2からのリードデータRamDataを取り込むフリップフロップ、8はセレクト信号RdDSelにより切り替えられるセレクタ、9はクロック信号CLK_Aにより動作してセレクタ8の出力を取り込むフリップフロップ、10はクロック信号CLK_Aを遅延させてクロック信号CLK_Aと同一周期で変化(立ち上がり、立下り)のタイミングが異なるクロック信号CLK_Bを形成するためのディレイ素子である。
【0013】
この構成において、SDRAM2からのリードデータRamDataの信号はIO端子4とIOバッファ5を経由して、クロック信号CLK_Aで動作するフリップフロップ6と、クロック信号CLK_Bで動作するフリップフロップ7のD入力に到達する。フリップフロップ6はクロック信号CLK_Aの立ち上がり時のD入力を取り込んでDataIn_Aとして出力し、フリップフロップ7はクロック信号CLK_Bの立ち上がり時のD入力を取り込んでDataIn_Bとして出力するよう動作する。セレクタ8はメモリコントローラ1の内部あるいは外部で設定されたセレクト信号RdDSelによりDataIn_AとDataIn_Bのいずれか一方を選択してフリップフロップ9のD入力へ出力する。そしてそれを取り込んだフリップフロップ9の出力信号がリードデータRdDataとして、メモリコントローラ1が接続された不図示のCPUバスに出力される。
【0014】
次に、図2と図3のタイミングチャートにより上記動作の詳細を説明する。
【0015】
図2のタイミングチャートは、SDRAM2から4ビートのリードを行なった場合の動作を示し、RdData1,RdData2,RdData3,RdData4はそれぞれ1から4ビート目のリードデータであり、セレクタ8によりDataIn_Bを選択した場合に有効な動作を示したものである。
【0016】
1ビート目のリード動作を説明する。SDRAM2から出力されるリードデータRamDataは、本来はクロック信号CLK_Aが立ちあがるT201Aの時点でメモリコントローラ1内で取り込まれなくてはならない。しかしながら、メモリコントローラ1とSDRAM2が実装された基板上の配線によるディレイやメモリコントローラ1内部のIOバッファ5等でのディレイにより、IOバッファ5を介して入力されたリードデータの信号がDataInとして示すようにT201Aの時点ではまだ確定していないとする。
【0017】
この場合、クロック信号CLK_Aで動作するフリップフロップ6はT201Aの時点で不定値Xを取り込んでDataIn_Aとして出力する。これに対し、DataInはクロック信号CLK_Bが立ちあがるT201Bの時点ではRdData1に確定しているので、CLK_Bで動作するフリップフロップ7はT201B時点でRdData1を取り込んでDataIn_Bとして出力する。このときセレクタ8のセレクト信号RdDSelがDataIn_Bを選択する(すなわちフリップフロップ7を選択する)よう設定してあれば、フリップフロップ9のD入力に正しくRdData1が入力されることになり、その結果、1ビート目のリードデータとしてRdData1が正しくリードされ、フリップフロップ9から不図示のCPUバスに出力される。2から4ビート目も同様である。
【0018】
一方、図3のタイミングチャートは、SDRAM2から4ビートのリードをおこなった場合で、上記と逆にセレクタ8によりDataIn_Aを選択した場合に有効な動作を示したものである。
【0019】
1ビート目のリード動作を説明する。SDRAM2から出力されるリードデータRamDataは基板上の配線によるディレイやメモリコントローラ1内部のIOバッファ5等でのディレイにより、IOバッファ5の後段にDataInとして図示するようにあらわれるとする。
【0020】
この場合、T301Aの時点で立ち上がるクロック信号CLK_Aで動作するフリップフロップ6はT301Aの時点で確定しているRdData1を取り込んでDataIn_Aとして出力する。これに対し、DataInはT301Bの時点ではすでに不定値Xになっており、T301Bの時点で立ち上がるCLK_Bで動作するフリップフロップ7はT301B時点で不定値Xを取り込んでDataIn_Bとして出力する。このときセレクタ8のセレクト信号RdDSelがDataIn_Aを選択する(すなわちフリップフロップ6を選択する)よう設定してあれば、フリップフロップ9のD入力に正しくRdData1が入力されることになり、その結果、1ビート目のリードデータとしてRdData1が正しくリードされ、フリップフロップ9から不図示のCPUバスに出力される。2から4ビート目も同様である。
【0021】
以上のように、本実施形態のメモリコントローラ1によれば、SDRAM2からのリード時に、それぞれ同一周期で変化のタイミングが異なるクロック信号CLK_A,CLK_Bで動作するフリップフロップ6,7により異なるタイミングでSDRAM2からのリードデータを取り込み、セレクタ8によりフリップフロップ6,7のいずれか一方の出力を選択してリードデータとしてCPUバスに出力する。したがって、SDRAM2からリードデータを取り込むタイミングを最適なタイミングに選択して確実にリードデータを取り込むことができ、SDRAM2の動作周波数が高くても確実にリードデータを取り込むことができる。またメモリコントローラ1とSDRAM2を実装したプリント基板上の配線などによるリードデータ信号のディレイに対して、メモリコントローラ1内でリードデータを取り込むタイミングを変更して対応することができるので、プリント基板の設計が容易になり、その設計の日程の短縮及びコスト低減が図れる。さらに、フリップフロップ6,7,9、セレクタ8、ディレイ素子10を設ける構成は簡単で安価に実現することができる。
【0022】
ところで、以上説明した実施形態では、2つのフリップフロップ6,7と1つのディレイ素子10を用いて2種類のタイミングでリードデータを取り込むものとしたが、3つ以上のフリップフロップと2つ以上のディレイ素子を用いて3種類以上のタイミングでリードデータを取り込み、いずれか1つを選択して出力することも可能である。
【0023】
[第2の実施形態]
次に、本発明の第2の実施形態を図4及び図5により説明する。
【0024】
図4は第2の実施形態におけるメモリコントローラのSDRAMからのリードデータの取り込みに関わる構成を示している。同図において、第1の実施形態の図1中と共通の部分には共通の符号を付してあり、その共通部分の説明は省略する。
【0025】
図4に示すように、本実施形態のメモリコントローラ1では、インバータ11が第1の実施形態のディレイ素子10の代わりに設けられている。このインバータ11はクロックドライバ3からのクロック信号CLK_Aを反転して反転クロック信号CLK_Iを形成する。フリップフロップ7は、この反転クロック信号CLK_Iにより動作する。これ以外の部分の構成は第1の実施形態と共通とする。
【0026】
次に、本実施形態の動作を図5のタイミングチャートにより説明する。図5は、SDRAM2から4ビートのリードを行なった場合の動作を示し、RdData1,RdData2,RdData3,RdData4はそれぞれ1から4ビート目のリードデータであり、セレクタ8によりフリップフロップ7の出力DataIn_Iを選択した場合に有効な動作を示したものである。
【0027】
1ビート目のリード動作を説明する。SDRAM2から出力されるリードデータRamDataは、本来ならばクロック信号CLK_Aが立ち上がるT501Aの時点で取り込まれなくてはならない。しかしながら、基板上の配線によるディレイやメモリコントローラ1内部のIOバッファ5等でのディレイにより、IOバッファ5を介して入力されたリードデータの信号がDataInとして示すようにT501Aの時点ではまだ確定していないとする。
【0028】
この場合、クロック信号CLK_Aで動作するフリップフロップ6はT501Aの時点で不定値Xを取り込んでDataIn_Aとして出力する。これに対し、DataInは反転クロック信号CLK_Iが立ち上がるT501Bの時点ではRdData1に確定しているので、反転クロック信号CLK_Iで動作するフリップフロップ7はT501Bの時点でRdData1を取り込んでDataIn_Iとして出力する。このときセレクタ8のセレクト信号RdDSelがDataIn_Iを選択する(すなわちフリップフロップ7を選択する)よう設定していればフリップフロップ9のD入力に正しくRdData1が入力されることになり、その結果、1ビート目のリードデータとしてRdData1が正しくリードされる。2から4ビート目も同様である。
【0029】
このような本実施形態によれば、第1の実施形態と同様にSDRAM1からリードデータを取り込むタイミングを最適に選択することができ、同様の効果が得られる。
【0030】
ところで、以上に説明した本発明に係るリードデータを取り込むタイミングを選択できるようにしたメモリコントローラの構成は、メモリからリードデータを取り込んで外部に出力する機能を有するメモリコントローラならばSDRAMのメモリコントローラに限らず、SDRAM以外のDRAMのメモリコントローラ、さらにはDRAM以外の半導体メモリのメモリコントローラにも適用できることは勿論である。
【0031】
[第3の実施形態]
次に、本発明の第3の実施形態を図6及び図7により説明する。まず、図6は、第3の実施形態におけるSDRAMのメモリコントローラとパワーコントローラからなるメモリ制御装置の構成を示している。
【0032】
図6において、21はメモリ(SDARM22)の動作を制御するメモリコントローラ、22はSDRAM、23はメモリコントローラ21とSDRAM22の電源VccとVbattの監視と制御を行うパワーコントローラ、24はパワーコントローラ23の制御によりメモリコントローラ21への電源をVccまたはVbattに切り替えるスイッチ、25はパワーコントローラ23の制御によりSDRAM22への電源をVccまたはVbattに切り替えるスイッチ、26はメモリコントローラ21からSDRAM22に印加されるClkE(クロックイネーブル)信号をプルダウンするプルダウン抵抗である。なお、電源Vccは家庭用商用電源の100Vの交流を不図示の電源ユニットにより所定電圧の直流に変換したメイン電源であり、電源Vbattはバックアップ用のバッテリより供給されるバッテリ電源である。
【0033】
Cs_L,Ras_L,Cas_L,We_L,addr,ClkEは,メモリコントローラ21からSDRAM22に対して出力されるSDRAM22を制御するコントロール信号であり、Cs_Lはチップセレクト信号、Ras_Lはローアドレスストローブ信号、Cas_Lはコラムアドレスストローブ信号、We_Lはライトイネーブル信号、addrはアドレス信号、ClkEは上記のクロックイネーブル信号である。なお、_Lの符号を付した信号は勿論ローアクティブ、すなわちローレベルでアクティブ(有効)な信号である。ClkEはハイアクティブの信号である。また、メモリコントローラ21とSDRAM22間でやり取りされるDataは勿論データ信号である。
【0034】
また、Clkはメモリコントローラ21とSDRAM22に供給されるクロック信号であり、Reset_Lはシステムリセット信号である。RamBackUpはパワーコントローラ23から出力されるメモリコントローラ21に対してメモリバックアップのためにSDRAM22をセルフリフレッシュモードにすることを指示するハイアクティブの信号であり、SelfRefOKは、メモリコントローラ21からパワーコントローラ23に対して出力されるSDRAM22がセルフリフレッシュモードに入ったことを知らせるハイアクティブの信号である。
【0035】
次に、図6の構成の動作について説明する。まず、通常のパワーアップ(バックアップ無し)の場合の動作を説明する。
【0036】
メイン電源Vccがオンされると、システムリセット信号Reset_Lがローレベルになる。メモリコントローラ21はReset_Lがローレベル時にRamBackUpがローレベルであるので、Cs_L,Ras_L,Cas_L,We_L,ClkEの各信号をハイレベルに保持する。そしてReset_Lの解除後、RamBackUpがローレベルであるのでSDRAM22のパワーオンイニシャルシーケンス(Pre-Charge All Commandを発行し、その後Auto Refresh Commandを8回発行し、Mode Set Commandを発行する)を行い、その後通常動作に入り、要求があればSDRAM22のリード/ライトを行う。
【0037】
次に、通常動作中にメイン電源Vccの供給が停止(停電)し、バッテリ電源VbattによってSDRAM22の内容をバックアップする動作を説明する。
【0038】
図6において、パワーコントローラ23は、不図示の電源ユニットから供給されるメイン電源Vccの電圧を常に監視しており、通常動作中にメイン電源Vccの電圧があらかじめ規定された電圧よりも低くなった場合、メモリコントローラ21に対してRamBackUp信号をアクティブ(ハイレベル)にして、SDRAM22をセルフリフレッシュモードに入れるよう指示を出す。同時に、スイッチ24,25を切り替えることにより、メモリコントローラ21への電源とSDRAM22への電源をメイン電源Vccからバッテリ電源Vbattへ切り替える。
【0039】
メモリコントローラ21は、RamBackUp信号を受け取ると、ただちに、ClkE、Cs_L、Ras_L、及びCas_Lをローレベル、We_Lをハイレベルにし、SDRAM22に対してSelf Refresh Entry Commandを発行し、SDRAM22をセルフリフレッシュモードに入れ、その後もClkEをローレベルに保つことによりセルフリフレッシュモードを継続させる。また同時にSelfRefOK信号をアクティブにし、パワーコントローラ23に対してSDRAM22がセルフリフレッシュモードに入ったことを知らせる。
【0040】
SelfRefOKを受け取ったパワーコントローラ23は、スイッチ24を切り替える事によってメモリコントローラ21の電源をバッテリ電源Vbattから停止(停電)しているメイン電源Vccに戻す。すなわちメモリコントローラ21への電源供給を停止する。ここでメモリコントローラ21から出力されるSDRAM22の制御信号Cs_L,Ras_L,Cas_L,We_Lは不定となるが、クロックイネーブル信号ClkEだけは、プルダウン抵抗26を通じてプルダウンされているのでローレベルを保持される。したがってSDRAM22はセルフリフレッシュモードのままとなり、バッテリの容量が続く限り最小消費電力でSDRAM22の内容をバックアップし続けることができる。
【0041】
次に、メイン電源Vccの停電後、メイン電源Vccの供給が復活してバックアップから通常動作に戻る場合の動作を説明する。
【0042】
メイン電源Vccの供給が復活し、その電圧がある決められた電圧より高くなると、パワーコントローラ23はSDRAM22の電源をバッテリ電源Vbattからメイン電源Vccへ切り替える。メモリコントローラ21へのRamBackUp信号は、システムリセット信号Reset_Lが解除(ハイレベル)されるまで、アクティブ(ハイレベル)のままに保持される。メモリコントローラ21はReset_Lがローレベルの間RamBackUpがハイレベルであれば、クロックイネーブル信号ClkEをローレベルにし続けることによって、SDRAM22のセルフリフレッシュモードを保持させる。Reset_L解除後、RamBackUpがハイレベルであれば、ClkEをハイレベルにし、SDRAM22をセルフリフレッシュモードから抜けさせ、SDRAM22のパワーオンイニシャルシーケンスを実行すること無しに直ちにAuto Refresh Commandを発行する。その後、通常の動作モードに入り、要求があればSDRAM22のリード/ライトを行う。
【0043】
次に、上記の動作をさらにわかりやすように図7のタイミングチャートを用いて改めて説明する。
【0044】
図7において、上段が通常のメイン電源オン時の動作を示し、下段が通常動作からメイン電源が停電(バッテリバックアップ)し、その後、メイン電源が復活した場合の動作を示している。
【0045】
まず図7の上段に示す通常のメイン電源オン時の動作について説明する。T1の時点でメイン電源Vccがオンされる。この時システムリセット信号Reset_Lがローレベルになり、パワーコントローラ23の出力RamBackUpはローレベルとなり、バックアップ状態からの復帰ではないことを示す。したがってメモリコントローラ21はClkEをハイレベルにドライブする。その後、時点T2のReset_L解除時、RamBackUpがローレベルであるのでメモリコントローラ21はSDRAM22のパワーオンイニシャルシーケンスを実行する。すなわち、時点T3でパワーオンイニシャルシーケンスの最初であるPre-Charge All Commandを発行する。この後、図7には示されていないが、Auto-Refresh Commandを8回、Mode Set Commandを発行し、リード/ライト可能な状態になる。
【0046】
次に、図7の下段に示す通常動作状態からメイン電源が停電(SDRAMバックアップ)し、その後、メイン電源が復活する場合の動作を説明する。通常動作状態からまずT4の時点でパワーコントローラ23がメイン電源Vccの電圧低下を検出すると、メモリコントローラ21に対してRamBackUpをハイレベルにしてSDRAM22をセルフリフレッシュモードにするよう指示を出す。同時にスイッチ24,25の切り替えにより、メモリコントローラ21とSDRAM22の電源をメイン電源Vccからバッテリ電源Vbattに切り替える。
【0047】
メモリコントローラ21はT5の時点でSelf-Refresh Entry Commandを発行する(Self-Refresh Entry Commandの前に必要に応じてPre-Charge All Command/Auto-Refresh Commandが発行される)。同時にSelfRefOKをハイレベルにし、パワーコントローラ23に対してSDRAM22がセルフリフレッシュモードに入った事を知らせる。そしてClkEをローレベルに保ちSDRAM22のセルフリフレッシュモードを保持する。
【0048】
SelfRefOKを受け取ったパワーコントローラ23は、T6の時点でスイッチ24の切り替えにより、メモリコントローラ21の電源をバッテリ電源Vbattから停電しているメイン電源Vccに戻す。すなわちメモリコントローラ21の電源供給を停止し、SDRAM22だけにバッテリ電源Vbattを供給し続ける。この時RamBackUpはハイレベルを保持したままである。また、メモリコントローラ21の電源供給が停止されても、ClkEはプルダウン抵抗26によってローレベルに保持されるので、SDRAM22はセルフリフレッシュモードのままである。
【0049】
その後、T7の時点でメイン電源Vccが復活し、パワーコントローラ23はスイッチ25の切り替えにより、SDRAM22の電源をバッテリ電源Vbattからメイン電源Vccに戻す。時点T4からこの時点T7までバッテリバックアップがなされたことになる。
【0050】
ここで、図7上段に示した通常のメイン電源オン時と同様にシステムリセット信号Reset_Lがローレベルになるが、RamBackUp信号がハイレベルであるので、メモリコントローラ21はClkEをローレベルに保つ。T8の時点でシステムリセット信号Reset_Lが解除(ハイレベル)されるが、RamBackUpがハイレベルであるため、メモリコントローラ21は通常のパワーオンイニシャルシーケンスを発行せず、T9の時点でAuto-Refresh Commandを発行し、リード/ライト可能な状態になる。
【0051】
以上のように、本実施形態によれば、図7の下段に示したように、メイン電源Vccが通常の通電状態からオフ(停電)した場合(時点T4)、メモリコントローラ21とSDRAM22の電源がメイン電源Vccからバッテリ電源Vbattに切り替えられるが、その後、メモリコントローラ21がSDRAM22をセルフリフレッシュモードにした(時点T5)後、メモリコントローラ21の電源がバッテリ電源Vccから停電しているメイン電源Vccに切り替えられ、メモリコントローラ21への電源供給が停止される(時点T6)。そしてメイン電源Vccの復活(時点T7)まで、メモリコントローラ21への電源供給は停止される。
【0052】
したがって、バッテリバックアップ時の消費電流を最小とすることができ、より長時間のバッテリバックアップが可能となる。またバッテリバックアップの必要時間が定められているシステムにおいては、より小さいバッテリ容量で所望のバックアップ時間を満たすことができ、コストダウンを図ることができる。また、メモリコントローラ21とSDRAM22の間にスイッチなどの付加回路が必要ないので、制御信号のディレイが最小となり、容易にSDRAMの動作周波数の向上をはかる事が可能となる。
【0053】
[第4の実施形態]
次に、本発明の第4の実施形態を図8及び図9により説明する。まず、図8は、第4の実施形態におけるSDRAMのメモリコントローラとパワーコントローラからなるメモリ制御装置の構成を示している。図8において、第3の実施形態の図6中と共通の部分には共通の符号を付してあり、その共通部分の説明は省略する。
【0054】
図8に示すように、本実施形態の構成では、第3の実施形態の図6中のスイッチ24が設けられておらず、メモリコントローラ21に対する電源供給はメイン電源Vccのみによってなされ、メモリコントローラ21の電源の切り替えはなされないようになっている。また、第3の実施形態ではメモリコントローラ21からパワーコントローラ23に対してSelfRefOk信号が出力されるものとしたが、本実施形態では同信号を廃止している。本実施形態のこれ以外の部分の構成は第3の実施形態と共通とする。
【0055】
次に、図9のタイミングチャートにより本実施形態の動作を説明する。なお、図9の上段に示す通常のメイン電源オン時の動作は、第3の実施形態の図7上段の動作と共通であるので、説明を省略し、図9下段に示すメイン電源が通常の通電状態から停電し、その後に復活する場合の動作を説明する。
【0056】
第3の実施形態では、図7中の時点T4でパワーコントローラ3がメイン電源Vccの電圧低下を検出すると、メモリコントローラ1とSDRAM2の電源をバッテリ電源Vbattに切り替えたが、本実施形態では、図9中でパワーコントローラ3がメイン電源Vccの電圧低下を検出した時点T13からその後の時点T15までメイン電源Vccによるメモリコントローラ21への電源供給が保証されるものとし、その間の時点T14でメモリコントローラ21がクロックイネーブル信号ClkEをローレベルにしてSelf-Refresh Entry Commandを発行し、SDRAM22をセルフリフレッシュモードにする。その後の動作は第3の実施形態と同様である。
【0057】
本実施形態によれば、時点T13からT15までの間、メイン電源Vccによるメモリコントローラ21への電源供給が保証されるので、その間にメモリコントローラ21の電源をバッテリ電源Vbattに切り替える必要は無い。またSelfRefOK信号も必要ない。
【0058】
なお、本実施形態では、時点T15からメイン電源Vccが復活する時点T16まで、メモリコントローラ21に対する電源供給はオフされるが、その間、プルダウン抵抗26によりClkEがローレベルに保持されるので、SDRAM22はセルフリフレッシュモードを維持し、バッテリバックアップがなされることは勿論である。
【0059】
このような本実施形態によれば、メイン電源Vccが通常の通電状態から停電してSDRAM22のバッテリバックアップを行なう場合、バッテリ電源Vbattによるメモリコントローラ21への電源供給は行わないので、バッテリバックアップ時の消費電流を最小とすることができ、第3の実施形態と同様の効果が得られる。
【0060】
なお、第3と第4の実施形態に示した本発明に係るメモリ制御装置の構成は、SDRAM以外のDRAMのメモリコントローラとパワーコントローラからなるメモリ制御装置にも適用できることは勿論である。
【0061】
【発明の効果】
以上の説明から明らかなように、本発明によれば、メモリからリードデータを取り込んで外部に出力する機能を有するメモリコントローラにおいて、簡単安価な構成により、リード時にメモリからリードデータを取り込むタイミングを複数の内で最適なタイミングに選択することができ、メモリの動作周波数が高くても確実にリードデータを取り込んで出力することができる。またメモリコントローラとメモリを実装したプリント基板上の配線などによるリードデータ信号のディレイに対して、メモリコントローラ内でリードデータを取り込むタイミングを変更して対応することができるので、プリント基板の設計が容易になり、その設計の日程の短縮及びコスト低減が図れる。
【0062】
また、本発明によれば、DRAMのメモリコントローラとパワーコントローラからなるメモリ制御装置において、メイン電源の停電に応じたDRAMのバッテリバックアップ時に、メモリコントローラの電源供給を停止することができるので、バッテリバックアップ時の消費電流を最小とすることができ、より長時間のバッテリバックアップが可能となる。またバッテリバックアップの必要時間が定められているシステムにおいては、より小さいバッテリ容量で所望のバックアップ時間を満たすことができ、コストダウンを図ることができる。また、メモリコントローラとDRAMの間にスイッチなどの付加回路が必要ないので、制御信号のディレイが最小となり、容易にDRAMの動作周波数の向上をはかる事が可能となるという優れた効果が得られる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態におけるメモリコントローラのリードデータ取り込みに関わる構成を示すブロック図である。
【図2】同実施形態におけるリードデータの取り込み動作のタイミングチャート図である。
【図3】取り込みタイミングが異なるリードデータの取り込み動作のタイミングチャート図である。
【図4】本発明の第2の実施形態におけるメモリコントローラのリードデータ取り込みに関わる構成を示すブロック図である。
【図5】同実施形態におけるリードデータの取り込み動作のタイミングチャート図である。
【図6】本発明の第3の実施形態におけるSDRAMのメモリコントローラとパワーコントローラからなるメモリ制御装置の構成を示すブロック図である。
【図7】同実施形態の動作を説明する信号のタイミングチャート図である。
【図8】本発明の第4の実施形態におけるメモリ制御装置の構成を示すブロック図である。
【図9】同実施形態の動作を説明する信号のタイミングチャート図である。
【符号の説明】
1 メモリコントローラ
2 SDRAM
3 クロックドライバ
4 IO端子
5 IOバッファ
6,7,9 フリップフロップ
8 セレクタ
10 ディレイ素子
11 インバータ
21 メモリコントローラ
22 SDRAM
23 パワーコントローラ
24 メモリコントローラ21の電源を切り替えるスイッチ
25 SDRAM22の電源を切り替えるスイッチ
26 プルダウン抵抗
Claims (3)
- DRAMの動作を制御するメモリコントローラと、該DRAMに対するメイン電源またはバックアップ用のバッテリ電源による電源供給を制御するパワーコントローラとを有し、通常の動作中でのメイン電源の停電時、前記パワーコントローラはメイン電源の電圧低下に応じて前記DRAMの電源を前記メイン電源から前記バッテリ電源に切り替えるとともに、前記メモリコントローラに対して出力するセルフリフレッシュモードの指示信号をアクティブにし、該指示信号に応じて前記メモリコントローラは前記DRAMをセルフリフレッシュモードにするよう制御するメモリ制御装置において、
前記メモリコントローラから前記DRAMへ出力され、該DRAMの前記セルフリフレッシュモードを維持するためにローレベルにするクロックイネーブル信号を、前記セルフリフレッシュモードでローレベルにされた状態から前記メモリコントローラへの電源供給が停止されてもローレベルにプルダウンするプルダウン抵抗を設け、
前記メイン電源の停電時に、前記パワーコントローラは、前記メイン電源の電圧低下に応じて前記メモリコントローラの電源を前記メイン電源から前記バッテリ電源に切り替え、前記メモリコントローラは、前記DRAMを前記セルフリフレッシュモードにした後に、該セルフリフレッシュモードに入ったことを前記パワーコントローラに通知し、前記パワーコントローラは、該通知を受けると、前記メモリコントローラの電源を前記バッテリ電源から停電している前記メイン電源に切り替えて、前記メモリコントローラに対する電源供給が前記メイン電源の復活まで停止されるようにしたことを特徴とするメモリ制御装置。 - 前記パワーコントローラは、前記通常の動作中でのメイン電源の停電時にメイン電源の電圧低下に応じて前記セルフリフレッシュモードの指示信号をアクティブにした後、前記メイン電源が復活してシステムリセットが解除される直後まで前記指示信号をアクティブに保持するものとし、
前記メモリコントローラは、前記メイン電源の復活時に前記指示信号がアクティブである間は前記クロックイネーブル信号をローレベルに保って前記DRAMの前記セルフリフレッシュモードを維持することを特徴とする請求項1に記載のメモリ制御装置。 - 前記メモリコントローラは、通常のメイン電源オン時は、システムリセット解除後に、前記DRAMに対してパワーオンイニシャルシーケンスを行なって通常動作に入り、
前記メモリコントローラは、前記メイン電源の停電後の復活時は、システムリセット解除後に、前記DRAMに対してパワーオンイニシャルシーケンスを行なわずにオートリフレッシュコマンドを発行して通常動作に入ることを特徴とする請求項1または2に記載のメモリ制御装置。
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