JP4813675B2

JP4813675B2 - Method for forming fine pattern

Info

Publication number: JP4813675B2
Application number: JP2001076065A
Authority: JP
Inventors: 晃秀柴田; 浩岩田; 誠三柿本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-03-16
Filing date: 2001-03-16
Publication date: 2011-11-09
Anticipated expiration: 2021-03-16
Also published as: JP2002280541A

Description

【０００１】
【発明の属する技術分野】
本発明は、微細パターンの形成方法に関し、より具体的には、半導体基板の表面に形成された絶縁膜上に導電性物質からなる微細パターンを形成する方法に関する。
【０００２】
なお、この明細書において「微細」とは、ナノメートル（ｎｍ）乃至数十ｎｍオーダの寸法をもつことを意味する。
【０００３】
【従来の技術】
単一電子素子等の量子効果デバイスを作成するためには、数ｎｍのスケールの量子ドットや量子細線を、位置を制御しながら形成する必要がある。従来、量子ドットを位置の制御をともなって形成した例としては、高岡らの報告（第６１回応用物理学会学術講演会講演予稿集Ｎｏ．２４ａ−Ｒ−６ｐ．８３６）がある。この報告では、シリコン基板を原子間力顕微鏡（ＡＦＭ）を用いて局所的に酸化し、この酸化膜の表面を弗化水素酸処理により改質し、そこに直径数ｎｍのシリコン量子ドットを選択的に形成したとされる。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、量子ドットを形成する場所をＡＦＭの探針による陽極酸化で規定しているため、パターン形成に極めて長い時間がかかる上、プロセスが安定しないという欠点があった。
【０００５】
本発明は上記の問題を解決するためになされたものであり、その目的は数ｎｍ〜数十ｎｍの直径をもつ量子ドットや数ｎｍ〜数十ｎｍの幅をもつ量子細線を位置精度良く、高速（高スループット）で安定して形成できる微細パターンの形成方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記問題を解決するために、この発明の微細パターンの形成方法は、
半導体基板の表面で、導電性物質を形成すべき特定領域に対して電子ビーム、イオンビーム、又は電磁波のビームを照射して、その特定領域の基板表面に格子欠陥を形成するビーム照射工程と、
熱酸化を行って、前記半導体基板の表面に酸化膜を、前記特定領域以外の領域に比して前記特定領域で厚くなるように形成する第１熱酸化工程と、
前記特定領域以外の領域に存する酸化膜を除去する一方、前記特定領域に存する酸化膜の少なくとも一部を残す酸化膜除去工程と、
前記特定領域に残された酸化膜の表面を改質する表面改質工程と、
熱酸化を行って、前記特定領域で前記酸化膜の改質された表面を最上層に維持しながら、前記半導体基板の表面全域を酸化膜で被覆する第２熱酸化工程と、
上記特定領域上に存する前記酸化膜の改質された表面上のみに導電性物質を成長させる導電性物質成長工程とを含むことを特徴としている。
【０００７】
この微細パターンの形成方法によれば、電子ビーム、イオンビーム、又は電磁波のビームが照射された特定領域では、半導体基板の表面に格子欠陥が形成される。したがって、第１の熱酸化を行うと、前記半導体基板の表面に酸化膜が、前記特定領域以外の領域に比して前記特定領域で厚く形成される。そのため、酸化膜が厚い領域のみを残して他の領域の酸化膜を除去することができる。残った酸化膜の表面を改質し、更に第２の熱酸化を行うことにより、前記特定領域は前記表面が改質された酸化膜、前記特定領域以外の領域は表面が改質されていない通常の酸化膜でそれぞれ被覆された状態になる。したがって、酸化膜の表面の質の相違を利用して、上記特定領域上に存する前記酸化膜の改質された表面上のみに導電性物質を成長させることができる。これにより、導電性物質からなる微細パターンを形成することができる。
【０００８】
この微細パターンの形成方法では、電子ビーム、イオンビーム、又は電磁波のビームを照射することによって、導電性物質を形成すべき特定領域を定めている。また、この微細パターンの形成方法は、半導体製造分野で確立した技術だけで実施できる。したがって、量子ドットや量子細線等を位置精度良く、高いスループットで安定して形成することが可能となる。
【０００９】
１実施の形態では、前記酸化膜除去工程と表面改質工程とは、弗化水素を含む溶液を用いて一括して行われることを特徴としている。
【００１０】
前記実施の形態によると、前記酸化膜除去工程と表面改質工程とは、弗化水素を含む溶液を用いて一括して行われるので、工程を簡略化することができる。
【００１１】
１実施の形態では、前記導電性物質成長工程は、化学気相堆積法、分子線エピタキシ法、スパッタ法のいずれかによることを特徴としている。
【００１２】
上記実施の形態によると、導電性物質を十分に遅い速度で制御良く成長させることが可能である。したがって、量子ドットや量子細線等の微細な構造を歩留り良く形成することが容易となる。
【００１３】
１実施の形態では、前記半導体基板はシリコン基板であることを特徴としている。
【００１４】
上記実施の形態によると、半導体基板としてシリコン基板を用いているので、ＣＭＯＳ、ＤＲＡＭ、ＳＲＡＭなどの素子と混載するのが容易となる。したがって、多様な素子を混載して適材適所に用い、高機能な集積回路を実現することができる。
【００１５】
また、１実施の形態では、前記導電性物質はシリコンであることを特徴としている。
【００１６】
上記実施の形態によると、パターン形成される導電性物質はシリコンであるから、ＬＳＩ製造工程で必須なシリコンＣＶＤ装置等を用いることができ、ＬＳＩ製造工程と類似した工程で製造することが可能である。したがって、新たな設備の導入を減らすことができる。
【００１７】
また、１実施の形態では、前記第２熱酸化工程は、８５０℃以下の温度で行われることを特徴としている。
【００１８】
上記実施の形態によると、第２熱酸化工程の際に、改質された表面の性質がよく保存されるので、導電性物質を特定領域の酸化膜の表面上のみに選択的に成長させる際に、選択性を高く維持することができる。したがって、導電性物質の正確なパターン形成が可能となる。
【００１９】
【発明の実施の形態】
（実施の形態１）
本発明の実施の形態１を、図１を用いて説明する。本実施の形態では、半導体基板としてシリコン基板を用い、量子ドットや量子細線を構成する導電性物質としてシリコンを用いている。なお、半導体基板としては、ＳＯＩ（シリコン・オン・インシュレータ）基板を用いても良いし、ガリウム砒素、ゲルマニウム、シリコンゲルマニウム等の半導体基板を用いてもよい。また、量子ドットや量子細線を構成する導電性物質は、ガリウム砒素、ゲルマニウム、シリコンゲルマニウム等の半導体でも良いし、金、アルミニウム、銅等の金属でも良い。また、本実施の形態では、格子欠陥を形成するために電子線を用いているが、ＦＩＢ（ＦｏｃｕｓｅｄＩｏｎＢｅａｍ）、Ｘ線ビーム、γ線ビームを用いてもよい。
【００２０】
まず、電子線露光装置（ＥＢ）を用いて、図１（ａ）に示すように、シリコン基板１１の表面で、導電性物質としてのシリコンを形成すべき特定領域１に対して電子ビーム（図中に下向きの矢印で示す。）を選択的に照射する（ビーム照射工程）。ここで、特定領域１の寸法は、量子ドットや量子細線を形成するために、ナノメートル（ｎｍ）乃至数十ｎｍオーダに設定されている。電子線の加速電圧は、例えば３０〜５０ＫｅＶで行うことができるが、必ずしもこの範囲で無くとも良い。電子ビームが照射された領域１の基板表面には格子欠陥３（図１（ａ）中に×印で表す。）が形成される。一方、電子ビームが照射されなかった領域２には、格子欠陥は生じない。格子欠陥３を形成するためにＦＩＢを用いる場合は、例えば、シリコンイオンを用いることができる。
【００２１】
次に、図１（ｂ）に示すように、熱酸化を行って、シリコン基板１１の表面に酸化膜１２を形成する（第１熱酸化工程）。この第１熱酸化工程は、例えば、８００℃〜１０５０℃のドライＯ_２酸化とし、電子ビームが照射されなかった領域２での目標酸化膜厚を５ｎｍ〜２０ｎｍに設定する。このとき、電子ビームが照射された領域１では、格子欠陥３の存在により増速酸化され、電子ビームが照射されなかった領域２に比して相対的に酸化膜厚が厚くなる。
【００２２】
次に、図１（ｃ）に示すように、弗化水素酸溶液（０．１％）を用いて酸化膜１２のエッチングを行う（酸化膜除去工程および表面改質工程）。このとき、電子ビームが照射されなかった領域２では酸化膜１２を完全に除去するが、電子ビームが照射された領域（酸化膜が厚い）１では酸化膜１２が一部残るようにする。残された酸化膜１２の表面１３は、弗化水素酸溶液によって改質された状態になる。この改質された表面１３は、高岡らの報告（第６１回応用物理学会学術講演会講演予稿集Ｎｏ．２４ａ−Ｒ−６ｐ．８３６）では、ＯＨ基で終端されたものであるとされている。このように、この実施形態では、酸化膜除去工程と表面改質工程とを、弗化水素を含む溶液を用いて一括して行うので、工程を簡略化することができる。
【００２３】
次に、図１（ｄ）に示すように、熱酸化を行って、酸化膜１２の改質された表面１３を最上層に維持しながら、シリコン基板１１の表面全域を酸化膜で被覆する（第２熱酸化工程）。この第２熱酸化工程は、例えば、ドライＯ_２酸化とし、電子ビームが照射されなかった領域２での目標酸化膜厚を５ｎｍ〜２００ｎｍとする。なお、熱酸化の温度は、８５０℃以下であることが好ましい。８５０℃以上の温度になると、改質された表面１３の性質が急速に失われてしまうからである。なお、酸化膜除去工程でシリコン酸化膜１２が除去された領域、すなわち先のビーム照射工程で電子ビームが照射されなかった領域２に新たに形成された熱酸化膜の表面４０は、通常の酸化膜表面の性質を持っている。したがって、電子ビームが照射された領域１のみに改質された表面１３が残っている。
【００２４】
この後、図１（ｅ）に示すように、先のビーム照射工程で電子ビームが照射された領域１と電子ビームが照射されなかった領域２との間の酸化膜の表面１３，４０の質の相違を利用して、化学気相堆積法（ＣＶＤ法）により、酸化膜１２の改質された表面１３上のみにシリコンドット又はシリコン細線１４を形成させる（導電性物質成長工程）。なお、シリコンドット又はシリコン細線の形成には、分子線エピタキシ法(ＭＢＥ法)、又はスパッタ法を用いても良い。これらＣＶＤ法、ＭＢＥ法、又はスパッタ法を用いると、十分にゆっくりとした速度で導電性物質を成長させることが可能であり、量子ドットや量子細線などの微細な構造を形成するのが容易になる。また、第２熱酸化工程後、大気にさらさずに、引き続き本工程を行うことが望ましい。改質された表面１３は、シリコンが核形成する際に活性サイトとなる。したがって、改質された表面１３のみにシリコン１４が選択的に成長する。電子ビームを点状に照射したところには、シリコンドットが形成される。また、電子ビームを線状に照射したところには、シリコン細線が形成される。さらにまた、電子ビームを面状に照射したところには、シリコンも面状に形成される。
【００２５】
以上に述べた手順により、電子ビームで描画したパターン通りにシリコン量子ドットやシリコン量子細線を形成することができる。
【００２６】
本実施の形態の微細パターンを形成する方法では、シリコン配線のパターンを決定する手段として電子線露光装置（ＥＢ）を用いている。したがって、ＡＦＭを用いた場合に比べて極めてスループットが向上する。また、ＡＦＭでは探針の状態によってはプロセスが不安定になるのに対して、ＥＢでは極めて安定したプロセスが実現される。さらにまた、ＥＢを用いればビーム系を数ｎｍにすることは容易であり、しかも、フォトレジスト等使用せずに直描しているので、数ｎｍのパターン形成が可能である。したがって、この微細パターンの形成方法によれば、量子ドットや量子細線を位置精度良く、高いスループットで安定して形成することが可能となる。
【００２７】
なお、基板としてシリコン基板を用いた場合、ＣＭＯＳ、ＤＲＡＭ、ＳＲＡＭなどの素子と混載するのが容易となる。したがって、多様な素子を混載して適材適所に用い、高機能な集積回路を実現することができる。
【００２８】
また、量子ドットや量子細線をシリコンで形成する場合、ＬＳＩ製造工程で必須なシリコンＣＶＤ装置等があればよく、ＬＳＩ製造工程と類似した工程で製造することが可能である。したがって、新たな設備の導入を減らすことができる。
【００２９】
この実施の形態１の場合は、酸化膜除去工程（図１（ｃ））での弗化水素溶液によるエッチング量の誤差は、電子ビームが照射された領域１と電子ビームが照射されなかった領域２との間の酸化膜厚の差以下にしなければならない。
【００３０】
（実施の形態２）
図２（ａ）は、実施の形態１の方法を用いて作製された単電子トランジスタの平面パターンを示し、図２（ｂ）はその単電子トランジスタの等価回路を示している。
【００３１】
図２（ａ）に示すように、この単電子トランジスタは、酸化膜１６上に、導電体からなる１つの量子ドット１７と、同じ導電体からなり、量子ドット１７近傍から３方向に放射状に延びる３本の量子細線１８ａ，１８ｂ，１８ｃを備えている。３本の量子細線１８ａ，１８ｂ，１８ｃは、それぞれソースＳ、ドレインＤ、コントロールゲートＣＧとなる。ソースＳと量子ドット１７との間、及びドレインＤと量子ドット１７との間には、図２（ｂ）中に示すように、それぞれトンネル障壁１９が存在する。また、コントロールゲートＣＧと量子ドット１７とは、キャパシタンス２０を介して容量結合している。
【００３２】
ソース電極Ｓからドレイン電極Ｄへの電子のトンネルは、コントロールゲートＣＧに加える電圧によって制御される。これにより、トランジスタ機能を得ることができる。なお、図２中には１つの単電子トランジスタのみを示しているが、無論多数の素子を集積化することができる。また、単電子メモリを形成することもできる。さらにまた、１つの基板上にＣＭＯＳ、ＤＲＡＭ、ＳＲＡＭなどの素子と混載することもできる。
【００３３】
単電子素子を作製するために、実施の形態１又は実施の形態２で示される方法を用いた場合、量子ドットや量子細線を位置精度よく形成できるので、単電子素子の集積化が可能となる。また、構造上、量子ドットや量子細線は絶縁膜上に形成されるので、基板と絶縁されている。さらにまた、絶縁膜はほぼ平坦であるので配線の引きまわしが容易であり、他の素子との混載も容易である。
【００３４】
（実施の形態３）
図３は、実施の形態１の方法を用いて作製された量子ドットレーザの断面を示している。
【００３５】
図３中、２１はｎ−ＧａＡｓ層、２２はｎ−Ａｌ_０．４Ｇａ_０．６Ａｓ層、２３はＧａＡｓ層、２４はｐ−Ａｌ_０．４Ｇａ_０．６Ａｓ層、２５はｐ^＋−ＧａＡｓ層、２６は酸化膜、２７はＩｎＡｓ量子ドットである。
【００３６】
本実施の形態の量子ドットレーザを形成する手順は以下の通りである。ただし、基板部（ｎ−ＧａＡｓ層２１、ｎ−Ａｌ_０．４Ｇａ_０．６Ａｓ層２２、ｐ−Ａｌ_０．４Ｇａ_０．６Ａｓ層２４、ｐ^＋−ＧａＡｓ層２５）は、公知の方法で形成できるので説明を省略する。なお、ＡｌとＧａの組成比は例示の限りではなく、適宜変更し得る。
【００３７】
ＧａＡｓ基板上に、実施の形態１に示す方法でＩｎＡｓ量子ドット２７を形成する。次に、量子ドット２７間に存する酸化膜を除去する。この後、ＧａＡｓを堆積する。かくして、ＩｎＡｓ量子ドット２７がＧａＡｓ中に埋めこまれた構造が形成される。
【００３８】
量子ドットレーザを作製するために、実施の形態１で示される方法を用いた場合、量子ドット２７の密度（単位面積あたりの量子ドット数）を精密に制御することができる。また、ＭＢＥ法を用いた従来の方法では、量子ドットの密度を高くするために量子ドットを多層で形成していたが、本実施の形態では、単層で十分高密度な量子ドットを形成することができる。例えば、３０ｎｍ間隔で量子ドットを形成すれば、量子ドット密度を約１０^１１個／ｃｍ^２とすることができる。したがって、高性能で性能ばらつきの小さい量子ドットレーザが提供される。
【００３９】
【発明の効果】
以上より明らかなように、この発明の微細パターンの形成方法では、電子ビーム、イオンビーム、又は電磁波のビームを照射することによって、導電性物質を形成すべき特定領域を定めている。また、この微細パターンの形成方法は、半導体製造分野で確立した技術だけで実施できる。したがって、量子ドットや量子細線等を位置精度良く、高いスループットで安定して形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１となる微細パターンの形成方法を説明する工程図である。
【図２】実施の形態１の方法を用いて作製された単電子トランジスタの概略の平面図と等価回路図である。
【図３】実施の形態１の方法を用いて作製された量子ドットレーザの概略の断面図である。
【符号の説明】
１１半導体基板
１２，１６，２６酸化膜
１４シリコン
１７量子ドット
１８ａ，１８ｂ，１８ｃ量子細線
２３ＧａＡｓ層
２７ＩｎＡｓ量子ドット[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for forming a fine pattern, and more specifically to a method for forming a fine pattern made of a conductive material on an insulating film formed on the surface of a semiconductor substrate .
[0002]
In this specification, “fine” means having a dimension on the order of nanometers (nm) to several tens of nm.
[0003]
[Prior art]
In order to produce a quantum effect device such as a single electronic element, it is necessary to form quantum dots and quantum wires with a scale of several nanometers while controlling the position. Conventionally, as an example of forming quantum dots with position control, there is a report by Takaoka et al. (61st JSAP Scientific Lecture Proceedings No. 2 4a-R-6 p. 836). In this report, a silicon substrate is locally oxidized using an atomic force microscope (AFM), the surface of this oxide film is modified by hydrofluoric acid treatment, and a silicon quantum dot having a diameter of several nm is selected there. It is said that it was formed.
[0004]
[Problems to be solved by the invention]
However, in the above conventional technique, the place where the quantum dots are formed is defined by anodic oxidation using an AFM probe, so that it takes a very long time to form a pattern and the process is not stable.
[0005]
The present invention has been made in order to solve the above-mentioned problem, and its purpose is to position a quantum dot having a diameter of several nanometers to several tens of nanometers or a quantum wire having a width of several nanometers to several tens of nanometers with high positional accuracy. An object of the present invention is to provide a method for forming a fine pattern that can be stably formed at high speed (high throughput) .
[0006]
[Means for Solving the Problems]
In order to solve the above problem, the fine pattern forming method of the present invention is:
A beam irradiation step of irradiating an electron beam, an ion beam, or an electromagnetic wave beam to a specific region where a conductive material is to be formed on the surface of the semiconductor substrate to form a lattice defect on the substrate surface of the specific region;
A first thermal oxidation step of performing thermal oxidation to form an oxide film on the surface of the semiconductor substrate so as to be thicker in the specific region than in a region other than the specific region;
Removing an oxide film existing in a region other than the specific region, while leaving at least a part of the oxide film existing in the specific region; and
A surface modification step for modifying the surface of the oxide film left in the specific region;
A second thermal oxidation step of covering the entire surface of the semiconductor substrate with an oxide film while performing thermal oxidation and maintaining the modified surface of the oxide film in the uppermost layer in the specific region;
And a conductive material growth step for growing a conductive material only on the modified surface of the oxide film on the specific region.
[0007]
According to this fine pattern forming method, lattice defects are formed on the surface of the semiconductor substrate in the specific region irradiated with the electron beam, ion beam, or electromagnetic wave beam. Therefore, when the first thermal oxidation is performed, an oxide film is formed on the surface of the semiconductor substrate thicker in the specific region than in the region other than the specific region. Therefore, the oxide film in other regions can be removed leaving only the region where the oxide film is thick. By modifying the surface of the remaining oxide film and further performing the second thermal oxidation, the specific region is an oxide film whose surface is modified, and the region other than the specific region is not modified. Each is covered with a normal oxide film. Therefore, the conductive material can be grown only on the modified surface of the oxide film existing on the specific region by utilizing the difference in the surface quality of the oxide film. Thereby, the fine pattern which consists of an electroconductive substance can be formed.
[0008]
In this fine pattern forming method, a specific region in which a conductive material is to be formed is determined by irradiating an electron beam, an ion beam, or an electromagnetic wave beam. Further, this fine pattern forming method can be carried out only by a technique established in the semiconductor manufacturing field. Accordingly, quantum dots, quantum wires, and the like can be stably formed with high positional accuracy and high throughput.
[0009]
In one embodiment, the oxide film removal step and the surface modification step are performed in a lump using a solution containing hydrogen fluoride.
[0010]
According to the embodiment, the oxide film removal step and the surface modification step are performed at once by using a solution containing hydrogen fluoride, so that the steps can be simplified.
[0011]
In one embodiment, the conductive material growth step is performed by any one of a chemical vapor deposition method, a molecular beam epitaxy method, and a sputtering method.
[0012]
According to the above embodiment, it is possible to grow the conductive material at a sufficiently low speed with good control. Therefore, it becomes easy to form fine structures such as quantum dots and quantum wires with a high yield.
[0013]
In one embodiment, the semiconductor substrate is a silicon substrate.
[0014]
According to the embodiment described above, since a silicon substrate is used as the semiconductor substrate, it is easy to be mounted together with elements such as CMOS, DRAM, and SRAM. Therefore, a highly functional integrated circuit can be realized by mixing various elements and using them at the right place for the right material.
[0015]
In one embodiment, the conductive material is silicon.
[0016]
According to the above embodiment, since the conductive material to be patterned is silicon, it is possible to use a silicon CVD apparatus or the like essential in the LSI manufacturing process, and it can be manufactured in a process similar to the LSI manufacturing process. is there. Therefore, the introduction of new equipment can be reduced.
[0017]
In one embodiment, the second thermal oxidation step is performed at a temperature of 850 ° C. or lower.
[0018]
According to the above embodiment, the property of the modified surface is well preserved during the second thermal oxidation step, so that the conductive material is selectively grown only on the surface of the oxide film in the specific region. Furthermore, the selectivity can be kept high. Therefore, it is possible to form an accurate pattern of the conductive material.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
(Embodiment 1)
Embodiment 1 of the present invention will be described with reference to FIG. In this embodiment mode, a silicon substrate is used as a semiconductor substrate, and silicon is used as a conductive substance constituting quantum dots and quantum wires. As the semiconductor substrate, an SOI (silicon on insulator) substrate may be used, or a semiconductor substrate such as gallium arsenide, germanium, or silicon germanium may be used. In addition, the conductive substance constituting the quantum dots and the quantum wires may be a semiconductor such as gallium arsenide, germanium, or silicon germanium, or a metal such as gold, aluminum, or copper. In this embodiment, an electron beam is used to form a lattice defect. However, an FIB (Focused Ion Beam), an X-ray beam, or a γ-ray beam may be used.
[0020]
First, using an electron beam exposure apparatus (EB), as shown in FIG. 1A, an electron beam (see FIG. 1) is applied to a specific region 1 where silicon as a conductive material is to be formed on the surface of a silicon substrate 11. (Indicated by a downward arrow in the inside) is selectively irradiated (beam irradiation step). Here, the dimensions of the specific region 1 are set to the order of nanometers (nm) to several tens of nm in order to form quantum dots and quantum wires. Although the acceleration voltage of an electron beam can be performed at 30-50 KeV, for example, it does not necessarily need to be in this range. Lattice defects 3 (indicated by x in FIG. 1A) are formed on the substrate surface in the region 1 irradiated with the electron beam. On the other hand, no lattice defect occurs in the region 2 where the electron beam is not irradiated. When FIB is used to form the lattice defect 3, for example, silicon ions can be used.
[0021]
Next, as shown in FIG. 1B, thermal oxidation is performed to form an oxide film 12 on the surface of the silicon substrate 11 (first thermal oxidation step). The first thermal oxidation step is, for example, dry O ₂ oxidation at 800 ° C. to 1050 ° C., and the target oxide film thickness in the region 2 where the electron beam is not irradiated is set to 5 nm to 20 nm. At this time, in the region 1 irradiated with the electron beam, accelerated oxidation is performed due to the presence of the lattice defect 3, and the oxide film thickness is relatively larger than that in the region 2 where the electron beam is not irradiated.
[0022]
Next, as shown in FIG. 1C, the oxide film 12 is etched using a hydrofluoric acid solution (0.1%) (oxide film removal step and surface modification step). At this time, the oxide film 12 is completely removed in the region 2 where the electron beam is not irradiated, but a part of the oxide film 12 is left in the region 1 where the electron beam is irradiated (thick oxide film). The remaining surface 13 of the oxide film 12 is modified by the hydrofluoric acid solution. According to a report by Takaoka et al. (No.2 4a-R-6 p.836, 61st JSAP scientific lecture presentation), this modified surface 13 is terminated with an OH group. Has been. As described above, in this embodiment, the oxide film removing step and the surface modification step are collectively performed using the solution containing hydrogen fluoride, so that the steps can be simplified.
[0023]
Next, as shown in FIG. 1D, thermal oxidation is performed to cover the entire surface of the silicon substrate 11 with the oxide film while maintaining the modified surface 13 of the oxide film 12 as the uppermost layer ( Second thermal oxidation step). This second thermal oxidation step is, for example, dry O ₂ oxidation, and the target oxide film thickness in the region 2 where the electron beam is not irradiated is 5 nm to 200 nm. In addition, it is preferable that the temperature of thermal oxidation is 850 degrees C or less. This is because when the temperature is 850 ° C. or higher, the properties of the modified surface 13 are rapidly lost. Note that the surface 40 of the thermal oxide film newly formed in the region where the silicon oxide film 12 was removed in the oxide film removing step, that is, the region 2 where the electron beam was not irradiated in the previous beam irradiation step, It has the properties of the film surface. Therefore, the modified surface 13 remains only in the region 1 irradiated with the electron beam.
[0024]
Thereafter, as shown in FIG. 1E, the quality of the oxide film surfaces 13, 40 between the region 1 irradiated with the electron beam in the previous beam irradiation step and the region 2 not irradiated with the electron beam. Using these differences, silicon dots or silicon fine wires 14 are formed only on the modified surface 13 of the oxide film 12 by chemical vapor deposition (CVD) (conductive material growth step). It should be noted that molecular beam epitaxy (MBE) or sputtering may be used to form silicon dots or silicon fine wires. Using these CVD, MBE, or sputtering methods, it is possible to grow a conductive material at a sufficiently slow rate, and it is easy to form fine structures such as quantum dots and quantum wires. Become. In addition, it is desirable to continue this step after the second thermal oxidation step without exposing to the atmosphere. The modified surface 13 becomes an active site when silicon nucleates. Accordingly, silicon 14 is selectively grown only on the modified surface 13. Silicon dots are formed where the electron beam is irradiated in the form of dots. In addition, a thin silicon wire is formed when the electron beam is irradiated linearly. Furthermore, silicon is also formed in a planar shape when the electron beam is irradiated in a planar shape.
[0025]
By the procedure described above, silicon quantum dots and silicon quantum wires can be formed according to the pattern drawn by the electron beam.
[0026]
In the method for forming a fine pattern of the present embodiment, an electron beam exposure apparatus (EB) is used as means for determining a silicon wiring pattern. Therefore, the throughput is significantly improved as compared with the case where AFM is used. In addition, in AFM, the process becomes unstable depending on the state of the probe, whereas in EB, an extremely stable process is realized. Furthermore, if EB is used, it is easy to make the beam system several nm, and since direct drawing is performed without using a photoresist or the like, a pattern of several nm can be formed. Therefore, according to this fine pattern forming method, quantum dots and quantum wires can be stably formed with high positional accuracy and high throughput.
[0027]
When a silicon substrate is used as the substrate, it can be easily mounted with elements such as CMOS, DRAM, and SRAM. Therefore, a highly functional integrated circuit can be realized by mixing various elements and using them at the right place for the right material.
[0028]
Further, when quantum dots or quantum wires are formed of silicon, it is sufficient if there is a silicon CVD apparatus or the like that is essential in the LSI manufacturing process, and it can be manufactured by a process similar to the LSI manufacturing process. Therefore, the introduction of new equipment can be reduced.
[0029]
In the case of the first embodiment, the error in the etching amount by the hydrogen fluoride solution in the oxide film removing step (FIG. 1C) is caused by the region 1 irradiated with the electron beam and the region not irradiated with the electron beam. Must be less than or equal to the difference in oxide film thickness from 2.
[0030]
(Embodiment 2 )
2 (a) shows the plane pattern of the single-electron transistor manufactured using the method of the first embodiment, FIG. 2 (b) shows an equivalent circuit of the single-electron transistor.
[0031]
As shown in FIG. 2 (a), the single electron transistor, on the oxide film 16, a single quantum dot 17 made of a conductor, made of the same conductive material, extending radially in three directions from the quantum dot 17 near Three quantum wires 18a, 18b, and 18c are provided. The three quantum wires 18a, 18b, and 18c serve as a source S, a drain D, and a control gate CG, respectively. Between the source S and the quantum dots 17, and between the drain D and the quantum dots 17, as shown in FIG. 2 (b), the respective exists tunnel barrier 19. Further, the control gate CG and the quantum dot 17 are capacitively coupled via the capacitance 20.
[0032]
Electron tunneling from the source electrode S to the drain electrode D is controlled by a voltage applied to the control gate CG. Thereby, a transistor function can be obtained. Although only one single-electron transistor is shown in FIG. 2 , it goes without saying that a large number of elements can be integrated. A single-electron memory can also be formed. Furthermore, elements such as CMOS, DRAM, and SRAM can be mixedly mounted on one substrate.
[0033]
When the method shown in Embodiment Mode 1 or Embodiment Mode 2 is used to manufacture a single-electron element, quantum dots and quantum wires can be formed with high positional accuracy, so that single-electron elements can be integrated. . In addition, because of the structure, the quantum dots and the quantum wires are formed on the insulating film, so that they are insulated from the substrate. Furthermore, since the insulating film is almost flat, it is easy to route the wiring, and it is easy to mix with other elements.
[0034]
(Embodiment 3 )
FIG. 3 shows a cross section of a quantum dot laser manufactured using the method of the first embodiment .
[0035]
In FIG. 3 , 21 is an n-GaAs layer, 22 is an n-Al _0.4 Ga _0.6 As layer, 23 is a GaAs layer, 24 is a p-Al _0.4 Ga _0.6 As layer, and 25 is p ^+. -GaAs layer, 26 is an oxide film, and 27 is an InAs quantum dot.
[0036]
The procedure for forming the quantum dot laser of the present embodiment is as follows. However, the substrate portion (n-GaAs layer _{_{21, n-Al 0.4 Ga 0.6}} As layer _{_{22, p-Al 0.4 Ga 0.6}} As layer ^24, p + -GaAs layer 25), known Since it can be formed by a method, description thereof is omitted. The composition ratio of Al and Ga is not limited to the example, and can be changed as appropriate.
[0037]
On a GaAs substrate to form an InAs quantum dots 27 in the manner shown in the first embodiment. Next, the oxide film existing between the quantum dots 27 is removed. Thereafter, GaAs is deposited. Thus, a structure in which the InAs quantum dots 27 are embedded in GaAs is formed.
[0038]
To make the quantum dot laser, when using the method shown in the first embodiment, it is possible to precisely control the density of the quantum dots 27 (quantum number of dots per unit area). In addition, in the conventional method using the MBE method, quantum dots are formed in multiple layers in order to increase the density of quantum dots, but in this embodiment, sufficiently high-density quantum dots are formed in a single layer. be able to. For example, if quantum dots are formed at intervals of 30 nm, the quantum dot density can be set to about 10 ¹¹ pieces / cm ² . Therefore, a quantum dot laser with high performance and small performance variation is provided.
[0039]
【The invention's effect】
As is clear from the above, in the fine pattern forming method of the present invention, a specific region in which a conductive material is to be formed is determined by irradiating an electron beam, an ion beam, or an electromagnetic wave beam. Further, this fine pattern forming method can be carried out only by a technique established in the semiconductor manufacturing field. Accordingly, quantum dots, quantum wires, and the like can be stably formed with high positional accuracy and high throughput.
[Brief description of the drawings]
FIG. 1 is a process diagram illustrating a fine pattern forming method according to a first embodiment of the present invention.
FIGS. 2A and 2B are a schematic plan view and an equivalent circuit diagram of a single electron transistor manufactured by using the method of Embodiment 1. FIGS.
3 is a schematic cross-sectional view of a quantum dot laser fabricated using the method of Embodiment 1. FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 1 Semiconductor substrate 12, 16, 2 6 Oxide film 1 4 Silicon 17 Quantum dot 18a, 18b, 18c Quantum wire 23 GaAs layer 27 InAs quantum dot

Claims

半導体基板の表面で、導電性物質を形成すべき特定領域に対して電子ビーム、イオンビーム、又は電磁波のビームを照射して、その特定領域の基板表面に格子欠陥を形成するビーム照射工程と、
熱酸化を行って、前記半導体基板の表面に酸化膜を、前記特定領域以外の領域に比して前記特定領域で厚くなるように形成する第１熱酸化工程と、
前記特定領域以外の領域に存する酸化膜を除去する一方、前記特定領域に存する酸化膜の少なくとも一部を残す酸化膜除去工程と、
前記特定領域に残された酸化膜の表面を改質する表面改質工程と、
熱酸化を行って、前記特定領域で前記酸化膜の改質された表面を最上層に維持しながら、前記半導体基板の表面全域を酸化膜で被覆する第２熱酸化工程と、
上記特定領域上に存する前記酸化膜の改質された表面上のみに導電性物質を成長させる導電性物質成長工程とを含むことを特徴とする微細パターンの形成方法。A beam irradiation step of irradiating an electron beam, an ion beam, or an electromagnetic wave beam to a specific region where a conductive material is to be formed on the surface of the semiconductor substrate to form a lattice defect on the substrate surface of the specific region;
A first thermal oxidation step of performing thermal oxidation to form an oxide film on the surface of the semiconductor substrate so as to be thicker in the specific region than in a region other than the specific region;
Removing an oxide film existing in a region other than the specific region, while leaving at least a part of the oxide film existing in the specific region; and
A surface modification step for modifying the surface of the oxide film left in the specific region;
A second thermal oxidation step of covering the entire surface of the semiconductor substrate with an oxide film while performing thermal oxidation and maintaining the modified surface of the oxide film in the uppermost layer in the specific region;
And a conductive material growth step of growing a conductive material only on the modified surface of the oxide film on the specific region.

前記酸化膜除去工程と表面改質工程とは、弗化水素を含む溶液を用いて一括して行われることを特徴とする請求項１に記載の微細パターンの形成方法。2. The method for forming a fine pattern according to claim 1 , wherein the oxide film removal step and the surface modification step are collectively performed using a solution containing hydrogen fluoride.

前記導電性物質成長工程は、化学気相堆積法、分子線エピタキシ法、スパッタ法のいずれかによることを特徴とする請求項１または２に記載の微細パターンの形成方法。 3. The method for forming a fine pattern according to claim 1, wherein the conductive material growth step is performed by any one of a chemical vapor deposition method, a molecular beam epitaxy method, and a sputtering method.

前記半導体基板はシリコン基板であることを特徴とする請求項１から３までのいずれか一つに記載の微細パターンの形成方法。The semiconductor substrate is method of forming a fine pattern according to any one of claims 1 to 3, characterized in that a silicon substrate.

前記導電性物質はシリコンであることを特徴とする請求項１から４までのいずれか一つに記載の微細パターンの形成方法。Method of forming a fine pattern according to any one of claims 1 to 4, wherein the conductive material is silicon.

前記第２熱酸化工程は、８５０℃以下の温度で行われることを特徴とする請求項１から５までのいずれか一つに記載の微細パターンの形成方法。The second thermal oxidation step, the fine pattern forming method of according to any one of claims 1 to 5, characterized in that takes place at 850 ° C. or lower.