JP4808514B2 - 大域的非同期ネットワークオンチップシステムにおける通信ノードアーキテクチャ - Google Patents
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Description
ルーティングノードが互いに非同期で通信する構成のネットワークオンチップが、非特許文献2に提案されている。このようなネットワークにおけるデータ伝送はまた、一般に「ワンホットエンコーディング」と呼ばれるエンコーディング方式を使用してエンコードされる。しかしながら、このネットワークは、作るのが難しい特殊ロジックを使用するという大きな不具合を有する。更に、このようなネットワークは異なるサービスタイプ、例えば遅延「保証」サービス、及び一般に「ベストエフォート」と呼ばれるサービスを使用しない。
非特許文献3及び4は、仮想チャネルを使用する非同期ネットワークオンチップにおけるサービス品質の管理方法を開示している。
このような構造は、例えば複数のリソース又は複数のデータ間の高速データ転送を優先させる必要があるかどうか、又は複数のリソース又は複数のデータ間のスループットを保証する必要があるかどうかによって、異なるタイプのサービスを実行する機能を備えることが好ましい。
第一に、本発明は、非同期通信プロトコルを有するネットワークオンチップにおけるデータ伝送方法に関する。このネットワークは1以上のノードと1以上のリソースを備え、各ノードは、1以上の入力制御装置に接続された1以上の入力と、1以上の出力制御装置に接続された1以上の出力とを備え、ノードの少なくとも1つは内部クロック無しで動作して同じ出力にルーティングされる2つのデータパケットの間の転送優先順位を決定し、この優先順位は各データパケットに付随する優先チャネル情報に基づいて決定され、この優先チャネル情報及びこのデータパケットは別のノード又はネットワークリソースから送出されたものであり、優先チャネル情報は前記非同期通信プロトコルに従って第1のタイプの同期信号により伝送される。
第1のタイプの信号は、各基本データグループに付随するか、又は各基本データグループに関連する「send」タイプの信号であるか、或いはデータパケット中の「flit」である。
本発明によるネットワークオンチップ構造は、遅延の影響を受けにくく、且つ電源及び気温の変動に対して堅牢な非同期論理で実行される。
好ましくは、転送優先順位は、優先データチャネルが同一であるとき、各パケットに対し、ノードへの到着時刻及び/又は到着の入力時刻、或いはこのパケットがノードに到着するときに通過した入力ポートに応じて優先順位を割り当てることにより決定する。
ルーティング情報を、例えば指示データの順番付きリストの形式で、各データパケットに添付することができ、このルーティング情報、例えば指示データリストにまとめた指示データの一部は、通過する各ノードにアドレス指定される。
ルーティング情報は好ましくはデータパケットの先頭に位置する。
非同期ノードは、出力を中断又は停止した第1のパケットのルーティング情報を記憶する手段を使用することができる。
ノードは、最高の優先チャネルが割り当てられているデータの許可信号は送信せず、これによりシステムをさらに柔軟に管理することができる。
従って、本発明によるネットワークは、非同期低位「要求/受信確認」型プロトコルを用いることによっても運用できる。
非同期ノードは、例えばこれら4段階式プロトコル及びマルチレールエンコーディングを使用することにより、実質的に遅延の影響を受けないように作成することができる。
Validity信号を受信すると、出力制御装置は、最高優先順位データパケットに含まれないデータパケットのパケット要求の先頭部を、同じ優先チャネルを有するデータパケットのパケット要求の先頭部の待ち行列に組み込む。
入力制御装置は優先チャネルデータを記憶することにより、データを出力制御装置に伝送することができる。
− 同じ出力にルーティングされる少なくとも2つのデータパケットの間の転送優先順位を決定する手段であって、この転送優先順位を各データパケットに付随する優先チャネル情報に基づいて決定する手段、
− 別のノード又はネットワークリソースから送付される、優先チャネル情報を含む同期信号、及びデータパケットを受信する手段
を備える。
また、第1のパケットが出力されるとき、到来パケットと呼ばれる第2のパケットの優先順位より第1のパケットの優先順位が低いとき、第2のパケットを優先的に出力するために、第1のパケットからの出力を中断又は延期する手段を設けることができる。この手段もノードの出力制御装置に配置できる。
また、ノードに関連するルーティング情報を読む手段、及びネットワーク内におけるデータパケットの次の目的地に関する他のルーティング情報を準備する手段を設けることもできる。ルーティング情報が指示データの順番付きリストの形式である一例では、これらの手段を使用して指示の順番付きリストをオフセットし、パケットの次の目的地を、例えば隣接ノードとすることができる。
好適には、非同期ノードは、出力を中断又は停止した第1のパケットのルーティング情報を記憶する手段を有する。
好ましくは、入力制御装置は、伝送対象であるデータのパケットの先頭を受信したとき、出力制御装置に対し、Validity信号と呼ばれる信号を送信してデータの送信先である出力を通知する手段を備え、このValidity信号は、前記伝送対象であるデータの優先チャネルに関連するデータを含む。
出力制御装置はまた、Validity信号の受信後、データをその優先チャネルに従って保存する入力制御装置のレジスタをモニタする手段を備える。
本デバイスはまた、優先チャネルデータを記憶することにより出力制御装置へのデータ転送を可能にする手段を備える。
異なる図面の同様又は均等部品に同じ番号を付することで、異なる図面間の比較を容易にした。
図面の理解を容易にするため、図面の異なる部品は必ずしも同じスケールで示されていない。
このアーキテクチャは、データ処理能力、及び特にデータ交換による相互通信能力を有する複数の要素(参照番号110)を含む。
このようなアーキテクチャに含まれる一群の要素110は、マスタとして機能し、特にネットワーク上の通信を開始するために使用される要素112を含むことができる。従って、「ネットワーク制御装置」と呼ばれるこの要素112は、計算などの基本的なデータ処理、データ保存、又はデータのエンコーディング/デコーディングといったタスクを実行するのに使用される「リソース」と呼ばれる複数の他のネットワーク要素114a、114bの間の通信をプログラムすることができる。
各リソース114a、114bは汎用的なもの、例えばプロセッサ又はデジタル信号処理専用プロセッサ(DSP)の形態で実施しても、特殊なもの、例えばSRAM(Static Random Access Memory)等のメモリの形態で実施してもよい。
ネットワークリソース114a、114bは、互いに接続され、双方向リンクを備える通信媒体を介して相互にデータを交換する。この双方向リンクは一方向にデータ転送を行なう1以上のリンク及びその逆方向にデータ転送を行うまた別の1以上のリンクから形成されている。
ネットワークはノード120も備える。これらのノード120は、1以上の着信リンクと、1以上の送出リンクとの間に物理的な接続を築くために使用され、リソース114間の通信を切換えている。
このネットワークアーキテクチャは、GALS(大域的に非同期、局所的に同期)式に動作し、異なるリソース間の通信は非同期である。
可能な一実施形態によれば、本ネットワーク構造のリソース114a、bは、1つのクロックによって制御されるネットワークの同期ユニットとすることができる。各リソースのクロックは、別個の又は互いに独立したものとすることができる。
ネットワーク内のデータ交換のために、ノード120をデータルーティングに使用することができる。
例えば、ネットワークノード内部のルーティングは決定論的なものでもよい。この場合、ネットワーク内の各ノードは、受信したデータパケットに含まれるルーティング情報のみに従って、又は主に受信したデータパケットに含まれるルーティング情報に従って、データパケットを送信することができる。このルーティング情報は、例えば進むべき方向の順番付きリストの形式で、このデータパケットがネットワーク内で取ることになる経路を示す。ルーティング情報は、パケットに組み込んでもよく、又はこのパケットを送付するネットワークリソースによってパケットに関連付けられてもよい。
従って、ネットワーク内の非同期ノードは、ネットワークに到来するデータ間のあらゆる紛争を管理し、ネットワークに到来し、このノードの同じ出力又はこのノードに接続する同じリンクを使用しようとする複数のデータ又はデータパケットのうちのどれを最初にこの出力又はこのリンクに伝送すべきかを決定するように設計することができる。
第1のノード120a及び第2のノード120bは、それぞれ第1のリソース114a及び第2のリソース114bに接続されており、各ノードはデータ及び/又は同期信号の受信及び/又は送信を行なう5つの入力/出力モジュールを備え、そのうち第1のノードの「北」のモジュールを130aとし、第2のノードの「北」のモジュールを130bとし、第1のノードの「東」のモジュールを140aとし、第2のノードの「西」のモジュールを140bとし、第1のノードの「南」のモジュールを150aとし、第2のノードの「南」のモジュールを150bとし、第1のノードの「西」のモジュールを160aとし、第2のノードの「北」のモジュールを160bとする。これらの入力/出力モジュールは、ネットワーク内の他のノードに接続する。入力/出力モジュール170a及び170bは、それぞれリソース114a、114bに接続する。
各ノードは5つの入力制御装置及び5つの出力制御装置を備える。
上述の各アーキテクチャにおいて、リソース114aと114bの間で交換されるデータ、及びリンク115a、115b及びノード120a、120bを通過するデータは、データパケットの形態である。
フリットは、ネットワーク内のデータ伝送に使用される基本単位である。リンク115又は物理的接続の数又はリンク115内部の有線リンクの数には、1フリット又は基本データグループに応じたキャパシティがある。
1つのデータパケットは、単一の基本データグループから形成される場合も、1つのフリットから形成される場合もある。この場合、この単一フリットは、パケットのヘッダと末尾の両方を示す。
「BoP(Begin of Packet)」と呼ばれる第1の情報ビットを使用して、例えば、この「bop」が属するフリットがパケットフリットの第1番目であるかどうかを示すことが出来る。
別の情報ビットは「EoP(end of packet)」と呼ばれ、これを使用することにより、例えば、このビットが属するフリットがパケットフリットの末尾であるかどうかを示すことができる。
データパケットのヘッダフリットは、位置情報ビットの他に、このパケットがパケットの読み出し、書き込み又は割り込みのいずれを行うかに応じてパケットの性質を示す「メッセージ制御」ビットと呼ばれる複数の特殊ビットを含んでいる。
ヘッダフリットにおいて、目標経路ビットは、このヘッダフリットが属するデータパケットがネットワーク内で辿る経路を示す。例えばこの経路は、指示データの順番付きリスト、又はパケットが辿る入力/出力モジュールの列を示す順番付きリストの形式にすることができる。
例えば、使用可能なエンコーディングシステムは、「北」入力/出力モジュールを示す「00」、「東」入力/出力モジュールを示す「01」、「南」入力/出力モジュールを示す「10」、及び「西」入力/出力モジュールを示す「11」である。
上述のように、ネットワークにおけるデータパケットのルーティングは決定論的なタイプとすることができる。従って、データパケットの送信前に、リソースはこのデータパケットが辿ることになる経路を設定することができる。リソースは、送付しようとするデータパケットのヘッダフリットの「目標経路」ビットに対し、1つの値を付すか又は割り当てることにより、これを行うことができる。
ネットワークを通じて伝送される各データパケットは、予め作成された1以上の仮想チャネル、例えば2又は3の異なる仮想チャネルからなるリストから選択された、「仮想チャネル」と呼ばれる優先チャネルに関連付けることができる。各仮想チャネルは優先順位又は優先順位数に関連し、関連付けられたデータパケットに優先順位を与えるもので、特にこのパケットがネットワーク内のノードに到達したときのパケットの転送順の調停に関与する。
仮想チャネルの別の一実施形態によれば、例えば優先順位が最高位の第1のチャネル又はチャネル0、第1チャネルより優先順位の低い第2のチャネル又はチャネル1、第1及び第2チャネルより優先順位の低い第3のチャネル又はチャネル2、というように、k個の異なる仮想チャネル(kは3以上の整数)が存在する。
このように、2つの仮想チャネルを実施するために、優先順位の最も高いチャネル、例えば第1チャネルを使用して、遅延補償サービスを提供しながら、第1チャネルよりも優先順位の低い第2チャネルを使用して「ベストエフォート」型サービスを提供することができる。
異なる優先チャネルに関連付けられたデータパケット間の転送順序は、非同期ノード、特にこのノードの入力制御装置と出力制御装置によって、優先チャネル情報に応じて決定することができる。そのような制御装置の例については、図6及び7を参照して後述する。
複数のデータパケットが同一の優先チャネルに関連付けられている場合、これら複数のパケット間の転送順序を強制せず、例えば「動的」な調停を用いて、例えばFIFO式で順位を付けることができる。
更に一般的には、データパケットそれぞれの送出元に応じて、同一の優先チャネルを有する異なるデータパケット間の調停を行うことが可能である。
前記出力に競合が無く、例えばこの出力を使用するか、又は使用しようとしている他のパケットが無ければ、第1パケットはこの出力に伝送又は転送される。
前記出力に競合が存在し、例えば第1パケットと同じ仮想チャネルに属する第2パケットの別のヘッダフリットがこの出力を第1パケットと同時に使用しようとしている別の実施例では、パケット間で、静的な調停を行うか、或いはパケットの送出元又はそれらのノードへの入力を考慮することができる。
データ送信ネットワーク内の要素、例えば第1ノード又はリソースと、データ受信ネットワーク内の要素、例えば第1ノードに隣接する第2ノードとの間のデータ転送機構を、図2のタイムチャートに示す。送信要素と受信要素の間のデータ転送は、「send」タイプの同期信号及び「accept」タイプの同期信号を用いる高位の「送信/許可」型プロトコルによって管理され、データパケット中の任意のフリット又は基本的データグループは、前記パケット中のこの任意のフリットに先行する別のフリットが受信要素によって許可されるとすぐに、送信要素によって送信される。
「bop」信号を表すタイムチャートの曲線250は、時間t0において高い状態に変化し、第1フリットの間は高いままである。この「bop」信号は、第1フリットがヘッダフリットであることを示す。次いで、第2フリット、及び次の第3フリットが送信要素によって送信され、受信要素によって受信される(第2フリット及び第3フリットは、曲線220の部分222及び223によってそれぞれ示されている)。
このような第2の試みの後、送信要素は時間t2においてデータ送信を停止する(曲線220の部分229)。
即ち、第1要素と非同期ノードとの間のデータ送信は、送信/許可プロトコルによって管理される。先述の送信メカニズムでは、送信要素及び受信要素は入力/出力モジュールを介して通信し、そのためのやり取りは、双方向「要求/受信確認」型信号伝達によって物理レイヤで管理される。
このプロトコルの1操作を図3のタイムチャートに示す。このタイムチャートの曲線310は、送信要素によって生成される要求信号が現れるデータ信号を表し、曲線320は受信要素によって生成される受信確認信号を表す。
次に、第2段階、即ち時間t1からt2では、送信要素が受信確認信号を検出するか、又は受信確認信号の状態の変化を検出し、曲線300の状態の変化に示されるように、受信要素のデータを無効にする。
時間t3からt4までの次の第4段階において、送信要素は、受信確認信号が初期状態又はこの信号の第1段階の状態に戻ったことを検出し、よって再び新規データ送信をする権限を得る。
− ノードに到達する新規データの存在を検出し、
− それらの入力に到達する新規データが直前のデータと全く同じ状態である場合を区別することができる。
また、この種のエンコーディングにより、ノードは受信確認信号を生成してその隣接データに処理の終了を知らせることができる。
2つのワイヤが低い状態であるとき、有効な値は無い(時間T0の前の論理的レベル0における信号410及び420)。第1ワイヤの状態が変化して例えば高い状態になるとき、このワイヤは値「0」をエンコードし、高い状態の第2ワイヤは値「1」を表す。両方のワイヤが同時に高い状態であることはできない。それぞれの有効値が変化するときは、必ず2つのワイヤが共に低い状態である無効状態を経る。
nのリンク(nは6以上の整数)に付属するこのようなノード500の一実施例を図5に示す(リンクは図示しない)。このノード500は、nの入力5100、...510n−1、及びnの出力5500、...550n−1を備えるn×nの「クロスバー」型のアーキテクチャを有することができ、入力5100、...510n−1の各々はn−1の出力に接続可能である。このネットワークの変形にkの優先チャネルを導入することができる(ここで、kは2以上の整数である)。つまり、このようなネットワーク上を伝送される各データパケットは、kのチャネル又は優先順位から選択された1の優先チャネルに関連付けることができる。
ノード500の各入力5100、...510n−1は対応する入力制御装置6000、...、600n−1に関連付けられており、各出力5500、...550n−1は対応する出力制御装置7000、...、700n−1に関連付けられている。
「send」タイプのE_send制御信号をダブルレールエンコーディングと共に使用して、2つの異なる仮想チャネルの数又は異なる優先チャネルの数を伝送することができる。「accept」タイプのE_accept制御信号を信号レールエンコーディングと共に使用して、次のノードにも利用可能なスペースがあるかどうかを示すことができる。
この制御装置6000を使用することにより、その入力5100に位置する所定のフリットが、この同じ非同期ノード500の、所定の出力へ、或いは、n−1の出力の群又は出力制御装置7001、...、700n−1のうち所定の制御装置へ転送される(図5及び7参照)。
既に述べたように、E_dataのデータ及びE_sendの同期信号の両方は、ネットワーク内でデータパケットが辿る経路の非同期ノード500に先行する入力5100に接続されたノード又はリソースによって送信される。
制御装置6000は、E_data信号の形式で到来するフリットの少なくとも1部を、複数のフリット、例えば2つの信号E_data_yとE_data_xに複製するモジュール又は手段610を備え、これらの複製信号はそれぞれ、新規データ取得手段と呼ばれるモジュール又は手段620及び同期信号取得手段と呼ばれる別のモジュール又は手段630に向けて送信される。
手段630はまた、所定のフリットの数ビット、特に「目標経路」フィールドにあるこのフリットの幾つかのルーティングビットをデコードすることができ、これには「目標経路」フィールド内の低順位のビット等、方向データの順番付きリストが含まれる。
− 第1に、出力認証信号Valid R0_to_S0、...、Valid_Rk―1_to_Sn−1(以下、Valid_R_to_Sと略す)を生成することにより、kの優先順位の中から優先チャネルを認証し、且つ到来するフリットが非同期ノードの出力として辿るノードの出力の中から出力を承認し、
− 第2に、パケット情報の先頭BopR1_toS0、...、BopRk−1_toSn−1(以下BopR_toSと略す)を生成し、それを非同期ノードの出力制御装置に送信する。
また、この出力制御装置には、
− フリットの優先チャネルに関する情報、
− パケット中のフリットの位置に関する情報、例えばこのフリットがパケットフリットの先頭であるか、又はパケットフリットの末尾であるか
が供給される。
宛先を示す、到来するフリットの「目標経路フィールド」内の低順位のビットはまた、手段630によってデコードされる。これらデータの宛先ビットは、別の方法で調停される、高い優先順位又はチャネルに関連付けられたパケットを除き、Valid_R_to_S認証信号とパケット情報の先頭を生成するのに使用される。有効性情報及びパケット情報の先頭部に関連する2つの信号は、現行の優先順位に関する出力を起動する。
到来するフリットがパケットフリットの先頭でない場合、手段630は、到来するフリットのレベル又は優先チャネルのみを示す制御信号CTRL_Eを生成する。上述のようにして記憶された現行の宛先が読み出され(手段6400、...、640k−1によって送信される信号CRU_Rk)、それによって関連する優先順位を有する現行の出力が起動される。
手段620はまた、フリットに関連付けられた優先チャネルに基づいて、kの手段6250、...、625k−1からなる組のうち所定の手段、又は所定のモジュールに対し、このフリット中のデータを方向付けるために、制御信号CTRL_Eを使用する。例えば、最高の優先チャネル、例えばチャネル0に関連付けられたフリットは、チャネル0に関連付けられたフリットを処理するために設けられた手段6250に方向付けられる。このようにして、手段620は、ノード500において到来するパケットが関連付けられた入力を介し、仮想チャネル又は優先チャネルにより到来パケットの分類を行うことができる。
手段又はレジスタ6250、...、625k−1はまた、手段620から出力されたデータをノード500のn−1の出力制御装置7001、...、700n−1に転送するために使用される。これは、n−1の出力制御装置7001、...、700n−1により手段6250、...、625k−1を精査することにより行われ、このとき非特許文献6に記載の種類の精査メカニズムを使用する。このような精査は、出力制御装置7001、...、700n−1が、手段630が送信する認証信号によって起動されたとき、それら出力制御装置によって行われる。
また、例えばバッファメモリの形式の記憶手段6400、...、640k−1が設けられ、ノード500内の転送の間のパケットの宛先情報、特にパケットのヘッダフリットに続くフリットの宛先情報を保存する。この情報は、手段630により記憶手段640に送信される。回路又はネットワークが初期化されるとき、新規パケットのヘッダフリットが入力制御装置6000にアクセスする前に、これら記憶手段6400、...、640k−1は手段630に初期化トークンを送信する。
よって、入力制御装置は同期信号をデコードし、新規のデータ入力値を待ち、それを関連する優先順位に対応する手段6250、...、625k−1に割り当て、現行パケットの宛先に応じて、Valid_R_to_S信号によりその出力を正しい出力制御装置に対して認証する。
この出力制御装置は、パケットのデータフリットを、S_sendと示される「send」タイプの同期信号が添付された例えば34ビット信号のS_data信号の形式で、それに関連する出力5500に振り向ける。
異なる優先順位を有するパケット間の転送順序を決定するため、出力制御装置7000は、これらのパケットに関連付けられた仮想チャネル又は優先チャネルを考慮する。
転送順序が決定されるパケットが、最高の優先チャネル、例えばチャネル0の優先順位よりも低い優先順位の同じチャネル、例えばチャネル1に関連付けられている場合、制御装置はFIFOタイプの調停を行うことができる。
出力制御装置7000は分類手段、例えばk−1の記憶手段又はレジスタ7101、...、710k−1(kは2以上の整数であり、優先チャネルの数に対応する)を備え、これにより、先着順分類法に従って到達順に、パケット要求の「BoP」の先頭又は新規パケットを示すパケットの「BoP」部分を保存する。
このような検知は、非特許文献6に記載されているような精査機能を使用して行うことができる。
− BoPビットが入力5100に到来したものである場合、入力5100からの要求は、このBoPが属するパケットの優先チャネルに基づいて手段7201、...720k−1に属するメモリに保存されるか、
− そうではなく、BoPビットが入力5101に到来したものである場合、入力5101の要求は、このBoPが属するパケットの優先チャネルに応じて手段7201、...720k−1に属する別のメモリに保存される。
例えばステートマシンの形態の、手段730及び手段740は、現行の優先順位に基づいて行われるValidity要求の調停に使用される。
まず、図7に示す異なる信号について説明するか、又は図6で言及した信号と対応させる。
ステートマシン730が使用する調停方法に関し、3つの異なる場合を区別することができる。
− 最高の優先チャネルに関連付けられたパケット、例えばチャネル0に関連付けられたパケットが存在する場合、現行の状態が優先され、手段730はNXT_PRIO信号を生成し、パケットのソースはNXT_FROM情報を使用して維持される。Validity信号が受信確認される。
− 更に優先順位の高い信号が存在しない場合、最高の優先チャネルよりも優先順位の低いチャネルのレベル又は優先順位を有するパケットによって本方法は起動されたものである。転送されるべき入力が対応するリストの1つに読み出される。現行の状態は非優先となり、NXT_PRIO信号がステートマシン740に送信され、一方パケットのソースはNXT_FROM情報を使用してステートマシン740に維持される。対応するレベルの許可信号が受信確認される。
この場合、非優先パケットがもっと優先順位の高いパケットで中断される。
ここで、「ガード」又は選択手段は:
− 更に優先順位の高いValidity信号の存在を確認するか、
− ネットワーク内の次のノードから送出された対応する優先順位の許可信号を受信している場合、更に優先順位の高いValidity信号の存在を確認するか、或いは、
− ネットワーク内の次のノードから送出された現行の非優先レベルの許可信号を受信している場合、現行の非優先パケットのValidity信号の存在を試験する。
最高の優先チャネルに関連付けられたパケットは無いが、最高の優先チャネルより低い優先順位のチャネルに関連付けられたパケットが残っている場合、残りのパケットを処理する。
空の状態の初期化トークンはステートマシン740によって生成される。
第1の場合:現行の状態が空の状態であり、この出力に向かって進行中のパケットが存在しない。関連パケットの末尾を示すEoPビットがデコードされ、次いで出力の現行状態が更新される。切換え手段770の制御信号CTRL_SWITCHが起動される。
非優先パケットに対し、入力段階に応じたレベルの許可信号Ak_toEnが生成される。
新規の更に優先順位の高いパケットが存在する場合、それよりも優先順位の低い現行のパケットを延期する。従って、本方法は、延期を行うことにより新規パケットの転送を承認する。EoP=1である場合、パケット長は1であり、延期の必要はない。
それ以外の場合、現行パケットの残りを転送する。
このとき、優先順位の高いパケットの残りが待機状態に置かれる。
次いで、調停手段730が、最高の優先順位を有するvalidity信号の1つ、又はそれよりも優先順位の低いValidity信号にアクティビティを検知する場合で、且つネットワーク内の次のノードから送出された、対応する優先順位の許可信号を受信している場合、本調停方法ではまず、優先順位が固定された最高の優先順位のパケットの存在を確認する。
パケットの末尾において、本方法は、延期手段750の出力を確認し、以前に優先順位の低いパケットが延期されているかどうかを決定する(CUR_SUSPENDED)。
手段770は切り替え手段であり、例えばノードのS_data出力に可能なk(n−a)の入力(kの優先順位を有するn−1の入力)を有するマルチプレクサである。これら同じ手段により、S_sendが生成される。
このとき、回路は、TAST(非特許文献8及び9)などの非同期回路合成を一部に使用するか、或いは、非特許文献10又は11に記載の合成方法を特に調停ブロックに使用して、合成することができる。
112 制御装置
114 リソース
115 リンク
120、500 ノード
132a、142a、152a、162a、172a、510 ノードの入力
134a、144a、154a、164a、174a、550 ノードの出力
600 入力制御装置
620、625、630、650 モジュール又は手段
640 レジスタ
700 出力制御装置
710 記憶手段又はレジスタ
720 保存手段
730、740 手段(ステートマシン)
Claims (27)
- 非同期通信プロトコルを有するネットワークオンチップにおけるデータ伝送方法であって、このネットワークは1以上のノードと1以上のリソースを備え、各ノードには、1以上の入力制御装置に接続された1以上の入力と、1以上の出力制御装置に接続された1以上の出力とが設けられており、内部クロック無しで動作する少なくとも1つのノードが、同じ出力にルーティングされる2つのデータパケット間の転送優先順位を決定し、この優先順位の決定は、各データパケットに関連付けられた優先チャネル情報に基づいて行われ、この優先チャネル情報及びこのデータパケットは別のノード又はネットワークリソースから送出されたものであり、優先チャネル情報は、非同期通信プロトコルに従って第1の種類の同期信号によって伝送される、方法。
- 優先チャネルが同一であるとき、ノードへの到達時間及び/又は到達の入力又はノードの到達した際の入力ポートに応じて、各パケットに優先順位を割り当てることにより転送優先順位の決定を行う、請求項1記載の方法。
- 第1パケットがノードから出力されている途中であるが、「到来」パケットと呼ばれる第2のパケットより低い優先順位を有するとき、第1パケットからの出力を中断又は停止して第2パケットを優先的に出力する、請求項1記載の方法。
- 各データパケットにルーティング情報を関連付け、通過する各ノードにこのルーティング情報の一部をアドレス指定する、請求項1記載の方法。
- ノードのルーティング情報をこのノードで読み出して使用し、未だ通過していないノードにアドレス指定された他のルーティング情報を、ネットワークにおけるデータパケットの次の宛先のために準備する、請求項4記載の方法。
- ルーティング情報がデータパケットの先頭に位置する、請求項4記載の方法。
- 更に、通過したノードの入力制御装置にルーティング情報が記憶されることにより、入力制御装置から出力制御装置にデータを転送することができる、請求項4記載の方法。
- ノードが、出力を中断又は停止した第1パケットのルーティング情報を記憶する手段を用いる、請求項4記載の方法。
- 第1の種類のデータ及び同期信号の受信及び許可の後、1以上のデータアイテムを受信するノードが、このようなデータの送信元である要素に対し、第2の種類の同期信号又は許可信号を更に送信する、請求項1記載の方法。
- 最高の優先チャネルに関連付けられたデータについては、ノードが第2の種類の同期信号又は許可信号を送信しない、請求項9記載の方法。
- 4段階プロトコル及び/又はマルチレールエンコーディングを用いて通信プロトコルの同期信号を実行する、請求項9記載の方法。
- 入力制御装置は、伝送されるデータパケットの先頭を受信するとき、データの伝送先である出力の出力制御装置にValidity信号と呼ばれる信号を送信し、このValidity信号が前記伝送データの優先チャネルに関するデータを含む、請求項1記載の方法。
- 出力制御装置は、Validity信号を受信した後、最高の優先順位のデータパケットに含まれないパケットに属するパケット要求の先頭を、同じ優先チャネルを有するデータパケットに属するパケット要求の先頭の待ち行列に組み込む、請求項12記載の方法。
- 出力制御装置は、Validity信号を受信した後、データが優先チャネルに基づいて保存される入力制御装置のレジスタをモニタする、請求項12又は13記載の方法。
- 入力制御装置が優先チャネルデータを記憶して出力制御装置にデータを転送する、請求項1ないし12のいずれか1項記載の方法。
- 非同期通信プロトコルを有するネットワークオンチップを備えるデータ伝送デバイスであって、このネットワークは1以上のノードと1以上のリソースを備え、各ノードには、1以上の入力制御装置に接続された1以上の入力と、1以上の出力制御装置に接続された1以上の出力とが設けられ、少なくとも1つのノードが内部クロック無しで動作し、このノードの各入力制御装置が:
− 同じ出力にルーティングされる少なくとも2つのデータパケット間の転送優先順位を決定する手段であって、この転送優先順位の決定を、各データパケットに関連付けられた優先チャネル情報に基づいて行う手段、及び
− 優先チャネル情報及び別のノード又はネットワークリソースから送出されたデータパケットを含む同期信号を受信する手段
を備えるデバイス。 - 転送優先順位を決定する手段は、優先チャネルが同一であるとき、ノードへの到達時間及び/又はノードへの入力又はノードへ到達した際の入力ポートに応じて各データパケットに優先順位を割り当てる手段を備える、請求項16記載のデバイス。
- 第1パケットがノードから出力されている途中であるが、到来パケットと呼ばれる第2のパケットより低い優先順位を有するとき、第1パケットからの出力を中断又は停止して第2パケットを優先的に出力する手段を備える、請求項16記載のデバイス。
- 各データパケットに関連付けられたルーティング情報をデコードする手段を備え、通過する各ノードにこのルーティング情報の一部をアドレス指定する、請求項16記載のデバイス。
- ノードに関するルーティング情報をこのノードで読み出す手段、及びネットワーク内のデータパケットの次の宛先のためのルーティング情報を準備する手段を備える、請求項19記載のデバイス。
- 通過したノードの入力制御装置にルーティング情報を記憶することにより、入力制御装置から出力制御装置にデータを転送する手段を備える、請求項19又は20記載のデバイス。
- 非同期ノードが、出力を中断又は停止した第1パケットのルーティング情報を記憶する手段を有する、請求項19記載のデバイス。
- 非同期ノードは更に、1以上のデータアイテムを受信したとき、これらデータの送信元である要素に対して許可信号を送信する手段を備え、許可信号は、データ及び対応する同期信号の両方からなるデータの受信及び許可の後に送信される、請求項16記載のデバイス。
- 入力制御装置が、伝送されるデータパケットの先頭を受信するとき、データの伝送先である出力の出力制御装置にValidity信号と呼ばれる信号を送信し、このValidity信号が前記伝送データの優先チャネルに関するデータを含む、請求項16記載のデバイス。
- 出力制御装置が、Validity信号を受信した後、最高の優先順位のデータパケットに含まれないパケットに属するパケット要求の先頭を、同じ優先チャネルを有するデータパケットに属するパケット要求の先頭の待ち行列に組み込む、請求項24記載のデバイス。
- 出力制御装置が、Validity信号を受信した後、データが優先チャネルに基づいて保存される入力制御装置のレジスタをモニタする手段を備える、請求項24又は25記載のデバイス。
- 入力制御装置が、優先チャネルデータを記憶することにより出力制御装置にデータを転送する手段を備える、請求項16ないし26のいずれか1項記載のデバイス。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0550611A FR2883117B1 (fr) | 2005-03-08 | 2005-03-08 | Architecture de noeud de communication dans un systeme de reseau sur puce globalement asynchrone. |
FR0550611 | 2005-03-08 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006254450A JP2006254450A (ja) | 2006-09-21 |
JP4808514B2 true JP4808514B2 (ja) | 2011-11-02 |
Family
ID=34954683
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006062182A Active JP4808514B2 (ja) | 2005-03-08 | 2006-03-08 | 大域的非同期ネットワークオンチップシステムにおける通信ノードアーキテクチャ |
Country Status (6)
Country | Link |
---|---|
US (1) | US7940666B2 (ja) |
EP (1) | EP1701274B8 (ja) |
JP (1) | JP4808514B2 (ja) |
AT (1) | ATE386300T1 (ja) |
DE (1) | DE602006000516T2 (ja) |
FR (1) | FR2883117B1 (ja) |
Families Citing this family (42)
Publication number | Priority date | Publication date | Assignee | Title |
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JP5246158B2 (ja) | 2007-06-08 | 2013-07-24 | 日本電気株式会社 | 半導体集積回路及びフィルタ制御方法 |
JP5287718B2 (ja) * | 2007-06-08 | 2013-09-11 | 日本電気株式会社 | 半導体集積回路及びフィルタ制御方法 |
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FR2951868B1 (fr) | 2009-10-28 | 2012-04-06 | Kalray | Briques de construction d'un reseau sur puce |
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-
2005
- 2005-03-08 FR FR0550611A patent/FR2883117B1/fr active Active
-
2006
- 2006-03-06 AT AT06110721T patent/ATE386300T1/de not_active IP Right Cessation
- 2006-03-06 DE DE602006000516T patent/DE602006000516T2/de active Active
- 2006-03-06 EP EP06110721A patent/EP1701274B8/fr active Active
- 2006-03-08 JP JP2006062182A patent/JP4808514B2/ja active Active
- 2006-03-08 US US11/372,296 patent/US7940666B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
ATE386300T1 (de) | 2008-03-15 |
FR2883117B1 (fr) | 2007-04-27 |
EP1701274B8 (fr) | 2008-07-16 |
US20060203825A1 (en) | 2006-09-14 |
DE602006000516T2 (de) | 2009-04-02 |
EP1701274B1 (fr) | 2008-02-13 |
FR2883117A1 (fr) | 2006-09-15 |
US7940666B2 (en) | 2011-05-10 |
DE602006000516D1 (de) | 2008-03-27 |
JP2006254450A (ja) | 2006-09-21 |
EP1701274A1 (fr) | 2006-09-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
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|
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|
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|
A601 | Written request for extension of time |
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|
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